CN105897247B - 针对单线协议从单元的驱动器电路 - Google Patents

Abstract

描述了一种用于单线协议从单元的驱动器电路，包括：至少一个电流镜，所述电流镜包括第一晶体管(MP1、MN3)和第二晶体管(MP2、MN4)，其中，两个晶体管的栅极连接到偏置节点(PBIAS、S2BIAS)，并且所述第二晶体管适于传导镜像电流(I2、IOUT)，所述镜像电流(I2、IOUT)等于所述第一晶体管传导的电流(I1、I2)乘以预定因子；偏置晶体管(MP3、MN5)，用于响应于控制信号(ABUF、AN)，选择性地将偏置节点与预定电势(VDD、GND)相连和断开；以及电流提升元件，用于当控制信号使偏置晶体管将偏置节点与预定电势断开时，在预定时间段期间向偏置节点提供提升电流(I1P、I2P)。还描述了一种包括驱动器电路的通用集成电路卡设备。

Description

针对单线协议从单元的驱动器电路

技术领域

本发明涉及单线协议(SWP)通信领域，具体地，涉及一种针对SWP从单元的驱动器电路和包括这种驱动器电路的通用集成电路卡(UICC)设备。

背景技术

单线协议(SWP)是统一集成电路卡(UICC)和近场通信(NFC)设备之间的通信链路，其中，NFC设备用作主设备并且UICC用作从设备。从设备以电流的形式向主设备提供通信信号。

针对UICC从设备的现有驱动器电路在满足SWP协议的时间需求同时使功耗保持较低这一方面遇到困难。

因此，需要能够可靠地满足SWP时间需求和最小功耗的改进的从驱动器电路。

发明内容

可以通过根据独立权利要求的主题来满足该需求。在从属权利要求中阐述了本发明的有利实施例。

根据本发明的第一方面，提供了一种用于单线协议从单元的驱动器电路。所述驱动器电路包括：(a)至少一个电流镜，所述电流镜包括第一晶体管和第二晶体管，其中，两个晶体管的栅极连接到偏置节点，并且所述第二晶体管适于传导镜像电流，所述镜像电流等于所述第一晶体管传导的电流乘以预定因子，(b)偏置晶体管，用于响应于控制信号，选择性地将所述偏置节点与预定电势相连和断开，以及(c)电流提升(boost)元件，用于当所述控制信号使所述偏置晶体管将所述偏置节点与所述预定电势断开时，在预定时间段期间向所述偏置节点提供提升电流。

该方面基于添加提升电流将加速偏置节点(可能具有较大的节点电容)处的电压的稳定的思想。因为提升电流仅在有限时间段期间被应用，因此可以获得该增加而不会引起功耗的显著增加。

在本上下文中，术语“向偏置节点提供提升电流”可以特别表示向偏置节点提供提升电流(在该情况下，电流提升元件可以被视为电流产生器)或者从偏置节点汲取提升电流(在该情况下，电流提升元件可以被视为电流宿(current sink))。

当偏置节点连接到预定电势时，第一晶体管和第二晶体管都没有导通。当偏置节点然后与预定电势断开时，偏置节点处的电压将经过一稳定时段，直到它最终稳定到允许第一晶体管和第二晶体管导通的值为止。该时段的长度是由偏置节点的电容和可用电流来确定的。通过在稳定开始添加提升电流，可以显著缩短该时段。由此，第二晶体管中的镜像电流将快速达到其稳态值。

第一晶体管和第二晶体管二者优选地是NMOS或PMOS晶体管。在该情况下，第二晶体管的宽度等于第一晶体管的宽度乘以预定因子。

根据实施例，所述驱动器电路还包括：提升控制电路，用于基于所述控制信号来产生提升控制信号。

提升控制信号优选地是二进制信号，该二进制信号可以具有指示电流提升元件要用于提供提升电流的一个值和指示电流提升元件将不会提供任何提升电流的另一值。

提升控制信号用于控制电流提升元件，使得后者开始实质上与控制信号同步地提供提升电流并且在预定时间段之后停止提供提升电流。

根据另一实施例，所述提升控制电路包括延迟元件，所述延迟元件适于向所述控制信号提供延迟，所述延迟与所述预定时间段相对应。

通过向控制信号和延迟控制信号应用适合的逻辑操作(例如，NAND)，提升控制电路可以产生提升控制信号，该提升控制信号指示将从控制信号的特定值开始直到经过与延迟相对应的预定时间段为止来提供提升电流。

根据另一实施例，所述电流提升元件包括提升晶体管，所述提升晶体管与所述偏置节点相连，并且适于响应于所述提升控制信号来传导所述提升电流。

因此，该实施例依赖于将晶体管作为用于向偏置节点提供提升电流或从偏置节点汲取提升电流的电流产生器或电流沉。

根据另一实施例，所述驱动器电路还包括：(a)另一电流镜，与所述电流镜级联耦合，所述另一电流镜包括第三晶体管和第四晶体管，其中，两个晶体管的栅极连接到另一偏置节点，并且所述第四晶体管适于传导镜像电流，所述镜像电流等于所述第三晶体管传导的电流乘以另一预定因子，(b)另一偏置晶体管，用于响应于所述控制信号将所述另一偏置节点与另一预定电势相连和断开，以及(c)另一电流提升元件，用于当所述控制信号使所述另一偏置晶体管将所述偏置节点与所述另一预定电势断开时，在预定时间段期间向所述另一偏置节点提供另一提升电流。

另一电流镜、另一偏置晶体管和另一电流提升元件以与上述电流镜、偏置晶体管和电流提升元件的运作相似的方式来运作。也即是说，该实施例的其他元件或者与上述相应元件是相似的或甚至相同的。在一些情况下，其他晶体管可以具有与上述晶体管相反的类型，例如，如果第一晶体管、第二晶体管和偏置晶体管均为PMOS晶体管，则第三晶体管、第四晶体管和另一偏置晶体管可以均为NMOS晶体管，反之亦然。

在电流镜之一的镜像电流(即，第二晶体管或第四晶体管中的电流)与在另一电流镜中镜像的电流(即，第三晶体管或第一晶体管中的电流)相对应的意义上，电流镜级联耦合。由此，可以获得甚至更大的电流倍增。

根据另一实施例，所述另一电流提升元件包括另一提升晶体管，所述另一提升晶体管连接到所述另一偏置节点，并且适于响应于所述提升控制信号来传导所述另一提升电流。

该实施例提供了与上文关于电流提升元件所述的电流提升元件相似的另一电流提升元件。此外，另一提升晶体管可以具有与提升晶体管相反的类型。

根据另一实施例，所述驱动器电路还包括：又一电流镜，与所述电流镜和所述另一电流镜级联耦合，所述又一电流镜包括第五晶体管和第六晶体管，其中，所述第五晶体管的栅极连接到所述第六晶体管的栅极，并且所述第六晶体管适于传导镜像电流，所述镜像电流等于由所述第五晶体管传导并且提供给所述第五晶体管的参考电流乘以又一预定因子。

在该实施例中，驱动器电路包括共计三个级联的电流镜，其中两个电流镜还包括提升晶体管和电流提升元件。又一电流镜提供了镜像电流，该镜像电流与参考电流乘以又一预定因子相对应。两个附加电流镜(具有提升电路)进一步乘以该镜像电流，使得最后参考电流乘以预定因子、另一预定因子和又一预定因子的乘积。

根据另一实施例，所述提升元件包括第一提升晶体管和第二提升晶体管，所述第一提升晶体管和所述第二晶体管串联连接在所述偏置节点与所述另一预定电势之间，所述第一提升晶体管的栅极耦合以接收所述提升控制信号，并且所述第二提升晶体管的栅极耦合到所述又一电流镜的所述第五晶体管和所述第六晶体管的互连栅极。

此外，所述另一提升元件包括第三提升晶体管和第四提升晶体管，所述第三提升晶体管和所述第四提升晶体管串联连接在所述另一偏置节点与所述预定电势之间，所述第三提升晶体管的所述栅极耦合以接收所述提升控制信号，并且所述第四提升晶体管的所述栅极耦合到所述电流镜的所述第一晶体管和所述第二晶体管的互连栅极。

换言之，提升元件和另一提升元件二者包括两个提升晶体管，一个用作响应于提升控制信号使提升电流导通和断开的开关，另一个用作实际的提升电流产生器或电流宿。

根据第二方面，提供了一种通用集成电路卡设备，包括根据第一方面或上述实施例中的任意一个所述的驱动器电路。

该方面提供了能够符合SWP在非常低功耗的时间要求的UICC设备。因此，该设备非常适合于移动设备和具有有限功率资源的其他设备。

应当注意的是，已经参照不同的主题描述了本发明的实施例。具体地，已经参照方法类型权利要求描述了一些实施例，而已经参照装置类型权利要求描述了其他实施例。然而，本领域技术人员将根据上述描述和以下描述推断出除非另外指示，否则除了属于一种类型的主题的特征的任意组合之外，还与本文一起公开了与不同主题有关的特征的任意组合，具体地，方法类型权利要求的特征和装置类型权利要求的特征的组合。

上文定义的方面和本发明的其他方面将根据下文要描述的实施例的示例显而易见，并且将参照实施例的示例进行解释。将在下文中参照实施例的示例更详细地描述本发明，然而，本发明不限于这些实施例的示例。

附图说明

图1示出了主设备与从设备之间的SWP通信的示意图。

图2示出了传统的SWP从驱动器电路的示意图。

图3示出了SWP通信信号的定时和比特编码。

图4A示出了图2的电路中的偏置电压的图。

图4B示出了图2的电路中的输出电流的图。

图5示出了根据本发明的SWP从驱动器电路的原理图。

图6示出了根据本发明的实施例的SWP从驱动器电路的示意图。

图7A示出了根据本发明的实施例的控制信号和提升控制信号的图。

图7B示出了图6的电路中的偏置电压的图。

图7C示出了图6的电路中的输出电流的图。

图7D示出了在各种条件下的提升控制信号的图。

图8示出了根据本发明的实施例的SWP从驱动器电路的示意图。

具体实施方式

附图中的图示是示意性的。应当注意的是，在不同的附图中，相似或相同的要素具有相同的附图标记或仅第一个数字不同的附图标记。

图1示出了主设备10与从设备20之间的SWP通信的示意图。更具体地，SWP接口是通用集成电路卡(UICC)10与非接触式前端(CLF)或近场通信(NFC)设备20之间通过连接线31和32的面向比特的点到点通信协议。线31将主设备10的信号(SWIO)端子12与从设备20的信号端子22相连。类似地，线32将主设备10的接地端子(GND)14与从设备20的接地端子24相连。欧洲电信标准机构(ETSI)在其文档No.TS102613中定义了信令协议。在美国专利No.8670 710中也简要地解释了该接口。根据SWP信令协议，CLF 10是主设备，并且UICC 20是从设备。

单线协议的原理基于数字信息在全双工模式下的传输：信号S1(L或H)由主设备10在电压域中传输。信号S2(L或H)由从设备20在电流域中传输。

信号S1的逻辑“1”(或H)由0.75占空比波形提供，即，S1针对波形周期的0.75为高。信号S1的逻辑“0”(或L)由0.25占空比波形提供，即，S1针对波形周期的0.25为高。

信号S2仅在S1为高时才有效。信号S2的逻辑“1”(H)由从设备消耗600uA与1mA之间的电流指示。信号S2的逻辑“0”(L)由从设备消耗0与20uA之间的电流指示。

图2示出了具有控制电路201的传统SWP从驱动器电路200的示意图。电路200由三个级联的电流镜级41、42和43构成。在该实现中，控制信号“A”来自SWP控制器，SWP控制器决定SWP从驱动器“SWIO”22的输出端处的逻辑电平。IRA是参考电流，例如，1uA，并且VDD是电源电压。通过对输入信号“A”进行反相来创建中间信号“AN”，并且通过缓存输入信号“A”来创建信号“ABUF”。当“A”为“低”时，SWP驱动器“SWIO”22的输出将为逻辑“低”，并且驱动器200不会汇入(sink)电流。这是通过使NMOS晶体管MN4截止来实现的。当“A”为高时，驱动器的输出将为逻辑“高”，并且驱动器能够汇入值为600uA到1mA的电流。这是通过适当地对NMOS MN4进行偏置来实现的。

为了得到作为输出驱动器的电流宿，需要来自带隙或来自任何其他电流参考电路的参考电流。在图2的电路实现中，IRA是1uA的参考电流。为了在驱动器200的最终输出端22处得到所需的电流，需要将该电流乘以800以得到800uA的输出电流，这是SWP从输出电流IOUT的典型值。晶体管MN1和MN2形成了第一级电流镜41，MP1和MP2形成了第二级42，并且MN3和MN4形成了第三级43。后者连接到输出SWIO 22。规定晶体管的尺寸，使得它们在MN1与MN4之间提供总体倍增800。在一个实现中，第一级41和第二级42可以关于其前一级具有倍增因子10，并且第三级43可以具有倍增因子8，即，I1＝10×IRA、I2＝10×I1、IOUT＝8×I2＝800×IRA。优选地，通过设计晶体管使得其宽度满足以下条件来获得倍增因子：WMN2＝10×WMN1、WMP2＝10×WMP1、WMN4＝8×WMN3。各级之间的倍增因子应当被选择为提供布局对称性并且还降低每一级中的静态功耗。下面解释图2中所示的传统的驱动器电路200的操作：

SWIO 22处的低电流：当A＝L时，晶体管MP3导通，偏置节点PBIAS被充电至VDD，MP1和MP2截止，I1＝10×IRA、I2＝0μA。此外，晶体管MN5导通，偏置节点S2BIAS被放电至接地端，MN3和MN4截止，并且输出电流IOUT＝0μA。

SWIO 22处的高电流：当A＝H时，晶体管MP3截止，偏置节点PBIAS稳定(settle)至偏置电压以提供通过MP1的电流I1，其等于MN2的电流。通过所选择的倍增因子将电流I1镜像至MP2，其产生电流I2。偏置节点S2BIAS稳定至某一值，使得MN3提供电流I2。I2被镜像至驱动器MN4的最终级，其产生输出电流IOUT。

图3示出了SWP通信信号S2和S1的定时和比特编码。如上所述，针对“1”的状态高的标称持续时间占比特持续时间T的75％(范围是70％至80％)，并且针对“0”的状态高的标称持续时间占T的25％(范围是20％至30％)。根据ETSI标准“ETSI TS 102 613V9.1.0”，最小比特持续时间T是590ns。仅当S1为高时，信号S2才有效。从设备(UICC)20将仅在S1处于状态低时才执行S2的切换。

在SWP接口连接期间，当S1信号发生从高至低的转换时，S1的下降沿用作时钟，并且激活从控制器在S2线上提供数据。SWIO线22上的S2数据在S1从低变为高之前必须是有效的。假设当S1数据是逻辑高时的最坏情况。在该情况下，S1在比特持续时间的80％期间保持在高电压，然后下降至零。S1将在比特持续时间T的20％(将为0.2x590＝118ns)期间保持在零电压。这意味着在118ns内，S1的下降沿应当通过SWP从接收机20传播，在从控制器中进行所需的处理，并且应当通过SWP从发射机向SWIO线22传送最终的数据。因此，从“A”至“SWIO”的发射机延迟以及SWP从接收机和SWP从控制器的延迟是SWP定时的至关重要的参数。本发明的目的在于改善(即，降低)SWP从驱动器200的延迟。

返回图2，应当注意的是，在逻辑“0”传输期间，MP1和MP2截止以减小静态功耗。然而，当在输入端“A”处发生“0”至“1”转换时，偏置节点PBIAS和S2BIAS开始稳定至所需的电压电平。由于与这些节点相关联的低电流(为了减小功耗)和大节点电容(由于较大的设备来满足模拟性能)，信号向其最终值的斜升(ramping)减慢，因此从“A”到“SWIO”的传输延迟增加，并且可能违反被分配用于S2评估的时间预算。增加静态电流以加速PBIAS和S2BIAS的增加是一种选择，但是以更高的功耗为代价的，这并不被鼓励用于在移动应用中使用的电路。

为了说明上述内容，图4A示出了当“A”从“0”切换至“1”时图2的电路200中的PBIAS和S2BIAS处的偏置电压的图。这些图是作为针对标称工艺、25℃温度、3V电源电压(VDD)和信号“A”的100ps转换时间的仿真结果而获得的。绘制的波形显示：在A将状态从“0”改变为“1”之后，PBIAS和S2BIAS花费大量时间来达到其相应的稳态值。可以看出，在“A”从“0”切换至“1”之后，PBIAS和S2BIAS达到稳态值所花费的近似时间约为40ns。

此外，图4B示出了图2的电路200中的输出电流IOUT的图。如图所示，IOUT在近似40ns延迟之后达到稳定的高电平(600uA)。因此，较高的“A”至“SWIO”延迟减小了SWP协议的时间余裕量(margin)，因此减小了数据损耗。在更缓慢的工艺、电压和温度条件下，该延迟将进一步恶化(即，增加)，从而导致问题的进一步恶化。

图5示出了根据本发明的SWP从驱动器电路500的原理图。如下文将描述的，本发明依赖于动态提升。可以看出，SWP从驱动器500的主电路保持与图2所示的传统驱动器200相似。如前所述，信号“A”来自SWP控制器，SWP控制器决定SWP从驱动器“SWIO”522的输出端处的逻辑电平。IRA是参考电流，VDD是电源电压。通过使输入信号“A”反相来创建中间信号“AN”，并且通过缓存输入信号“A”来创建信号“ABUF”。当“A”为“低”时，SWP驱动器“SWIO”522的输出将是逻辑“低”，并且驱动器500不汇入电流。这是通过使NMOS MN4截止来实现的。当“A”为“高”时，驱动器500的输出将是逻辑“高”，并且驱动器500能够汇入值为600uA到1mA的电流。这是通过适当地使NMOS MN4偏置来实现的。

从图5可以看出，与图2的传统驱动器200相比，通过开关S1在节点PBIAS处添加电流宿I1P，并且通过开关S2在节点S2BIAS处添加电流源I2P。开关S1和S2是由提升控制信号VP来控制的。该信号VP是脉冲信号，脉冲信号是在信号“A”从“0”变为“1”的特定时间段产生的。

当控制信号“A”从低状态变为高状态时，ABUF变高并且使PMOS MP3截止，并且节点PBIAS处的电压开始下降至其稳态值。此外，利用“A”的转换，产生控制信号VP脉冲，从而使开关S1闭合并且从而将电流宿I1P连接到PBIAS。该附加的电流宿I1P加速了PBIAS处的电压的下降，从而稳定在其稳态值处。因为提升控制信号VP信号在特定时间段之后变低/断开，因此PBIAS处的电压将稳定至其所需的稳态值，并且将不会受到I1P的影响。类似地，当“A”变高并且产生提升控制信号VP时，开关S2闭合，从而将附加的电流源I2P添加到节点S2BIAS。这类似地加速了S2BIAS处的电压上升至其稳态值。因为在特定时间段之后提升控制信号VP变低/断开，因此S2BIAS处的电压将稳定至其稳态值，而不会受到I2P的影响。

图6示出了根据本发明的实施例的SWP从驱动器电路600的示意图。更具体地，图6示出了根据图5所示并且如上所述的原理用于提供动态提升的一种可能的实现。更具体地，开关S1和电流宿I1P是通过NMOS MN6来实现的，而开关S2和电流源I2P是通过PMOS MP4来实现的。NMOS MN6是由提升控制脉冲信号VP来控制的，并且PMOS MP4是由反相的脉冲信号VPN来控制的。图6还示出了用于产生提升控制信号VP和VPN的电路602。为了产生脉冲提升控制信号，使用NAND栅极NAND1。NAND1的一个输入是SWP从输入信号“A”，NAND1的另一输入是“A”的延迟反相信号，其被示为AN_delay。为了产生延迟信号AN_delay，使用包括奇数个反相器INV3、INV4、INV5的反相器链603。反相器链603被示出为包括三个反相器。然而，应当强调的是，可以使用任意奇数个反相器。此外，反相器链603还可以由能够产生反相信号的任何其他适合的延迟电路来替换。NAND1的输出是反相提升控制信号VPN，其控制MP4的栅极。VPN由INV6进一步反相以产生非反相的提升控制信号VP，其控制MN6的栅极。

当A为“0”时，NAND1的一个输入是“0”，另一个输入AN_delay是“1”，使得NAND1的输出是1，因而VPN是“1”并且VP是“0”，这使得晶体管MP4和MN6截止。当“A”从“0”变为“1”时，NAND栅极NAND1的一个输入变为“1”，而第二输入AN_delay保持为“1”，因而NAND1的输出从“1”变为“0”。因此，VPN变为“0”，并且VP变为“1”。该事件使MN6和MP4导通。MN6的导通从节点PBIAS汲取附加电流，因而加速了该节点的放电。类似地，变为“0”的VPN使MP4导通，并且向节点S2BIAS提供附加电流以加速相应充电。VPN保持为“0”，直到AN_delay变为“0”为止，这发生在输入信号“A”与AN_delay之间提供的延迟之后。一旦信号AN_delay变为“0”，这使得VPN变为“1”且VP变为“0”，并且使MN6和MP4截止。A与AN_delay之间的延迟是通过在反相器链603中具有奇数个反相器来提供的。因此，VP脉冲的持续时间等于“A”与“AN_delay”之间的反相器链的总延迟。可以根据具体的提升要求来调节该反相器链的延迟。

图6中的反相器链603的延迟提供了对操作条件的补偿。针对快速操作条件(工艺：快、温度：-40℃、以及最大电源电压)，当“A”从“0”变为“1”时，PBIAS的放电和S2BIAS的充电将更加快速，并且需要在较短的时间段进行提升。在该操作条件下，反相器链603的延迟将更小，因此提升脉冲VP(和VPN)的宽度将相应较短。针对缓慢操作条件(工艺：慢、温度：125℃、最小电源电压)，当“A”从“0”变为“1”时，PBIAS的放电和S2BIAS的充电将更慢。在该操作条件下，反相器链603的延迟将更长，因此提升脉冲VP(和VPN)的宽度将更大。这显示给定的电路实现提供了对操作条件的补偿，使得电路性能保持一致。因为仅当“A”具有从“0”到“1”的转换时才在较短持续时间产生提升脉冲，因此不存在附加的静态功耗。

图7A示出了根据图6所示的本发明的实施例的控制信号A和提升控制信号VP、VPN的图。更具体地，图7A示出了根据图6中所示的本发明的实施例的VP和VPN的波形。当“A”从“0”切换为“1”时，AN_delay在由反相器链提供的延迟之后从“1”变为“0”。随着“A”，VP从“0”变为“1”，并且VPN从“1”变为“0”。VP和VPN的脉冲的持续时间等于反相器链603的延迟。

图7B示出了图6的电路中的偏置电压PBIAS和S2BIAS的图。可以看出，在“A”从“0”变为“1”之后的2ns内，这两个偏置电压稳定至其稳态值。相比之下，图2的传统驱动器200花费40ns来使这些电压稳定(参见图4A)。

图7C示出了图6的电路中的输出电流IOUT的图。如图所示，IOUT在“A”从“0”切换为“1”的18ns内稳定至其高值。如图4B中所示，在“A”从“0”切换为“1”之后，传统SWP从驱动器输出电流IOUT花费40ns来稳定。该比较清楚地显示出本发明改善了SWP从驱动器600的切换延迟。因此，这将改善SWP接口的总时间预算。

图7D示出了在各种条件下提升控制信号的图。更具体地，图7D示出了在三个不同的工艺拐点、在25℃温度、3V电源电压和针对信号“A”的100ps的转换时间，提升脉冲VP的宽度。上面的波形751是针对脉冲宽度约为1.6ns的快速工艺拐角的脉冲宽度。中间的波形752针对脉冲宽度约为1.9ns的标称工艺拐角。下面的波形753针对脉冲宽度约为2.5ns的缓慢工艺拐角。如上所述，在快速操作条件下，PBIAS、S2BIAS和IOUT的稳定更快速，因此需要在较短的时间段进行提升，而针对缓慢操作条件，PBIAS、S2BIAS和IOUT的稳定更缓慢，因此需要在较长的时间段进行提升。本发明的电路提供了针对快速工艺拐角具有短持续时间而针对缓慢工艺拐角具有更长持续时间的提升脉冲。因此，本发明的电路提供了对工艺拐角的补偿，并且更广泛的说，本发明的电路提供了对操作条件的补偿。电路的该特征跨操作条件提供了几乎一致的驱动器性能。如图7B和图7D所示，提升脉冲VP的持续时间的量级仅为2ns，并且SWP协议的最小比特持续时间是590ns。因此，本发明不需要任何附加的静态电流。

图7A至图7D中的仿真结果是在标称工艺、25℃温度、3V电源电压和针对信号“A”的100ps的转换时间。

图8示出了根据本发明的实施例的SWP从驱动器电路的示意图。

图8示出了实现具有动态提升的SWP从驱动器800的另一方式。在该实现中，NMOSMN7和PMOS MP5被添加到图6中所示的电路。MN7是电流宿晶体管，其与NMOS MN2类似，对NMOS MN1的电流进行镜像。MN6连接在MN7的漏极与PBIAS之间，并且其栅极由脉冲信号VP控制。MP5是电流源，其与MP2类似，对MP1的电流进行镜像，并且其漏极连接到S2BIAS。MP4连接在电源电压VDD与PMOS MP5的源极之间。MN2与MN7之间的镜像比可以基于需要被设置为1∶1或更高倍数。类似地，MN2与MP5之间的镜像比可以基于需要被设置为1∶1或更高倍数。图8的电路800相对于图6的电路的主要区别在于电流I1P和I2P将被明确定义，并且将分别由电流宿MN7和电流源MP5来控制。

综上所述，所提出的发明提供了减小“A”至“SWIO”的延迟以获得更好的时间裕量和最小功耗的驱动器电路。所提出的电路感测输入信号“A”的上升沿，并且产生提升脉冲。该提升脉冲用于在PBIAS和S2BIAS处提供附加电流量，因而这些信号向稳态的转换更加快速。因为偏置电压PBIAS和S2BIAS的转换更加快速，因此输出电流IOUT的转换将被加速，从而减小了“A”至“SWIO”的延迟。本发明所提出的驱动器电路提供了以下优点：

(1)随着输入信号“A”产生提升脉冲，从而加速PBIAS和S2BIAS的转换。

(2)在有限时间段产生提升脉冲。因此，不会引起附加的静态功耗。

(3)自动地控制提升脉冲的宽度，使得电路跨各种操作条件(工艺拐角、结温度和电源电压)提供一致的性能。例如，在缓慢操作条件下，PBIAS和S2BIAS的转换更慢。因此，产生了更宽的提升脉冲。类似地，针对快速操作条件，PBIAS和S2BIAS的转换将更快速。因此，提升脉冲的宽度更短。

(4)由于偏置电压的提升，从“A”到“SWIO”的传播延迟减小。因而，SWP协议的时间裕量得到改善。

应当注意的是，除非另外指示，否则诸如“上”、“下”、“左”和“右”等的术语的使用仅仅指代相应附图的方向。

应当注意的是，术语“包括”不排除其他要素或步骤，并且冠词“一”或“一个”的使用不排除多个。此外，结合不同实施例所述的要素可以被组合。还应当注意的是，权利要求中的附图标记不应当被理解为限制权利要求的范围。

Claims (7)

1.一种用于单线协议从单元的驱动器电路，所述驱动器电路包括：

至少一个电流镜，所述电流镜包括第一晶体管和第二晶体管，其中，第一晶体管、第二晶体管的栅极连接到偏置节点，所述第二晶体管适于传导镜像电流，所述镜像电流等于所述第一晶体管传导的电流乘以预定因子，

偏置晶体管，用于响应于控制信号，选择性地将所述偏置节点与预定电势相连或断开，

电流提升元件，用于当所述控制信号使所述偏置晶体管将所述偏置节点与所述预定电势断开时，在预定时间段期间向所述偏置节点提供提升电流，

另一电流镜，与所述电流镜级联耦合，所述另一电流镜包括第三晶体管和第四晶体管，其中，第三晶体管、第四晶体管的栅极连接到另一偏置节点，并且所述第四晶体管适于传导镜像电流，所述镜像电流等于所述第三晶体管传导的电流乘以另一预定因子，

另一偏置晶体管，用于响应于所述控制信号将所述另一偏置节点与另一预定电势相连或断开，

另一电流提升元件，用于当所述控制信号使所述另一偏置晶体管将所述另一偏置节点与所述另一预定电势断开时，在预定时间段期间向所述另一偏置节点提供另一提升电流，

又一电流镜，与所述电流镜和所述另一电流镜级联耦合，所述又一电流镜包括第五晶体管和第六晶体管，其中，所述第五晶体管的栅极连接到所述第六晶体管的栅极，并且所述第六晶体管适于传导镜像电流，所述镜像电流等于所述第五晶体管传导并且提供给所述第五晶体管的参考电流乘以又一预定因子。

2.根据权利要求1所述的驱动器电路，还包括：提升控制电路，用于基于所述控制信号来产生提升控制信号。

3.根据权利要求2所述的驱动器电路，其中，所述提升控制电路包括延迟元件，所述延迟元件适于向所述控制信号提供延迟，所述延迟与所述预定时间段相对应。

4.根据权利要求2或3所述的驱动器电路，其中，所述电流提升元件包括提升晶体管，所述提升晶体管与所述偏置节点相连，并且适于响应于所述提升控制信号来传导所述提升电流。

5.根据权利要求2所述的驱动器电路，其中，所述另一电流提升元件包括另一提升晶体管，所述另一提升晶体管连接到所述另一偏置节点，并且适于响应于所述提升控制信号来传导所述另一提升电流。

6.根据权利要求2所述的驱动器电路，

其中，所述电流提升元件包括第一提升晶体管和第二提升晶体管，所述第一提升晶体管和所述第二提升晶体管串联连接在所述偏置节点与所述另一预定电势之间，所述第一提升晶体管的栅极耦合以接收所述提升控制信号，并且所述第二提升晶体管的栅极耦合到所述又一电流镜的所述第五晶体管和所述第六晶体管的互连栅极，以及

所述另一电流提升元件包括第三提升晶体管和第四提升晶体管，所述第三提升晶体管和所述第四提升晶体管串联连接在所述另一偏置节点与所述预定电势之间，所述第三提升晶体管的栅极耦合以接收所述提升控制信号，并且所述第四提升晶体管的栅极耦合到所述电流镜的所述第一晶体管和所述第二晶体管的互连栅极。

7.一种通用集成电路卡设备，包括根据前述权利要求中任一项所述的驱动器电路。