CN100477215C - 半导体装置 - Google Patents

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Abstract

一种半导体装置，p型保护元件(102)及n型保护元件(103)中的漏极区域和保护带的最小距离比p型内部电路元件(202)及n型内部电路元件(203)中的漏极区域和保护带的最小距离短。其对应课题如下，在半导体装置高集成化，其动作电压低电压化且低耗电化，并且构成半导体装置的半导体元件的结构细微化且高密度化的情况下，该半导体装置，特别容易产生MOS晶体管的静电破坏。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及具有用于保护内部电路不受静电破坏的静电保护元件的半导体装置。
背景技术
半导体集成电路由MOS晶体管等的半导体元件构成。目前，各种防止半导体元件受到ESD的破坏的技术被开发着，该ESD由静电产生的脉冲状的高电压产生(静电放电)。
图1中，表示了由保护元件101及内部电路201构成的半导体集成电路中的典型的半导体集成电路。上述保护元件101，在电源端子Vdd和接地端子GND之间由p型保护元件102和n型保护元件103形成。所述输入端子Vin，外加n在所述p型保护元件102及所述n型保护元件103的漏极接点上。另外，所述输入端子Vin可与构成所述内部电路201的p型内部电路元件202及n型内部电路元件203的漏极(或源极)接点连接，从源极(或漏极)接点向电路内部传送。
即使所述p型保护元件102及所述n型保护元件103的设计条件与所述p型内部电路元件202及所述n型内部电路元件203为同一设计条件，所述保护元件101也充分具有保护半导体元件不受ESD破坏的功能。
但是，半导体装置高集成化，其动作电压低电压化并低耗电化，并且构成半导体装置的半导体元件的结构细微化且高密度化。该情况下，该半导体装置特别容易产生MOS晶体管的静电破坏，上述结构中，不能充分地保护内部电路的半导体元件不受ESD破坏。
鉴于上述课题，进行如下的设计，使上述保护元件101和内部电路201为不同的设计条件，以使所述保护元件101容易流失静电应力电流。
作为其具体的方法，将所述p型保护元件102及所述n型保护元件103的沟道长度设计得比所述p型内部电路元件202及所述n型内部电路元件203的沟道长度短。其结果，提高了所述保护元件101的流失静电应力的功能。
作为相关的技术文献，例如可以列举出以下的专利文献。
(专利文献)特开平5-75118
但是，上述的技术手段含有以下的技术课题。
即，所述p型保护元件102及所述n型保护元件103的沟道长度，由热电子的耐久性确定短的限度。即，该沟道长度应该设定为比由于急剧的穿孔导致的耐压的下降到低于额定耐压的下限沟道长度长的沟道长度，无限制地缩短沟道长度不具有实用性。但是，随着半导体集成电路的高集成化，所述p型内部电路元件202及所述n型内部电路元件203的沟道长度本身缩短到了上述的限度。所以，可将上述p型保护元件102及上述n型保护元件103的沟道长度缩短得比所述p型内部电路元件202及所述n型内部电路元件203的沟道长度短的情况是有限定的。
另外，通过将所述p型内部电路元件202及所述n型内部电路元件203的沟道长度设计得比现有的设计长，可以得到同样的效果。但是，上述p型内部电路元件202及上述n型内部电路元件203的沟道长度，由使用的电路的使用条件确定，因此该方法不能实现。
发明内容
鉴于上述问题，提供本发明的半导体装置，其为具有MOS晶体管保护元件和内部电路的半导体装置，其特征在于，上述MOS晶体管保护元件中的保护带与所述MOS晶体管保护元件的连接外部端子的漏极区域或源极区域的最小距离比上述内部电路中的保护带和所述内部电路的连接外部端子的漏极区域或源极区域的最小距离短。
另外，所述MOS晶体管保护元件为具有第一导电型MOS晶体管及第二导电型MOS晶体管的CMOS型半导体装置。
另外，上述第一导电型MOS晶体管的第一导电型源极区域、第二导电型保护带及栅极电极与接地端子连接，上述第二导电型MOS晶体管的第二导电型源极区域、第一导电型保护带及栅极电极与电源端子连接。
另外，上述外部端子，为输入端子、输出端子、输入输出端子或电源端子中的一种。
构成保护元件的MOS晶体管不降低ESD耐压，在构成内部电路的MOS晶体管之前击穿，由此提高半导体装置的ESD耐压。
附图说明
图1是表示本发明的一实施方式及现有技术的电路图；
图2(a)(b)是表示本发明的一实施方式的半导体装置的平面图；
图3(a)(b)是表示本发明的一实施方式的半导体装置的剖面图；
图4(a)(b)是表示本发明的一实施方式的半导体装置的剖面图；
图5(a)(b)是表示本发明的一实施方式的半导体装置的剖面图；
图6(a)(b)是表示其它实施方式的半导体装置的平面图。
符号说明
1、半导体衬底；2、栅极电极；3、p阱；4、n阱；5、p型保护带；6、n型保护带；7、p型漏极区域；8、n型漏极区域；9、p型源极区域；10、n型源极区域；11、元件分离膜；101、保护元件；102、p型保护元件；103、n型保护元件；201、内部电路；202、p型内部电路元件；203、n型内部电路元件；Vin、输入端子；GND、设置端子；Vdd、电源端子
具体实施方式
下面，参照附图说明本发明的实施方式。
在图1中，表示了保护元件101及内部电路201。所述保护元件101在电源端子Vdd和接地端子GND之间由p型保护元件102和n型保护元件103形成。在此，上述p型保护元件102由p沟道MOS晶体管构成。另外，上述n型保护元件103由n沟道MOS晶体管构成。输入端子Vin附加在上述p型保护元件102和上述n型保护元件103的漏极接点上。进而，上述输入端子Vin可与构成上述内部电路201的p型内部电路元件202及n型内部电路元件203的漏极接点连接，从源极接点向电路内部传送。
在该输入保护电路的结构中，在上述输入端子Vin和上述接地端子GND之间附加有静电脉冲的情况下，在对上述内部电路201施加应力前，从输入端子Vin经由上述n型保护元件103，向上述接地端子GND放出静电。由此，保护上述内部电路201。同样地，在上述输入端子Vin和上述电源端子Vdd之间附加有静电脉冲的情况下，在对上述内部电路201施加应力前，从上述输入端子Vin经由上述p型保护元件102向上述电源端子Vdd放出静电。
在图2中，表示了上述保护电路101及上述内部电路201的CMOS交换电路的平面图。即，在图2(a)中表示了上述保护元件101，在图2(b)中表示了上述内部电路201。
上述n型保护电路103及上述n型内部电路元件203的构成如下，具有，形成在无图示的半导体衬底1的的表面区域上的p阱3；固定上述p阱3的电位的矩形的p型保护带5；形成在上述p型保护带5划分的区域上的n型源极区域10及n型漏极区域8；形成在上述n型源极区域10和上述n型漏极区域8之间的栅极电极2。
另外，上述p型半导体元件102及上述p型内部电路元件202的构成如下，具有，形成在无图示的半导体衬底1的表面区域上的n阱4；固定上述n阱4的电位的矩形的n型保护带6；形成在上述n型保护带6划分的区域上的p型源极区域9及p型漏极区域7；形成在上述p型源极区域9和上述p型漏极区域7之间的栅极电极2。
这里定义各元件中的漏极和保护带的距离。即，上述n型保护元件103中的上述n型漏极区域8和上述p型保护带5的距离定义为103L；上述p型保护元件102中的上述p型漏极区域7和上述n型保护带6的距离定义为102L。同样，上述n型内部电路203中的上述n型漏极区域8和上述p型保护带5的距离定义为203L，上述p型内部电路元件202中的上述p型漏极区域8和上述n型保护带6的距离定义为202L。
另外，在各元件中，定义跨源极区域和漏极区域的方向的源极区域和保护带的距离。即，上述n型保护元件103中的上述n型源极区域10和上述p型保护带5的距离定义为103XL，上述p型保护元件102中的上述p型源极区域9和上述n型保护带6的距离定义为102XL。同样，上述n型内部电路元件203中的上述n型源极区域10和上述n型保护带5的距离定义为203XL，上述p型内部电路元件202中的上述p型源极区域10和上述n型保护带6的距离定义为202XL。
在图3、图4、图5中，表示了上述保护电路101及上述内部电路201的CMOS转换电路的剖面图。
在图3(a)中，表示了上述保护元件101的X101-X101中的剖面图。上述n型保护元件103的上述栅极电极2、上述n型源极区域10及上述p型保护带5与上述接地端子GND连接而成为接地电极。另外，上述p型保护元件102的上述栅极电极2、上述p型源极区域9及上述n型保护带6与上述电源端子Vdd连接而成为电源电位。上述n型保护元件103的上述n型漏极区域8和上述p型保护元件102的上述p型漏极区域7连接而成为输入信号线Vin的点压。
另外，在图3(b)中，表示了上述内部201的X201-X201中的剖面图。上述n型内部电路元件203的上述p型保护带5与上述接地端子GND连接而成为接地电位。另外，上述p型内部电路元件202的上述n型保护带6与上述电源端子Vdd连接而成为电源电位。上述n型内部电路元件203的n型漏极区域10和上述p型内部电路元件202的上述p型漏极区域9连接，成为输入信号线Vin的电压。另外，上述n型内部电路元件203的上述n型源极区域8和上述p型内部电路元件202的上述p型源极区域7连接在内部。
在图4(a)上，表示了上述n型半导体元件103的Y103-Y103中的剖面图。另外，在图4(b)上，表示了上述n型内部电路元件203的Y203-Y203中的剖面图。在本发明中，与上述设置端子GND连接的上述p型保护带5与连接上述输入端子Vin的上述n型漏极区域8的距离设计为使上述n型保护元件103的上述距离103L比上述n型内部电路元件203的上述距离203L小。例如，设计为上述距离103L为7微米，上述距离203L为8微米。
同样地，在图5(a)中，表示了上述p型半导体元件203的Y102-Y102中的剖面图。另外，在图5(b)中，表示了上述p型内部电路元件202的Y202-Y202中的剖面图。在本发明中，与上述电源端子Vdd连接的上述n型保护带6与连接上述输入端子Vin的上述p型漏极区域7的距离设计为使上述p型保护元件102的上述距离102L比上述p型内部电路元件202的上述距离202L小。例如，设计为上述距离102L为7微米，上述距离202L为8微米。
下面，说明附加本实施方式的半导体装置ESD时的动作。
首先，在以上述接地端子GND为基准向上述输入端子Vin附加负极静电脉冲时，上述n型保护元件103的漏极电极-衬底电极间的寄生PN二极管向顺方向动作。同样地，以上述电源端子Vdd为基准向上述输入端子Vin附加正极的静电脉冲时，上述p型保护元件102的漏极电极-衬底电极间的寄生PN二极管向顺方向动作。通过这样的二极管的顺方向动作，在放出静电时，输入端子5被1V以下的低电压钳位，因此，即使将上述距离103L和上述203L、或将上述距离102L和上述距离202L设定为相同的长度，也很少会影响到上述内部电路201。
以上述接地端子GND为基准向上述输入端子Vin附加正极的静电脉冲时，或以上述电源端子Vdd为基准向上述输入端子Vin附加负极的静电脉冲时，漏极-衬底电极间的寄生PN二极管逆方向动作。附加向漏极电极-衬底电极间的寄生PN二极管的逆方向电压超过了PN接合耐压时，PN接合击穿，逆方向饱和电流流过。该逆方向饱和电流，在MOS晶体管的漏极端部引起载波的碰撞电离。由此，产生从漏极端部向衬底电极流过的衬底电流。衬底电流在n型MOS晶体管使衬底电位上升，在p型MOS晶体管使衬底电位下降。由此，MOS晶体管的衬底电极-源极电极间的PN接合成为顺方向偏置状态，MOS晶体管作为寄生横向双极型晶体管动作，产生所谓的迅速复原。这样，以上述接地端子GND为基准向上述输入端子Vin附加正极静电脉冲，及以上述电源端子Vdd为基准向上述输入端子Vin附加负极静电脉冲时，上述保护元件101引起迅速复原动作放出静电。由此，保护上述内部电路201。
以上，本实施方式的半导体装置，将上述保护元件的上述距离102L、上述距离103L设计得比上述内部电路201的上述距离202L、上述距离203L小。该情况下，在上述n型保护元件103中，衬底电流产生的上述n型漏极8的端部与上述p型保护带5的距离接近。因此，上述p型保护带5的电位容易上升，迅速复原动作容易产生。同样地，在上述p型保护元件102中，衬底电流产生的上述p型漏极7的端部和上述n型保护带6的距离接近。因此，上述n型保护带6的电位容易下降，上述迅速复原动作容易产生。其结果，上述保护电路101可以比ESD冲击流过上述内部电路201更早地动作。另外，即使上述内部电路201高集成化或高速化，也可以保持半导体装置的ESD耐性。
另外，上述技术效果，只依存于漏极区域和保护带的距离。因此，内部电路中的保护带和保护元件中的保护带无需为相似形。例如，跨源极区域和漏极区域的方向的源极区域和保护带的距离可以相同。即，上述距离102XL和上述距离202XL、上述距离103XL和上述距离203XL可以相同。在该情况下，在跨源极区域和漏极区域的方向上，内部电路中的保护带的大小和保护元件中的保护带的大小可以相同，比起相似形的情况更加细微化。
另外，在本实施方式中，说明了保护带的形状为矩形的情况。但是，保护带的形状并不限于矩形，可以按使用用途适当地选择。例如，在低耐压用晶体管的情况下，一般不要求阱的电位固定强度比高耐压用晶体管高。因此，如图6(a)、图6(b)所示的n型MOS晶体管，保护带的形状可以不为矩形，而只将其局部与漏极区域邻接地形成。该情况下，比起保护带为矩形的情况，保护带的面积被细微化，因此形成细微的半导体装置。
另外，在本实施方式中，说明了外部端子为输入端子的情况，但本发明同样适用于该外部端子为输出端子、输入输出端子或电源端子的情况。
另外，在本实施方式中，说明了保护元件为CMOS转换电路的情况，但在保护元件为n型MOS晶体管或p型MOS晶体管中的任一种单体的情况下同样适用。

Claims (4)

1.一种半导体装置，其具有MOS晶体管保护元件和内部电路，其特征在于：
所述MOS晶体管保护元件中的保护带与所述MOS晶体管保护元件的连接外部端子的漏极区域或源极区域的最小距离，比所述内部电路中的保护带与所述内部电路的连接外部端子的漏极区域或源极区域的最小距离短。
2.如权利要求1所述的任一半导体装置，其特征在于：
所述MOS晶体管保护元件为具有第一导电型MOS晶体管及第二导电型MOS晶体管的CMOS型半导体装置。
3.如权利要求2所述的半导体装置，其特征在于：
所述第一导电型MOS晶体管的第一导电型源极区域、第二导电型保护带及栅极电极与接地端子连接，
所述第二导电型MOS晶体管的第二导电型源极区域、第一导电型保护带及栅极电极与电源端子连接。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述外部端子为输入端子、输出端子、输入输出端子或电源端子的任一种。
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