CN103972230A - 具备esd保护电路的半导体装置 - Google Patents

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Abstract

本发明提供面积小的ESD保护电路。具备：一端与输入端子（11）连接的、N型阱内的P型扩散电阻（12）；在与电源端子连接的N型阱与扩散电阻（12）之间的二极管（14）；栅极及源极与接地端子连接、漏极与扩散电阻（12）的另一端连接的NMOS晶体管（15）；以及在电源端子与接地端子之间产生的寄生二极管。

Description

具备ESD保护电路的半导体装置
技术领域
本发明涉及半导体装置。特别是涉及用于保护半导体装置的输入端子的ESD保护电路。
背景技术
对现有的半导体装置的输入端子的ESD保护电路进行说明。图5是示出现有的输入端子的ESD保护电路的电路图。
与输入端子91串联连接的电阻92~93使浪涌从输入端子91向内部电路的传输延迟，防止对内部电路的突入电流。PMOS晶体管94及NMOS晶体管95通常时截止，但在浪涌侵入输入端子91时，利用漏极的PN结的雪崩击穿，使过电流向电源端子或接地端子放电。由此，保护内部电路免于浪涌带来的过电流的影响（例如，参照专利文献1）。
现有技术文献
专利文献
专利文献1：日本特开平11－121750号公报。
发明内容
发明要解决的问题
在现有的保护电路中，需要在电源端子或接地端子与输入端子之间，按每个输入端子分别配置具有使浪涌带来的大电流流过的大面积的PMOS晶体管或NMOS晶体管，有时会妨碍作为半导体装置的IC芯片的面积的缩小。本发明是鉴于上述妨碍而做出的，其课题在于提供具有与以往相比面积更小的ESD保护电路的半导体装置。
本发明为了解决上述课题，提供一种具备ESD保护电路的半导体装置，其特征在于，具有：P型半导体衬底；设于所述半导体衬底的N型阱；一端与输入端子连接的、设于所述阱的P型扩散电阻；在与电源端子连接的所述阱与所述扩散电阻之间形成的寄生二极管；栅极及源极与接地端子连接、漏极与所述扩散电阻的另一端连接的第1 NMOS晶体管；以及配置于所述电源端子与所述接地端子之间的、栅极接地的第2 NMOS晶体管，在所述第1 NMOS晶体管的栅极带电的电子经由所述第2 NMOS晶体管及所述寄生二极管，从所述输入端子引出。
依据本发明，在输入端子的ESD保护电路中，在电源端子侧配置二极管，不需要以往的PMOS晶体管，从而可使半导体装置减少相应量的面积。
附图说明
图1是示出具有ESD保护电路的半导体装置的电路图；
图2是示出电阻及寄生二极管的图，（A）是截面图，（B）是平面图；
图3是示出电阻及寄生二极管的图，（A）是截面图，（B）是平面图；
图4是示出具有另外的ESD保护电路的半导体装置的电路图；
图5是示出现有的ESD保护电路的电路图；
图6是示出具有另外的ESD保护电路的半导体装置的电路图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
实施例1
首先，说明输入端子的ESD保护电路的结构。图1示出ESD保护电路的等效电路图。图2是示出图1的电阻及寄生地产生的二极管的图，（A）是截面图，（B）是平面图。
设于输入端子11的ESD保护电路10具备P型扩散电阻12、电阻13、二极管14及NMOS晶体管15。如图2所示，设于P型半导体衬底上的N型阱18内的P型扩散电阻12的一端与输入端子11连接。N型阱18与电源端子连接。二极管14的阳极与扩散电阻12连接，阴极与电源端子连接。在图2中，是在N型阱18与P型扩散电阻12之间产生的二极管，从电源端子看被反方向地连接。
NMOS晶体管15的栅极及源极与接地端子连接，背栅极也与接地端子连接，漏极与扩散电阻12的另一端连接。电阻13的一端与扩散电阻12的另一端连接，电阻13的另一端与内部电路连接。这里，二极管14寄生形成于扩散电阻12，因而如图1的等效电路图那样，并不是作为明确的1个二极管连接。重要的是，与电源端子之间的二极管14设置成比NMOS晶体管15更靠近输入端子11。为了在利用扩散电阻12和寄生电容使电流延迟的期间，确立通过设于输入端子与电源端子之间的二极管14、进而通过阴极与电源端子连接且阳极与接地端子的设于P型半导体衬底上的二极管21的电流路径20，需要该配置。
在设于P型半导体衬底17的表面的N型阱18设有N型扩散区域19。该扩散区域19与电源端子连接。另外，在N型阱18设有由P型高浓度扩散区域12a、12b及P型低浓度扩散区域12c构成的扩散电阻12。在该扩散区域12a（扩散电阻12的一端）连接输入端子11。这里，用于N型阱18的接触的N型扩散区域19仅在扩散区域12b（扩散电阻12的另一端）附近设置。
接下来对该电路中特征性的ESD保护动作进行说明。
在测定对ESD的耐受性（强度）时，有在半导体装置的衬底或栅极等的电容蓄积具有负电荷的电子而使其带电，然后从选择的端子一次性地引出蓄积的电子（作为电流的方向，一次性地流入）的实验方法，或称为CDM（充电器件模型）实验。此时，如果没有二极管14，则有如下之忧：电流流入NMOS晶体管15的衬底区域，瞬间在栅极电极与衬底之间产生电位差，从而破坏NMOS晶体管。其原因可认为是，没有从引出积存在NMOS晶体管15的栅极的电子的输入端子经由二极管14、电源端子、二极管21、接地端子的路径20，从而在本来同电位的栅极电极与衬底之间产生电位差。此外，这里，在电源电位与接地电位间的二极管21中，不仅有正向，也有反向的电流流动。这样，需要在输入端子和接地端子之间有电流路径20，二极管14和二极管21起到该作用。
这里，电阻12~13使因电荷的引出带来的浪涌电流从输入端子11向内部电路的传输延迟，防止对内部电路的突入电流。二极管14及NMOS晶体管15通常时截止，但从输入端子11引出蓄积的电荷时，NMOS晶体管15的漏极因雪崩击穿，二极管14因电流路径20的确立，将蓄积在P型半导体衬底和栅极的电荷放电到输入端子。这样，保护了内部电路免受浪涌电流影响。
此外，如图3所示，用于阱18的接触的N型扩散区域19可设置成包围扩散电阻12。
另外，二极管14也可以不是在扩散电阻12寄生地产生的二极管，而是独立的二极管，而且，在输入系路上，可以比电阻12配置成更靠近输入端子11。
实施例2
图4是作为实施例2示出另外的实施方式的等效电路图。与图1所示的实施例1在如下方面不同：电源端子和接地端子之间的保护元件不是二极管，而是设于P型半导体衬底上的、栅极截止的NMOS晶体管22。在NMOS晶体管22有接地的栅极，因而可将击穿电压设置成比以相同杂质浓度构成的二极管低。作为保护电路的动作，与实施例1是同样的。漏极与半导体衬底之间的PN结由于击穿而形成电流路径20。
实施例3
图6是作为实施例3示出另外的实施方式的等效电路图。与图1所示的实施例1相比，基本的结构是相同的。不同点在于，具体地示出了与电阻13连接的内部电路的结构。
图6所示的内部电路在输入部分包括使NMOS晶体管23和PMOS晶体管24的漏极互相连接的、所谓的逆变器电路25。该逆变器电路25中，其共同栅极端子30经由电阻13与输入端子11连接。实施例3所示的方式是没有二极管14而CDM实验中的ESD耐受性（强度）弱的结构。是更能发挥29即本发明的效果的结构。其理由是，从输入端子11看，电荷的放电路径限定于NMOS晶体管15。
对输入端子11进行CDM实验时，充电到IC芯片的电荷通过放电路线28放电。乍一看，似乎也存在经由保护二极管（栅极与接地端子连接的NMOS晶体管）27及电阻13到达输入端子11的路线。然而，该放电路线被电阻13阻碍，实际上不起作用。即，充电的全部的电荷汇集到通过NMOS晶体管15的放电路线28，在NMOS晶体管15的栅极-衬底间产生电位差，导致绝缘破坏。
因此，在本发明中，通过采用具备扩散电阻12和寄生二极管14的结构形成放电路线29。其结果是，能够用放电路线28和放电路线29两者使电荷分散而逃逸。因此，在NMOS晶体管15以外也能够确保放电路线，能够提高利用CDM实验的ESD耐受性（强度）。
此外，作为现有的CDM实验的保护方法，众所周知的是在输入端子具备图6所示的保护二极管26及27（栅极与电源端子连接的PMOS晶体管以及栅极与接地端子连接的NMOS晶体管）。通过插入该保护二极管，在逆变器电路25的栅极-衬底间难以产生电位差，对CDM测验的耐受性提高。但能被其保护的顶多是构成逆变器电路25的NMOS晶体管或PMOS晶体管的栅极部分。在存在电阻13时，不能够用保护二极管26或27来保护NMOS晶体管15。因此本实施例所示的结构会奏效。
附图标记说明
10 ESD保护电路
11 输入端子
12 扩散电阻
13 电阻
14 扩散电阻的寄生二极管
15 与输入端子连接的NMOS晶体管
20 到栅极电极的电流路径
21 电源端子与接地端子之间的二极管
22 电源端子与接地端子之间的NMOS晶体管
23 NMOS晶体管（内部电路）
24 PMOS晶体管（内部电路）
25 逆变器电路
26、27 栅极保护二极管
28 放电路线（其1）
29 放电路线（其2）
30 共同栅极端子。

Claims (9)

1.一种具备ESD保护电路的半导体装置，其特征在于，具有：
P型半导体衬底；
设于所述P型半导体衬底的N型阱；
设于所述N型阱内的P型扩散电阻；
在所述N型阱与所述P型扩散电阻之间形成的二极管；
设于所述P型半导体衬底的第1 NMOS晶体管及第2 NMOS晶体管；
设于所述P型半导体衬底的接地端子；以及
设于所述N型阱的电源端子，
所述P型扩散电阻的一端与输入端子连接，另一端与所述第1 NMOS晶体管的漏极连接，进而与内部电路连接，
所述第1 NMOS晶体管的栅极及源极与所述接地端子连接，
所述第2 NMOS晶体管的漏极与所述电源端子连接，所述第2 NMOS晶体管的栅极及源极与所述接地端子连接。
2.如权利要求1所述的具备ESD保护电路的半导体装置，其特征在于，在所述第1 NMOS晶体管的栅极带电的电子经由所述第2 NMOS晶体管及所述二极管，从所述输入端子引出。
3.如权利要求1或2所述的具备ESD保护电路的半导体装置，其特征在于，在所述扩散电阻的另一端与所述内部电路之间，还具备一端与所述扩散电阻的另一端连接、另一端与所述内部电路连接的电阻。
4.如权利要求1或2所述的具备ESD保护电路的半导体装置，其特征在于，用于所述电源端子的N型扩散区域仅设于所述扩散电阻的另一端附近。
5.如权利要求1或2所述的具备ESD保护电路的半导体装置，其特征在于，用于所述电源端子的N型扩散区域以包围所述扩散电阻的方式设置。
6.如权利要求1或2所述的具备ESD保护电路的半导体装置，其特征在于，所述内部电路具有第2输入端子，所述第2输入端子是逆变器电路的共同栅极端子。
7.一种具备ESD保护电路的半导体装置，其特征在于，具有：
P型半导体衬底；
设于所述P型半导体衬底的N型阱；
设于所述N型阱内的P型扩散电阻；
在所述N型阱与所述P型扩散电阻之间形成的第1二极管；
设于所述P型半导体衬底的NMOS晶体管及第2二极管；
设于所述P型半导体衬底的接地端子；以及
设于所述N型阱的电源端子，
所述P型扩散电阻的一端与输入端子连接，另一端与所述NMOS晶体管的漏极连接，进而与内部电路连接，
所述NMOS晶体管的栅极及源极与所述接地端子连接，
所述第2二极管的阴极与所述电源端子连接，阳极与所述接地端子连接。
8.如权利要求7所述的具备ESD保护电路的半导体装置，其特征在于，在所述NMOS晶体管的栅极带电的电子经由所述第1二极管和所述第2二极管，从所述输入端子引出。
9.如权利要求7或8所述的具备ESD保护电路的半导体装置，其特征在于，所述内部电路具有第2输入端子，所述第2输入端子是逆变器电路的共同栅极端子。
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