TW201448159A - 具備靜電放電（ｅｓｄ）保護電路的半導體裝置 - Google Patents

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Abstract

〔課題〕提供面積小的ESD保護電路。〔解決手段〕具備：一端被連接於輸入端子(11)的N型之井內之P型之擴散電阻(12)；被連接於電源端子之N型之井和擴散電阻(12)之間的二極體(14)；閘極及源極被連接於接地端子，汲極被連接於擴散電阻(12)之另一端的NMOS電晶體(15)；和在電源端子和接地端子之間產生的寄生二極體。

Description

具備靜電放電(ESD)保護電路的半導體裝置
本發眀係關於半導體裝置。尤其關於用以保護半導體裝置之輸入端子的ESD保護電路。
針對以往之半導體裝置之輸入端子中之ESD保護電路予以說明。圖5為表示以往之輸入端子中之ESD保護電路的電路圖。
與輸入端子91串聯連接之電阻92~93使突波從輸入端子91傳達至內部電路延遲，防止突入電流流至內部電路。PMOS電晶體94及NMOS電晶體95於通常時呈斷開，於突波從輸入端子91侵入時，藉由汲極之PN接合之突崩擊穿，將過電流放電至電源端子或接地端子。依此，內部電路被保護不受因突波所產生之過電流傷害(例如，參照專利文獻1)。
〔先前技術文獻〕 〔專利文獻〕
〔專利文件1〕日本特開平11-121750號公報
在以往之保護電路中，在電源端子或接地端子和輸入端子之間，必須各配置具有大面積使每輸入端子可以流通突波所產生之大電流的PMOS電晶體或NMOS電晶體，有在縮小半導體裝置之IC晶片之面積上造成障礙之情形。本發明係鑒於上述障礙而創作出，其課題在於提供具有面積較以往小的ESD保護電路的半導體裝置。
本發明為了上述課題，提供一種具備ESD保護電路的半導體裝置，其特徵在於具備：P型之半導體基板；被設置在上述半導體基板的N型井；一端被連接於輸入端子，被設置在上述井的P型之擴散電阻；被形成在連接於電源端子之上述井及上述擴散電阻之間的寄生二極體；閘極及源極被連接於接地端子，汲極被連接於上述擴散電阻之另一端的第一NMOS電晶體；及被配置在上述電源端子和上述接地端子之間，閘極被接地之第二NMOS電晶體，上述第一NMOS電晶體之閘極所帶電的電子，經上述第二NMOS電晶體及上述寄生二極體從上述輸入端子被抽出。
若藉由本發明時，因在輸入端子中之ESD保護電路 中，在電源端子側配置二極體，不需要以往的PMOS電晶體，故藉此可以縮小半導體裝置之面積。
10‧‧‧ESD保護電路
11‧‧‧輸入端子
12‧‧‧擴散電阻
13‧‧‧電阻
14‧‧‧擴散電阻之寄生二極體
15‧‧‧被連接於輸入端子之NMOS電晶體
20‧‧‧到達閘極電極之電流路徑
21‧‧‧電源端子和接地端子之間的二極體
22‧‧‧電源端子和接地端子之間的NMOS電晶體
23‧‧‧NMOS電晶體(內部電路)
24‧‧‧PMOS電晶體(內部電路)
25‧‧‧反相器電路
26、27‧‧‧閘極保護二極體
28‧‧‧放電路徑(其1)
29‧‧‧放電路徑(其2)
30‧‧‧共通閘極端子
圖1為表示具有ESD保護電路之半導體裝置的電路圖。
圖2為表示電阻及寄生二極體之圖示，(A)為剖面圖，(B)為俯視圖。
圖3為表示電阻及寄生二極體之圖示，(A)為剖面圖，(B)為俯視圖。
圖4為表示具有其他ESD保護電路之半導體裝置的電路圖。
圖5為表示以往之ESD保護電路之電路圖。
圖6為表示具有其他ESD保護電路之半導體裝置的電路圖。
以下，針對本發明之實施型態，參考圖面而予以說明。
〔實施例1〕
首先，針對輸入端子中之ESD(靜電放電)保護電路之構成予以說明。圖1表示ESD保護電路之等效電路圖。圖2為表示圖1之電阻及寄生性產生的二極體之圖 示，(A)為剖面圖，(B)為俯視圖。
被設置在輸入端子11之ESD保護電路10具備P型之擴散電阻12、電阻13、二極體14及NMOS電晶體15。如圖2所示般，被設置在P型之半導體基板上之N型之井18內的P型之擴散電阻12之一端被連接於輸入端子11。N型之井18被連接於電源端子。二極體14之陽極被連接於擴散電阻12，陰極被連接於電源端子。在圖2中，為在N型之井18和P型之擴散電阻12之間產生的二極體，從電源端子觀看被連接於逆方向。
NMOS電晶體15之閘極及源極被連接於接地端子，背閘極也被連接於接地端子，汲極被連接於擴散電阻12之另一端。電阻13之一端被連接於擴散電阻12之另一端，電阻13之另一端被連接於內部電路。在此，因二極體14寄生形成在擴散電阻12，故並非如圖1之等效電路圖般明確地以1個二極體而被連接。重要的係與電源端子之間的二極體14被設置在較NMOS電晶體15更接近輸入端子11。該配置為了藉由擴散電阻12和寄生電容，在使電流延遲之期間，通過被設置在輸入端子和電源端子之間的二極體14，並且確立陰極被連接於電源端子，陽極被連接於接地端子之通過被設置在P型半導體基板上之二極體21的電流路徑20係必要的。
在被設置在P型之半導體基板17之表面的N型之井18設置有N型之擴散區域19。該擴散區域19被連接於電源端子。再者，在N型之井18，設置有由P型之高濃度 之擴散區域12a、12b及P型之低濃度之擴散區域12c所構成之擴散電阻12。在該擴散區域12a(擴散電阻12之一端)連接輸入端子11。在此，用以N型之井18之接觸的N型之擴散區域19僅被設置在擴散區域12b(擴散電阻12之另一端)附近。
接著的該電路中，針對特徵性之ESD保護動作予以說明。
於測量對ESD的耐性(強度)之時，有在半導體裝置之基板或閘極等之電容蓄積具有負的電荷而使帶電，之後從被選出之端子一次抽出被蓄積之電子(當作電流之方向而一次流入)試驗方法，被稱為CDM(Charged Device Model)試驗。此時，若無二極體14時，電流流入NMOS電晶體15之基板區域，瞬間在閘極電極和基板之間產生電位差，有導致該NMOS電晶體破壞之虞。該原因應該係因為從抽出蓄積於NMOS電晶體15之閘極的電子的輸入端子，經二極體14、電源端子、二極體21、接地端子的路徑20消失，在原本相同電位之閘極電極和基板之間產生電位差之故。並且，在此，在電源電位和接地電位間之二極體21中，非流通順方向而係流通逆方向的電流。如此一來，在輸入端子和接地端子之間必須要有電流路徑20，二極體14及二極體21則擔任此任務。
在此，電阻12~13延遲藉由電荷之抽出而導致之突波電流從輸入端子11傳達至內部電路，防止突入電流朝內部電路流入。二極體14及NMOS電晶體15於通常時呈 斷開，當抽出從輸入端子11被蓄積之電荷時，NMOS電晶體15之汲極藉由突崩穿擊，二極體14確立電流路徑20，依此將被蓄積於P型半導體基板及閘極之電荷放電至輸入端子。如此一來，內部電路被保護而不受突波電流破壞。
並且，如圖3所示般，井18之接觸用的N型之擴散區域19即使設置成包圍擴散電阻12亦可。
再者，二極體14即使非寄生性地產生在擴散電阻12的二極體，而係獨立的二極體，並且亦可在輸入系統路上配置在較電阻12接近於輸入端子11。
〔實施例2〕
圖4為以實施例2表示其他實施型態的等效電路圖。與圖1所示之實施例1不同的係電源端子和接地端子之間的保護元件並非二極體，而係被設置在P型半導體基板上，閘極被斷開的NMOS電晶體22之點。因在NMOS電晶體22具有被接地之閘極，故可以將擊穿電壓設定成較以相同雜質濃度構成之二極體低。就以保護電路之動作而言，與實施例1相同。藉由汲極和半導體基板之間的PN接合擊穿，形成電流路徑20。
〔實施例3〕
圖6為以實施例3表示其他實施型態的等效電路圖。基本構成與圖1所示之實施例1相同。不同點係具體性表 示被連接於電阻13之內部電路之構成的點。
圖6所示之內部電路在輸入部分包含互相連接NMOS電晶體23和PMOS電晶體24之汲極的所謂反相器電路25。該反相器電路25係其共通閘極端子30經電阻13而被連接至輸入端子11。實施例3所示之形態在無二極體14之下，為CDM試驗中之ESD耐性(強度)弱的構成。即是，本發明之效果更被發揮的構成。其理由係因為從輸入端子11觀看，電荷之放電路徑被限定在NMOS電晶體15。
於對輸入端子11進行CDM試驗之時，被充電至IC晶片之電荷通過放電路徑28而被放電。乍看之下，也可以看出經由保護二極體(閘極被連接於接地端子之NMOS電晶體)27及電阻13而到達至輸入端子11的路徑。但是，該放電路徑被電阻13阻礙，實際上無法發揮功能。即是，被充電之所有電荷集中在通過NMOS電晶體15之放電路徑28，在NMOS電晶體15之閘極-基板間產生電位差而導致絕緣破壞。
於是，在本發明中，藉由成為具備擴散電阻12和寄生二極體14之構成，形成放電路徑29。其結果，可以藉由放電路徑28和放電路徑29之雙方使電荷分散而排除。依此，除NMOS電晶體15之外也可以確保放電路徑，可以提高CDM試驗的ESD耐性(強度)。
並且，就以以往之CDM試驗之保護方法而言，一般所知的有在輸入端子具有如圖6所示之保護二極體26及 27(閘極被連接於電源端子之PMOS電晶體及閘極被連接於接地端子之NMOS電晶體)。藉由插入該保護二極體，在反相器電路25之閘極-基板間難以產生電位差，提升了對CDM測試的耐性。但是，藉此可以保護的始終為構成反相器電路25之NMOS電晶體或是PMOS電晶體之閘極部分。於存在電阻13之時，無法以保護二極體26或27保護NMOS電晶體15。因此，本實施例所示之構成達到效果。
10‧‧‧ESD保護電路
11‧‧‧輸入端子
12‧‧‧擴散電阻
13‧‧‧電阻
14‧‧‧擴散電阻之寄生二極體
15‧‧‧被連接於輸入端子之NMOS電晶體
20‧‧‧到達閘極電極之電流路徑
21‧‧‧電源端子和接地端子之間的二極體

Claims (9)

  1. 一種具備ESD保護電路的半導體裝置，其特徵在於；具備P型之半導體基板；N型之井，其係被設置在上述P型之半導體基板；P型之擴散電阻，其係被設置在上述N型之井內；二極體，其係被形成在上述N型之井及上述P型之擴散電阻之間；第一NMOS電晶體及第二NMOS電晶體，其係被設置在上述P型之半導體基板；接地端子，其係被設置在上述P型之半導體基板；及電源端子，其係被設置在上述N型之井，上述P型之擴散電阻之一端被連接於輸入端子，另一端被連接於上述第一NMOS電晶體之汲極，又連接至內部電路，上述第一NMOS電晶體之閘極及源極被連接於上述接地端子，上述第二NMOS電晶體之汲極被連接於上述電源端子，上述第二NMOS電晶體之閘極及源極被連接於上述接地端子。
  2. 如申請專利範圍第1項所記載之具備ESD保護電路的半導體裝置，其中上述第一NMOS電晶體之閘極所帶電的電子，經上述第二NMOS電晶體及上述二極體從上述輸入端子被抽出。
  3. 如申請專利範圍第1或2項所記載之具備ESD保護電路的半導體裝置，其中在上述擴散電阻之另一端和上述內部電路之間，又具備一端被連接於上述擴散電阻之另一端，另一端被連接於上述內部電路的電阻。
  4. 如申請專利範圍第1或2項所記載之具備ESD保護電路的半導體裝置，其中上述電源端子用之N型之擴散區域僅被設置在上述擴散電阻之另一端附近。
  5. 如申請專利範圍第1或2項所記載之具備ESD保護電路的半導體裝置，其中上述電源端子用之N型之擴散區域僅被設置成包圍上述擴散電阻。
  6. 如申請專利範圍第1或2項所記載之具備ESD保護電路的半導體裝置，其中上述內部電路具有第2輸入端子，上述第2輸入端子為反相器電路之共通閘極端子。
  7. 一種具備ESD保護電路的半導體裝置，其特徵在於：具有P型之半導體基板；N型之井，其係被設置在上述P型之半導體基板；P型之擴散電阻，其係被設置在上述N型之井內；第1二極體，其係被形成在上述N型之井及上述P型之擴散電阻之間； NMOS電晶體及第2二極體，其係被設置在上述P型之半導體基板；接地端子，其係被設置在上述P型之半導體基板；及電源端子，其係被設置在上述N型之井，上述P型之擴散電阻之一端被連接於輸入端子，另一端被連接於上述NMOS電晶體之汲極，又連接至內部電路，上述NMOS電晶體之閘極及源極被連接於上述接地端子，上述第2二極體之陰極被連接於上述電源端子，陽極被連接於上述接地端子。
  8. 如申請專利範圍第7項所記載之具備ESD保護電路的半導體裝置，其中上述NMOS電晶體之閘極所帶電的電子，經上述第1二極體及上述第2二極體從上述輸入端子被抽出。
  9. 如申請專利範圍第7或8項所記載之具備ESD保護電路的半導體裝置，其中上述內部電路具有第2輸入端子，上述第2輸入端子為反相器電路之共通閘極端子。
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