CN117790465A - 电力分配网络和半导体装置 - Google Patents

电力分配网络和半导体装置 Download PDF

Info

Publication number
CN117790465A
CN117790465A CN202310044566.3A CN202310044566A CN117790465A CN 117790465 A CN117790465 A CN 117790465A CN 202310044566 A CN202310044566 A CN 202310044566A CN 117790465 A CN117790465 A CN 117790465A
Authority
CN
China
Prior art keywords
line
reference voltage
semiconductor device
layer
vss
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310044566.3A
Other languages
English (en)
Inventor
姜基范
金明镇
金镇铉
罗允
朴奎善
张世衡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN117790465A publication Critical patent/CN117790465A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明涉及一种电力分配网络和半导体装置，该半导体装置可以包括：多个芯片焊盘；第一分配层，设置有多个分别具有不同尺寸的矩形形状的第一导线；第二分配层，设置有多条第二导线，多条第二导线包括中心十字形导线和向第二分配层的各个角开口的L形导线；以及重新分配层，将多个芯片焊盘之中施加电力的芯片焊盘与第一分配层的第一导线电联接。

Description

电力分配网络和半导体装置
相关申请的交叉引用
本申请要求于2022年9月28日向韩国知识产权局提交的申请号为10-2022-0123146的韩国专利申请的优先权，该韩国专利申请的全部公开内容通过引用整体并入本文。
技术领域
多种实施例总体上涉及一种电力分配网络和半导体装置。
背景技术
贯穿整个半导体电子工业，都在性能、尺寸、电力和成本特性的方面进行研究和开发。随着开关速度(即，半导体集成电路的操作速度)的增加，需要一种用于减少由于电力消耗引起的损耗的方法。作为实现低电力消耗的措施，除了降低电流消耗的方法之外，还需要改进片上电力分配网络。
发明内容
多种实施例涉及一种与电力的路由(route)方向形成直角的电力分配网络以及半导体装置。
此外，多种实施例涉及一种具有改进的通孔形成灵活度的电力分配网络以及半导体装置。
在实施例中，一种半导体装置可以包括：多个芯片焊盘，被施加电压；第一分配层，设置有多条第一导线，每条第一导线布置成不同尺寸的矩形框；第二分配层，设置有多条第二导线，多条第二导线包括中心十字形导线和向第二分配层的各个角开口的L形导线；以及重新分配层，将多个芯片焊盘和第一分配层的第一导线电联接。
在实施例中，一种电力分配网络可以包括：多条第一导线，设置在第一层中，并且分别具有不同尺寸的矩形；以及多条第二导线，设置在不同于第一层的第二层中，并且包括中心十字形导线和向第二层的各个角开口的L形导线。
根据所公开技术的实施例，可以改进片上电力分配网络的电气特性。
附图说明
图1是根据本公开的实施例的半导体装置的截面示意图。
图2是示出根据本公开的实施例的第一导线的平面图。
图3是示出根据本公开的实施例的第二导线的平面图。
图4是示出图2和图3中第一分配层和第二分配层的截面A-A’和B-B’的示图。
图5是示出根据本公开的实施例的第一导线和第二导线的平面图。
图6是示出根据本公开的实施例的半导体装置的电力路由的示例的平面图。
图7是示出根据本公开的实施例的第一导线和第二导线之间可以设置通孔的可能交叉的平面图。
图8是示出根据本公开的实施例的导线的不连续点的平面图。
图9是示出根据本公开的实施例的包括半导体装置的封装的示例的截面图。
图10是示出根据本公开的实施例的包括半导体装置的封装的另一示例的截面图。
具体实施方式
下文中，下面将参照附图描述本公开的实施例。
图1是根据本公开的实施例的半导体装置的截面示意图。
参照图1，半导体装置100可以包括芯片焊盘110、重新分配层120、金属部件130、元件层140和衬底150。
半导体装置100包括衬底150上的设置有多个元件的集成电路(IC)。集成电路可以被实施为诸如微控制器、SRAM、DRAM、非易失性存储器和片上系统(SoC)的各种装置。可以使用诸如翻转芯片键合法和引线键合法的各种方法将半导体装置100键合到封装衬底。半导体装置100可以包括电力分配网络(PDN)以向集成电路的各个元件供应电力。电力分配网络可以包括设置有导线的多个层。电力分配网络(PDN)通过多个层将从外部施加的接地参考电压(VSS)和电源参考电压(VDD)传送到每个元件以驱动集成电路。
芯片焊盘110可以将从外部施加的电力传送到半导体装置100。如上所述，半导体装置100可以通过例如翻转芯片键合法键合到封装衬底。芯片焊盘110将半导体装置100和封装衬底电联接，并在它们之间传送电力和信号。多个芯片焊盘110可以以各种方式设置在半导体装置100上，并且可以以矩阵形式布置。相对平面中心设置的芯片焊盘110可以是传送用于驱动集成电路的电力的芯片焊盘。相对外围设置的芯片焊盘110可以是传送用于驱动集成电路的信号的芯片焊盘。
重新分配层120将芯片焊盘110和半导体芯片电联接。通过芯片焊盘110传送的电力或信号通过设置在重新分配层120中的导电图案或导线提供给半导体芯片。重新分配层120可以包括电联接到多个芯片焊盘110之中施加接地参考电压的芯片焊盘110的一条或多条接地参考电压线。此外，重新分配层120可以包括电联接到多个芯片焊盘110之中施加电源参考电压的芯片焊盘110的一条或多条电源参考电压线。
金属部件130可以包括多个分配层，并且每个分配层可以包括多条导线。金属部件130中的第一分配层是最靠近重新分配层120设置的分配层，并且金属部件130中的第二分配层是与第一分配层相邻的分配层。多个分配层中包括的导线可以布置在有利于向集成电路中包括的元件提供电力的结构中。导线可以由包括金属的任意合适的导电材料形成。分配层中彼此相邻的导线可以通过通孔联接。接地参考电压和电源参考电压可以通过芯片焊盘110和重新分配层120的接地参考电压线和电源参考电压线施加到第一分配层的导线，并且可以通过通孔施加到第二分配层的导线。金属部件130可以将接地参考电压和电源参考电压传送到元件层140。
元件层140是设置有用于驱动集成电路所需的元件的层。元件层140可以包括诸如用于半导体装置100的操作的晶体管的元件。衬底150可以是掺杂有诸如硼的p型掺杂剂或者诸如磷或砷的n型掺杂剂的硅衬底。元件层140和金属部件130可以形成在衬底150上。
如上所述，可以从相对平面中心设置的芯片焊盘110向重新分配层120施加电力。重新分配层120可以将电力路由到金属部件130的第一分配层。在示例中，如果金属部件130的第一分配层包括条状导线，并且如果重新分配层120中用于路由电力的导电图案或导线与金属部件130的第一分配层的条状导线形成直角，则可以相对容易地形成通孔。然而，在重新分配层120中用于路由电力的导电图案或导线与金属部件130的第一分配层的导线平行并因此沿相同方向定向的情况下，这种配置会限制通孔的形成。施加到金属部件130的第一分配层的、通孔形成受限的导线的电力可以绕过通孔并且可以通过金属部件130的第二分配层的导线重新分配。由于通孔的数量有限，因此通过旁路路径的电力分配增加了组件中的电阻，导致半导体装置100的电力分配特性劣化并且限制了半导体装置100的低电力消耗的实施。
下文中，将描述改进半导体装置100的电力分配特性的金属部件130的第一分配层和第二分配层。
图2是示出根据本公开的实施例的第一导线的平面图。
参照图2，第一分配层131中可以设置多条不同尺寸的矩形框状的第一导线132。
在金属部件130中包括的多个分配层之中，第一分配层131是通过通孔从重新分配层120施加电力的分配层。设置在第一分配层131中的第一导线132可以具有矩形框形状，并且可以以相对较小尺寸的框被相对较大尺寸的框包围的方式来构造。第一分配层131的矩形图案可以是包括连续的、不重叠的同心矩形框的图案。电介质材料或层可以设置在相邻的第一导线132之间以实现绝缘。
第一导线132可以分为第一VSS线133和第一VDD线134，第一VSS线133通过通孔与重新分配层120的接地参考电压线电联接，并且第一VDD线134通过通孔与重新分配层120的电源参考电压线电联接。
设置在重新分配层120中的接地参考电压线可以将接地参考电压施加到第一VSS线133。第一VSS线133可以向设置在另一分配层中的导线提供接地参考电压。设置在重新分配层120中的电源参考电压线可以将电源参考电压施加到第一VDD线134。第一VDD线134可以向包括在另一分配层中的导线提供电源参考电压。
第一VSS线133和第一VDD线134可以交替设置。例如，在第一分配层131中，第一VSS线133可以设置为包围第一VDD线134，第一VDD线134可以设置为包围另一第一VSS线133，另一第一VSS线133可以设置为包围另一第一VDD线134，等等。
与本公开的实施例相比，当第一分配层131中的第一导线132为条状时，因为直接联接必须发生在特定区域，所以通过通孔直接联接到重新分配层120的接地参考电压线或电源参考电压线受到限制。例如，只有在第一导线132与重新分配层120的接地参考电压线或电源参考电压线同向或平行设置的区域才能实现直接联接。因此，可以通过旁路通过第二分配层的路径将电力施加到第一导线132。然而，在本公开的实施例中，如上所述并如图2所示，设置在第一分配层131中的第一导线132布置成不同尺寸的矩形框状。矩形框导线也连续布置，使得相对较小尺寸的矩形框被相对较大尺寸的矩形框包围。从平面图观察，设置在重新分配层120中的接地参考电压线或电源参考电压线更容易与第一导线132成直角交叉。因此，增加了第一导线132和电压线之间距离最短的通孔形成的灵活度，因为在平面图中的线之间存在更多可能的交叉。由此，可以解决通过不必要的旁路路径供应电力的现象，并且可以改进电力分配特性。
图3是示出根据本公开的实施例的第二导线的平面图。
参照图3，在金属部件130的第二分配层136中，可以设置多条第二导线137，多条第二导线137包括将层划分为象限的中心十字形导线和向第二分配层136的各个角开口的L形导线。L形导线可以布置为具有指向十字形导线的中心的顶点的人字形(chevrons)。
在金属部件130中包括的多个分配层之中，第二分配层136是从第一分配层131通过通孔施加电力的分配层。设置在第二分配层136中的第二导线137可以包括向第二分配层136的各个角开口的L形导线。此外，第二导线137可以包括居中设置在第二分配层136中的十字形导线。
设置在金属部件130的第一分配层131中的第一导线132和设置在第二分配层136中的第二导线137可以彼此形成直角，并且可以在平面图中相交。居中设置在第二分配层136的十字形导线和向第二分配层136的各个角开口的L形导线可以与第一导线132形成直角，并且可以在第一导线132和第二导线137之间形成通孔。通孔可以沿着第一导线132和第二导线137之间的最短路径延伸。
第二导线137可以分为通过通孔联接到第一VSS线133的第二VSS线138以及通过通孔联接到第一VDD线134的第二VDD线139。第二VSS线138是通过重新分配层120的接地参考电压线以及来自施加接地参考电压的芯片焊盘110的第一VSS线133施加接地参考电压的导线。第二VDD线139是通过重新分配层120的电源参考电压线以及来自施加电源参考电压的芯片焊盘110的第一VDD线134施加电源参考电压的导线。第二导线137可以将电力传送到与金属部件130的第二分配层136相邻的分配层或元件层140。
第二VSS线138和第二VDD线139可以彼此交替设置。与第二VSS线138相邻的导线可以是与另一第二VSS线138相邻的第二VDD线139，另一第二VSS线138进而与另一相应第二VDD线139相邻，等等。
图2和图3中示出的第一VSS线133、第一VDD线134、第二VSS线138和第二VDD线139的设置仅表示一个示例。导线的宽度、比率、数量等可以以多种方式改变。
图4是示出图2和图3中第一分配层和第二分配层的截面A-A’和B-B’的示图。
参照图4，第一分配层131中包括的第一导线132和第二分配层136中包括的第二导线137可以通过第一通孔410联接。
可以在第一导线132和第二导线137之间设置电介质，以保持第一导线132和第二导线137之间的绝缘。
图4示出了截面A-A’中第一VSS线133和第二VSS线138沿第一方向(例如，垂直方向)的交叉。第一通孔410可以形成在第一VSS线133和第二VSS线138之间的全部或部分交叉处。可选地，在其他实施例中，第一通孔410可以不形成在截面A-A’的交叉处，而是可以形成在不同的位置。
图4还示出了截面B-B’中第一VDD线134和第二VDD线139沿第一方向的交叉。如上文针对截面A-A’所述，第一通孔410可以形成在第一VDD线134和第二VDD线139的全部或部分交叉处。可选地，在其他实施例中，第一通孔410可以不形成第一VDD线134和第二VDD线139在截面B-B’的交叉处，而是可以形成在不同的位置。
形成在第一导线132和第二导线137之间的第一通孔410的位置可以根据集成电路的设计来确定。由于图2和图3所示的导线结构，因此可以灵活地确定形成第一通孔410的位置。
图5是示出根据本公开的实施例的第一导线与第二导线的平面图。
参照图5，从第一分配层131沿第一方向观察，第一导线132和第二导线137可以在多个交叉处相互成直角。
半导体装置100的电力分配网络可以具有第一分配层131中包括的第一VSS线133和第一VDD线134与第二分配层136中包括的第二VSS线138和第二VDD线139沿第一方向彼此重叠的网格结构。
电力分配网络的网格结构可以以多种方式实施。如图5中所示，第一导线132之中设置在最里面或最靠近中心的矩形导线可以是第一VSS线133。在其他实施例中，不同于图5所示的结构，第一导线132之中设置在最里面或最靠近中心的矩形导线可以是第一VDD线134。在上面的示例中，第一VSS线133和第一VDD线134可以交替重复设置。
类似地，如图5所示，居中设置的十字形第二导线137可以是第二VDD线139。在其他实施例中，不同于图5的图示，居中设置的十字形第二导线137可以是第二VSS线138。在上面的示例中，第二VSS线138和第二VDD线139可以交替重复设置。
图6是示出根据本公开的实施例的半导体装置的电力路由的示例的平面图。
参照图6，从第一分配层131沿第一方向观察，设置在重新分配层120中的接地参考电压线122和电源参考电压线124可以分别与第一VSS线133和第一VDD线134形成直角。
在示例中，设置在重新分配层120中的接地参考电压线122可以包括第一接地参考电压线122-1和第二接地参考电压线122-2的区段。第一接地参考电压线122-1和第二接地参考电压线122-2联接到芯片焊盘110，以通过第二通孔610将接地参考电压路由到第一VSS线133。在图6中，虽然第一接地参考电压线122-1与第二接地参考电压线122-2联接到同一芯片焊盘110，但在其他实施例中，它们可以联接到不同芯片焊盘110。类似地，电源参考电压线124可以包括第一电源参考电压线124-1和第二电源参考电压线124-2，并且可以通过第二通孔610将电源参考电压路由到第一VDD线134。第一电源参考电压线124-1和第二电源参考电压线124-2可以联接到不同的芯片焊盘110。
在比较性示例中，沿第一方向观察平面图，当第一VSS线133被设置成横向方向平行的条状时，沿纵向方向设置的第一接地参考电压线122-1与多条第一VSS线133以直角形成交叉，从而便于插入第二通孔610。另一方面，由于沿横向方向设置的第二接地参考电压线122-2平行于多条第一VSS线133，因此不形成交叉，并且第二通孔610的插入点受到限制。因此，可以旁路通过沿垂直于第一VSS线133的方向设置的第二VSS线138施加接地参考电压。相比之下，在图6所示的所公开实施例中，当第一VSS线133设置为矩形框形状时，不仅第一接地参考电压线122-1而且第二接地参考电压线122-2都与第一VSS线133成直角，从而可以便于用于插入第二通孔610的附加点。类似地，第一电源参考电压线124-1、第二电源参考电压线124-2和第一VDD线134的设置也便于第二通孔610的选择和布置。
因此，由于第一VSS线133和第一VDD线134的结构，重新分配层120的电压线与第一分配层的第一导线可以有效联接，并且可以增加第二通孔610的设置灵活度。因此，也可以增加布置或设计芯片焊盘110的布置方案的自由度，以有助于在设计半导体封装方面的优化。
图7是示出根据本公开的实施例的第一导线和第二导线之间可以设置通孔的可能交叉的平面图。
参照图7，第一通孔410可以形成在分别在第一VSS线133和第二VSS线138之间以及第一VDD线134和第二VDD线139之间标记有‘X’的不同位置。
根据半导体装置100的设计，第一通孔410可以形成在图7中标记的所有位置或者可以仅形成在图7中标记的部分位置。在这种情况下，第一通孔410可以设置成使得第一VSS线133和第二VSS线138直接或间接联接，并且第一VDD线134和第二VDD线139直接或间接联接以使不存在隔离导线。
随着第一通孔410的数量增加，可以减少电力旁路通过的其他组件的电阻，并且可以改进导线中出现的电压降。考虑到电压降以及通孔形成时的限制因素，第一通孔410可以设置在适当的位置。
图8是示出根据本公开的实施例的导线的不连续点的平面图。
参照图8，从第二分配层136沿第一方向观察，第一导线132(未示出)和第二导线137中的至少一个可以包括不连续点810。
如上所述，在半导体装置100中，可以根据半导体装置100的设计在元件层140中设置诸如各种晶体管的各种元件。需要元件层140的元件与多个芯片焊盘110之中输入和输出信号的芯片焊盘110之间的联接。传送信号的路径可以穿过设置有半导体装置100中包括的第一导线或第二导线的区域。
不连续点810指示第一导线或第二导线中电联接被切断的一部分。在图8中，一条第二VSS线138由于不连续点810而被分成两部分138A和138B，并且一条第二VDD线139类似地分为两部分139A和139B。
在这种情况下，第二VSS线138的第一部分138A和第二VSS线138的第二部分138B因不连续点810而导致电流受到限制。然而，第二VSS线138的第一部分138A和第二VSS线138的第二部分138B可以通过不同的第一通孔电联接到形成在另一层中的一条或多条第一VSS线。因此，即使第二VSS线138的第一部分138A和第二VSS线138的第二部分138B因不连续点810而彼此断开电联接，两个部分仍可以继续通过使用不同的通孔与第一VSS线电联接来分配电力。
以类似于上述第二VSS线138的方式，即使第二VDD线139的第一部分139A和第二VDD线139的第二部分139B因不连续点810而彼此断开电联接，仍可以通过经由不同的第一通孔与第一VDD线134电联接来分配电力。
尽管图8中未示出，但是第一VSS线133和第一VDD线134也可以包括一个或多个不连续点810。在这种情况下，第一VSS线133的每个分开的部分可以通过经由不同的通孔与接地参考电压线电联接来独立地接收接地参考电压。此外，第一VSS线133中因不连续点810而产生的每个部分可以接收通过第二VSS线138施加到另一第一VSS线133的接地参考电压。以相同的方式，电源参考电压可以以类似于第一VSS线133的方式被施加到第一VDD线134中因不连续点810而被划分的每个部分，即，通过第一VDD线134的其他部分和第二VDD线139被施加到第一VDD线134中因不连续点810而被划分的每个部分。
尽管图8示出了一条导线中包括的一个不连续点810，但是所公开技术不限于此。多个不连续点810可以出现在单个导线内，使得导线不仅可以分为第一部分和第二部分，而且还可以分为第三部分、第四部分等。
图9是示出根据本公开的实施例的包括半导体装置的封装的示例的截面图。
图10是示出根据本公开的实施例的包括半导体装置的封装的另一示例的截面图。
参照图9和图10，可以以各种方法封装半导体装置。
图9的半导体封装900使用引线键合法封装。
在图9中，半导体装置100通过以粘合剂960为媒介附接到到半导体封装900的封装衬底910上。焊球950可以设置在半导体封装900的焊球焊盘940上，并且电力和信号通过焊球焊盘940和焊球950传送到半导体封装900和从半导体封装900传送。半导体封装900的联接焊盘920和半导体装置100的芯片焊盘110通过金属线930电联接。封装剂970保护半导体装置100免受外部环境影响。另外，封装剂970可以使半导体装置100电绝缘，并且可以有效地使半导体装置100中产生的热量散去。
接地参考电压和电源参考电压通过焊球950、焊球焊盘940、封装衬底910、联接焊盘920和金属线930施加到芯片焊盘110，并且通过半导体装置100中包括的第一导线和第二导线传送到半导体装置100的元件。
图10的半导体封装1000以翻转芯片法封装。
半导体封装1000的封装衬底1010、焊球焊盘1040、焊球1050和封装剂1070对应于图9的封装衬底910、焊球焊盘940、焊球950和封装剂970。
在翻转芯片法中，不同于半导体装置100和封装衬底910通过金属线930联接的引线键合法，半导体装置100和封装衬底1010通过芯片凸块160联接。
接地参考电压和电源参考电压通过焊球1050、焊球焊盘1040、封装衬底1010、联接焊盘1020和芯片凸块160施加到芯片焊盘110，并且通过半导体装置100中包括的第一导线和第二导线传送到半导体装置100的元件。
填充物1060可以用于填充在半导体装置100和封装衬底1010之间。
图9和图10的封装方法是示例性的并且仅用于说明目的，并且半导体装置100可以采用各种封装方法来封装。
尽管出于说明性目的描述了本公开的示例性实施例，但是本领域技术人员将理解的是，在不脱离本公开的范围和思想的情况下，可能进行各种修改、添加和替换。因此，上面和附图中公开的实施例应该被认为仅是描述性的，而不是限制技术范围。本公开的技术范围不受实施例和附图的限制。本公开的思想和范围应结合所附权利要求书进行解释，并涵盖落入所附权利要求书范围内的所有等效方案。

Claims (15)

1.一种半导体装置，包括：
多个芯片焊盘，被施加电压；
第一分配层，设置有多条第一导线，每条第一导线布置成不同尺寸的矩形框；
第二分配层，设置有多条第二导线，所述多条第二导线包括中心十字形导线和向所述第二分配层的各个角开口的L形导线；以及
重新分配层，将所述多个芯片焊盘和所述第一导线电联接。
2.根据权利要求1所述的半导体装置，其中，所述第一导线与所述第二导线在平面图中彼此形成直角交叉。
3.根据权利要求1所述的半导体装置，其中，接地参考电压被施加到一组多个芯片焊盘，并且电源参考电压被施加到另一组多个芯片焊盘，并且所述重新分配层包括电联接到所述一组多个芯片焊盘的一条或多条接地参考电压线和电联接到所述另一组多个芯片焊盘的一条或多条电源参考电压线。
4.根据权利要求3所述的半导体装置，其中，所述多条第一导线分为第一VSS线和第一VDD线，所述第一VSS线通过通孔电联接到所述一条或多条接地参考电压线，并且所述第一VDD线通过通孔电联接到所述一条或多条电源参考电压线。
5.根据权利要求4所述的半导体装置，其中，所述第一VSS线与所述第一VDD线交替设置。
6.根据权利要求4所述的半导体装置，其中，所述多条第二导线分为第二VSS线和第二VDD线，所述第二VSS线通过通孔电联接到所述第一VSS线，并且所述第二VDD线通过通孔电联接到所述第一VDD线。
7.根据权利要求6所述的半导体装置，其中，所述第二VSS线与所述第二VDD线交替设置。
8.根据权利要求1所述的半导体装置，其中，所述第一导线和所述第二导线中的至少一个包括不连续点。
9.一种电力分配网络，包括：
多条第一导线，设置在第一层中，并且分别具有不同尺寸的矩形；以及
多条第二导线，设置在不同于所述第一层的第二层中，并且包括中心十字形导线和向所述第二层的各个角开口的L形导线。
10.根据权利要求9所述的电力分配网络，其中，所述多条第一导线与所述多条第二导线在平面图中以直角相交。
11.根据权利要求9所述的电力分配网络，其中，所述多条第一导线分为施加接地参考电压的第一VSS线和施加电源参考电压的第一VDD线。
12.根据权利要求11所述的电力分配网络，其中，所述第一VSS线与所述第一VDD线交替设置。
13.根据权利要求11所述的电力分配网络，其中，所述多条第二导线分为第二VSS线和第二VDD线，所述第二VSS线通过通孔电联接到所述第一VSS线，并且所述第二VDD线通过通孔电联接到所述第一VDD线。
14.根据权利要求13所述的电力分配网络，其中，所述第二VSS线与所述第二VDD线交替设置。
15.根据权利要求9所述的电力分配网络，其中，所述第一导线和所述第二导线中的至少一个包括不连续点。
CN202310044566.3A 2022-09-28 2023-01-30 电力分配网络和半导体装置 Pending CN117790465A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0123146 2022-09-28
KR1020220123146A KR20240043991A (ko) 2022-09-28 2022-09-28 파워 분배 네트워크 및 반도체 장치

Publications (1)

Publication Number Publication Date
CN117790465A true CN117790465A (zh) 2024-03-29

Family

ID=90359788

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310044566.3A Pending CN117790465A (zh) 2022-09-28 2023-01-30 电力分配网络和半导体装置

Country Status (3)

Country Link
US (1) US20240105616A1 (zh)
KR (1) KR20240043991A (zh)
CN (1) CN117790465A (zh)

Also Published As

Publication number Publication date
KR20240043991A (ko) 2024-04-04
US20240105616A1 (en) 2024-03-28

Similar Documents

Publication Publication Date Title
US10347552B2 (en) Semiconductor device
US10134663B2 (en) Semiconductor device
KR101054665B1 (ko) 집적 회로 다이 ｉ／ｏ 셀들
KR102509052B1 (ko) 브리지 다이를 포함하는 스택 패키지
US6770963B1 (en) Multi-power ring chip scale package for system level integration
CN108022923B (zh) 半导体封装
US20100052111A1 (en) Stacked-chip device
CN100511672C (zh) 芯片层叠型半导体装置
US8243465B2 (en) Semiconductor device with additional power supply paths
KR20180064734A (ko) 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
US20210249382A1 (en) Semiconductor package and method of manufacturing semiconductor package
KR20160091831A (ko) 반도체 장치
CN113035858B (zh) 半导体装置及其制造方法
CN108010897B (zh) 半导体器件和包括半导体器件的半导体封装
KR102464066B1 (ko) 쓰루 몰드 비아를 포함하는 스택 패키지
US11830840B2 (en) Integrated chip and semiconductor package including the same
US11158597B2 (en) Electronic device including through conductors in sealing body
JP4264640B2 (ja) 半導体装置の製造方法
CN117790465A (zh) 电力分配网络和半导体装置
JP6535788B2 (ja) 半導体装置
US7939951B2 (en) Mounting substrate and electronic apparatus

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination