JP2004266065A - 半導体集積回路 - Google Patents
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Abstract
【課題】１つのチップ内で配置配線工程における電源強化対策を行っても解消できなかった電源電圧の降下による回路の誤動作を防止することが可能な半導体集積回路を提供する。
【解決手段】この半導体集積回路は、（ａ）高電位側の電源電位を供給するための配線が形成された半導体チップ１と、（ｂ）低電位側の電源電位を供給するための配線が形成された半導体チップ２と、（ｃ）半導体基板３０と、半導体基板の第１の面に形成され、半導体チップ１の配線に電気的に接続された第１群の電極３９ａと、半導体基板の第２の面に形成され、半導体チップ２の配線に電気的に接続された第２群の電極３５ｂと、第１群の電極から高電位側の電源電位が供給され第２群の電極から低電位側の電源電位が供給されて動作する複数の回路素子とを含む半導体チップ３とを具備する。
【選択図】 図１
【解決手段】この半導体集積回路は、（ａ）高電位側の電源電位を供給するための配線が形成された半導体チップ１と、（ｂ）低電位側の電源電位を供給するための配線が形成された半導体チップ２と、（ｃ）半導体基板３０と、半導体基板の第１の面に形成され、半導体チップ１の配線に電気的に接続された第１群の電極３９ａと、半導体基板の第２の面に形成され、半導体チップ２の配線に電気的に接続された第２群の電極３５ｂと、第１群の電極から高電位側の電源電位が供給され第２群の電極から低電位側の電源電位が供給されて動作する複数の回路素子とを含む半導体チップ３とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）のような大規模な半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、さらに大規模化、高速化される傾向にある。しかしながら、半導体集積回路の大規模化に伴う配線長の増大又は配線幅の減少により、電圧降下が生じて回路の誤動作を招くおそれがある。そこで、配置配線（Ｐ＆Ｒ：ｐｌａｃｅ ａｎｄ ｒｏｕｔｅ）工程において、予想される長い電源配線部分における電圧降下を防ぐために、電源配線にバイパス配線を追加する等により電源配線の抵抗値を下げる電源強化対策を行っていた。
【０００３】
しかしながら、配置配線工程において電源強化対策を行っても、実際に製造された半導体チップにおいては、電圧降下による回路の誤動作が生じて、レイアウトの再設計を行わなければならないことが多いという問題があった。即ち、配置配線工程における電源強化対策は、その時点における暫定対策でしかなく、恒久対策にはなっていなかった。
【０００４】
ところで、下記の特許文献１には、同一平面形状よりなり、同一位置に同一属性のパッドを有する複数の異種の半導体チップを、前記同一属性のパッドどうしが、一方の面から他方の面へ貫通する形状よりなるチップ間接続電極を介して接続されるように、キャリア等を介さずにチップ自身を直接積層し、３層以上の積層型マルチ・チップ・モジュール構成とした半導体集積回路について述べられている。
【０００５】
特許文献１によれば、複数の異種のＩＣチップの互いに同一位置に同一属性のパッドを形成し、同一属性のパッドどうしをチップ間接続電極を介して接続することにより、キャリア等を介さずにチップ自身を直接積層している。しかしながら、特許文献１においては、電圧降下の対策については述べられていない。
【０００６】
【特許文献１】
特許第２６０５９６８号公報 （第２頁、図１）
【０００７】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、１つのチップ内で配置配線工程における電源強化対策を行っても解消できなかった電源電圧の降下による回路の誤動作を防止することが可能な半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１の観点に係る半導体集積回路は、（ａ）高電位側の電源電位を供給するための配線が形成された第１の半導体チップと、（ｂ）低電位側の電源電位を供給するための配線が形成された第２の半導体チップと、（ｃ）半導体基板と、半導体基板の第１の面に形成され、第１の半導体チップの配線に電気的に接続された第１群の電極と、半導体基板の第２の面に形成され、第２の半導体チップの配線に電気的に接続された第２群の電極と、第１群の電極から高電位側の電源電位が供給され第２群の電極から低電位側の電源電位が供給されて動作する複数の回路素子とを含む第３の半導体チップとを具備する。
【０００９】
ここで、第３の半導体チップが、第１の半導体チップから半導体基板の第２の面に高電位側の電源電位を供給するために、又は、第２の半導体チップから半導体基板の第１の面に低電位側の電源電位を供給するために、半導体基板に設けられたスルーホールを通して形成された導電体を含むようにしても良い。
【００１０】
また、第１及び第２の半導体チップの配線が、第３の半導体チップの第１群及び第２群の電極に沿って第１及び第２の半導体チップの１つの面の一部の領域にそれぞれ形成されるようにしても良い。あるいは、第１及び第２の半導体チップの配線が、第１及び第２の半導体チップの１つの面の全面にそれぞれ形成されるようにしても良い。
【００１１】
さらに、第１の半導体チップの配線と第３の半導体チップの第１群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続され、第２の半導体チップの配線と第３の半導体チップの第２群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続されるようにしても良い。
【００１２】
また、本発明の第２の観点に係る半導体集積回路は、（ａ）高電位側の電源電位を供給するための配線が形成された第１のフィルムと、（ｂ）低電位側の電源電位を供給するための配線が形成された第２のフィルムと、（ｃ）半導体基板と、半導体基板の第１の面に形成され、第１のフィルムの配線に電気的に接続された第１群の電極と、半導体基板の第２の面に形成され、第２のフィルムの配線に電気的に接続された第２群の電極と、第１群の電極から高電位側の電源電位が供給され第２群の電極から低電位側の電源電位が供給されて動作する複数の回路素子とを含む半導体チップとを具備する。
【００１３】
ここで、半導体チップが、第１のフィルムから半導体基板の第２の面に高電位側の電源電位を供給するために、又は、第２のフィルムから半導体基板の第１の面に低電位側の電源電位を供給するために、半導体基板に設けられたスルーホールを通して形成された導電体を含むようにしても良い。
【００１４】
また、第１及び第２のフィルムの配線が、半導体チップの第１群及び第２群の電極に沿って第１及び第２のフィルムの１つの面の一部の領域にそれぞれ形成されるようにしても良い。あるいは、第１及び第２のフィルムの配線が、第１及び第２のフィルムの１つの面の全面にそれぞれ形成されるようにしても良い。
【００１５】
さらに、第１のフィルムの配線と半導体チップの第１群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続されており、第２のフィルムの配線と半導体チップの第２群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続されるようにしても良い。
【００１６】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の正面図であり、図２は平面図である。なお、図１においては、本実施形態に係る半導体集積回路の構成を分かりやすくするために、半田ボール４が熔融する前の状態を示している。
【００１７】
図１に示すように、この半導体集積回路は、強化電源用チップ１と強化電源用チップ２とによって、回路形成用チップ３を挟むようにして構成される。強化電源用チップ１は、高電位側の電源電位ＶＤＤを強化するために用いられ、強化電源用チップ２は、低電位側の電源電位ＶＳＳを強化するために用いられる。
【００１８】
回路形成用チップ３は、半導体基板の両面に複数の強化電源用パットを有している。これらの強化電源用パットは、半田ボール４を用いたボールボンディングによって、強化電源用チップ１及び２に形成された配線に電気的に接続される。即ち、図１に示す半田ボール４を熔融することにより、回路形成用チップ３の強化電源用パットが、強化電源用チップ１及び２に形成された配線に電気的に接続され、チップ１〜３が互いに密着する。図２においては、回路形成用チップ３の片面に形成された強化電源用パット３９ａと、強化電源用チップ１に形成された配線１１とが示されている。
【００１９】
また、回路形成用チップ３において、少なくとも一方の面に、ロジック回路、メモリ回路、アナログ回路等の回路ブロックが形成されている。本実施形態においては、回路形成用チップ３において、強化電源用チップ１側の面に、複数の回路素子を含む少なくとも１つの回路ブロックが形成されている。
【００２０】
さらに、半導体集積回路に信号を入力し、半導体集積回路から信号を出力するために、複数の入出力パッド３０１が形成されている。また、半導体集積回路に電源を供給するための複数の電源パッドも形成されている。図２においては、半導体集積回路に高電位側の電源電位ＶＤＤを供給するための電源パット３０２が示されている。
【００２１】
図３は、本実施形態に係る半導体集積回路の部分的な断面図である。図３に示すように、強化電源用チップ１において、半導体基板１０の回路形成用チップ３側の面上には、アルミ等の導電膜から成る配線１１が形成されている。同様に、強化電源用チップ２において、半導体基板２０の回路形成用チップ３側の面上には、アルミ等の導電膜から成る配線２１が形成されている。
【００２２】
また、回路形成用チップ３において、半導体基板３０の強化電源用チップ１側の第１の面上には、シリコン酸化膜等のゲート絶縁膜３１を介して、不純物を含むポリシリコン等の導電膜から成るゲート電極３２が形成されている。ゲート絶縁膜３１及びゲート電極３２の両側の半導体基板３０内には、ソース及びドレインとなる不純物拡散領域３３が形成されている。
【００２３】
さらに、半導体基板３０の第１の面上に、層間絶縁膜３４ａと、アルミ等の導電膜から成る配線３５ａ、３６及び３７を含む第１の配線層とが形成されている。配線３５ａ及び３６は、層間絶縁膜３４ａに形成されたビアホールを通して、不純物拡散領域３３に接続されている。
【００２４】
第１の配線層の上には、層間絶縁膜３８と、アルミ等の導電膜から成る配線３９を含む第２の配線層とが形成されている。配線３９は、層間絶縁膜３８に形成されたスルーホールを通して、配線３７に接続されている。一部の領域において、配線３９は、強化電源用パット３９ａとして用いられる。強化電源用パット３９ａは、ボールボンディングによって形成された半田４ａを介して、強化電源用チップ１の配線１１に電気的に接続されている。第２の配線層の上には、絶縁膜４０ａが形成されている。
【００２５】
一方、半導体基板３０の強化電源用チップ２側の第２の面上には、層間絶縁膜３４ｂと、アルミ等の導電膜から成る強化電源用パット３５ｂが形成されている。強化電源用パット３５ｂは、ボールボンディングによって形成された半田４ｂを介して、強化電源用チップ２の配線２１に電気的に接続されている。さらに、半導体基板３０の第２の面上には、絶縁膜４０ｂが形成されている。
【００２６】
回路形成用チップ３において、第１の面上に形成された配線３５ａと第２の面上に形成された強化電源用パット３５ｂとは、半導体基板３０に形成された開口（スルーホール）３５ｃに充填されたアルミ等の導電体３５によって電気的に接続されている。これにより、強化電源用チップ２から半導体基板３０の第１の面に低電位側の電源電位ＶＳＳを供給したり、又は、強化電源用チップ１から半導体基板３０の第２の面に高電位側の電源電位ＶＤＤを供給することができる。
【００２７】
このように、本実施形態によれば、高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳとを別々の強化電源用チップ１及び２を用いて回路形成用チップ３の回路素子に供給する構成としたので、多数の回路素子を有する大規模な半導体集積回路において、電源配線を回路形成用チップから分離し、又は、回路形成用チップに形成された電源配線を補強することにより、各回路素子に安定した電源を供給することが可能である。
【００２８】
なお、強化電源用チップ１及び２において、配線１１及び２１の各々は、複数の電源強化用パット３９ａ又は３５ｂに沿って半導体基板の１つの面の一部の領域に配置しても良いし、半導体基板の１つの面の全面に配置しても良い。また、一部の回路素子に供給される電源電位が降下するおそれがある場合には、さらに多くの強化電源用パットを設けるようにしても良い。ここで、ボールボンディングの工程において半田ボールを設置する位置を選択することにより、強化電源用パット３９ａ又は３５ｂと配線１１又は２１との電気的接続を選択的に行っても良い。
【００２９】
次に、本発明の第２の実施形態に係る半導体集積回路について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路の正面図であり、図５は平面図である。なお、図４においては、本実施形態に係る半導体集積回路の構成を分かりやすくするために、半田ボール４が熔融する前の状態を示している。
【００３０】
本実施形態に係る半導体集積回路においては、図１に示す第１の実施形態に係る半導体集積回路における強化電源用チップ１及び２の替りに、強化電源用フィルム５及び６を用いている。その他の構成については、図１〜図３に示すものと同じである。
【００３１】
図４に示すように、この半導体集積回路は、強化電源用フィルム５と強化電源用フィルム６とによって、回路形成用チップ３を挟むようにして構成される。強化電源用フィルム５は、高電位側の電源電位ＶＤＤを強化するために用いられ、強化電源用フィルム６は、低電位側の電源電位ＶＳＳを強化するために用いられる。
【００３２】
回路形成用チップ３は、半導体基板の両面に複数の強化電源用パットを有している。これらの強化電源用パットは、半田ボール４を用いたボールボンディングによって、強化電源用フィルム５及び６に形成された配線に電気的に接続される。即ち、図４に示す半田ボール４を熔融することにより、回路形成用チップ３の強化電源用パットが、強化電源用フィルム５及び６に形成された配線に電気的に接続され、回路形成用チップ３と強化電源用フィルム５及び６とが互いに密着する。図５においては、回路形成用チップ３の片面に形成された強化電源用パット３９ａと、強化電源用フィルム５に形成された配線５１とが示されている。
【００３３】
本実施形態によれば、強化電源用チップの替りに強化電源用フィルムを用いることにより、生産性の向上や、半導体集積回路の小型化が可能となる。さらに、強化電源用フィルムをメッシュ構造とすることにより、回路形成用チップが放出する熱を外部に逃がし易くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の正面図。
【図２】本発明の第１の実施形態に係る半導体集積回路の平面図。
【図３】本発明の第１の実施形態に係る半導体集積回路の部分的断面図。
【図４】本発明の第２の実施形態に係る半導体集積回路の正面図。
【図５】本発明の第２の実施形態に係る半導体集積回路の平面図。
【符号の説明】
１、２ 強化電源用チップ、 ３ 回路形成用チップ、 ４ 半田ボール、 ４ａ、４ｂ 半田、 ５、６ 強化電源用フィルム、 １０、２０、３０ 半導体基板、 １１、２１、３５ａ、３６、３７、３９ 配線、 ３１ ゲート絶縁膜、 ３２ ゲート電極、 ３３ 不純物拡散領域、 ３４ａ、３４ｂ、３８ 層間絶縁膜、 ３５ 導電体、 ３５ｂ、３９ａ 電源強化用パット、 ４０ａ、４０ｂ 絶縁膜
【発明の属する技術分野】
本発明は、ＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）のような大規模な半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、さらに大規模化、高速化される傾向にある。しかしながら、半導体集積回路の大規模化に伴う配線長の増大又は配線幅の減少により、電圧降下が生じて回路の誤動作を招くおそれがある。そこで、配置配線（Ｐ＆Ｒ：ｐｌａｃｅ ａｎｄ ｒｏｕｔｅ）工程において、予想される長い電源配線部分における電圧降下を防ぐために、電源配線にバイパス配線を追加する等により電源配線の抵抗値を下げる電源強化対策を行っていた。
【０００３】
しかしながら、配置配線工程において電源強化対策を行っても、実際に製造された半導体チップにおいては、電圧降下による回路の誤動作が生じて、レイアウトの再設計を行わなければならないことが多いという問題があった。即ち、配置配線工程における電源強化対策は、その時点における暫定対策でしかなく、恒久対策にはなっていなかった。
【０００４】
ところで、下記の特許文献１には、同一平面形状よりなり、同一位置に同一属性のパッドを有する複数の異種の半導体チップを、前記同一属性のパッドどうしが、一方の面から他方の面へ貫通する形状よりなるチップ間接続電極を介して接続されるように、キャリア等を介さずにチップ自身を直接積層し、３層以上の積層型マルチ・チップ・モジュール構成とした半導体集積回路について述べられている。
【０００５】
特許文献１によれば、複数の異種のＩＣチップの互いに同一位置に同一属性のパッドを形成し、同一属性のパッドどうしをチップ間接続電極を介して接続することにより、キャリア等を介さずにチップ自身を直接積層している。しかしながら、特許文献１においては、電圧降下の対策については述べられていない。
【０００６】
【特許文献１】
特許第２６０５９６８号公報 （第２頁、図１）
【０００７】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、１つのチップ内で配置配線工程における電源強化対策を行っても解消できなかった電源電圧の降下による回路の誤動作を防止することが可能な半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１の観点に係る半導体集積回路は、（ａ）高電位側の電源電位を供給するための配線が形成された第１の半導体チップと、（ｂ）低電位側の電源電位を供給するための配線が形成された第２の半導体チップと、（ｃ）半導体基板と、半導体基板の第１の面に形成され、第１の半導体チップの配線に電気的に接続された第１群の電極と、半導体基板の第２の面に形成され、第２の半導体チップの配線に電気的に接続された第２群の電極と、第１群の電極から高電位側の電源電位が供給され第２群の電極から低電位側の電源電位が供給されて動作する複数の回路素子とを含む第３の半導体チップとを具備する。
【０００９】
ここで、第３の半導体チップが、第１の半導体チップから半導体基板の第２の面に高電位側の電源電位を供給するために、又は、第２の半導体チップから半導体基板の第１の面に低電位側の電源電位を供給するために、半導体基板に設けられたスルーホールを通して形成された導電体を含むようにしても良い。
【００１０】
また、第１及び第２の半導体チップの配線が、第３の半導体チップの第１群及び第２群の電極に沿って第１及び第２の半導体チップの１つの面の一部の領域にそれぞれ形成されるようにしても良い。あるいは、第１及び第２の半導体チップの配線が、第１及び第２の半導体チップの１つの面の全面にそれぞれ形成されるようにしても良い。
【００１１】
さらに、第１の半導体チップの配線と第３の半導体チップの第１群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続され、第２の半導体チップの配線と第３の半導体チップの第２群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続されるようにしても良い。
【００１２】
また、本発明の第２の観点に係る半導体集積回路は、（ａ）高電位側の電源電位を供給するための配線が形成された第１のフィルムと、（ｂ）低電位側の電源電位を供給するための配線が形成された第２のフィルムと、（ｃ）半導体基板と、半導体基板の第１の面に形成され、第１のフィルムの配線に電気的に接続された第１群の電極と、半導体基板の第２の面に形成され、第２のフィルムの配線に電気的に接続された第２群の電極と、第１群の電極から高電位側の電源電位が供給され第２群の電極から低電位側の電源電位が供給されて動作する複数の回路素子とを含む半導体チップとを具備する。
【００１３】
ここで、半導体チップが、第１のフィルムから半導体基板の第２の面に高電位側の電源電位を供給するために、又は、第２のフィルムから半導体基板の第１の面に低電位側の電源電位を供給するために、半導体基板に設けられたスルーホールを通して形成された導電体を含むようにしても良い。
【００１４】
また、第１及び第２のフィルムの配線が、半導体チップの第１群及び第２群の電極に沿って第１及び第２のフィルムの１つの面の一部の領域にそれぞれ形成されるようにしても良い。あるいは、第１及び第２のフィルムの配線が、第１及び第２のフィルムの１つの面の全面にそれぞれ形成されるようにしても良い。
【００１５】
さらに、第１のフィルムの配線と半導体チップの第１群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続されており、第２のフィルムの配線と半導体チップの第２群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続されるようにしても良い。
【００１６】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の正面図であり、図２は平面図である。なお、図１においては、本実施形態に係る半導体集積回路の構成を分かりやすくするために、半田ボール４が熔融する前の状態を示している。
【００１７】
図１に示すように、この半導体集積回路は、強化電源用チップ１と強化電源用チップ２とによって、回路形成用チップ３を挟むようにして構成される。強化電源用チップ１は、高電位側の電源電位ＶＤＤを強化するために用いられ、強化電源用チップ２は、低電位側の電源電位ＶＳＳを強化するために用いられる。
【００１８】
回路形成用チップ３は、半導体基板の両面に複数の強化電源用パットを有している。これらの強化電源用パットは、半田ボール４を用いたボールボンディングによって、強化電源用チップ１及び２に形成された配線に電気的に接続される。即ち、図１に示す半田ボール４を熔融することにより、回路形成用チップ３の強化電源用パットが、強化電源用チップ１及び２に形成された配線に電気的に接続され、チップ１〜３が互いに密着する。図２においては、回路形成用チップ３の片面に形成された強化電源用パット３９ａと、強化電源用チップ１に形成された配線１１とが示されている。
【００１９】
また、回路形成用チップ３において、少なくとも一方の面に、ロジック回路、メモリ回路、アナログ回路等の回路ブロックが形成されている。本実施形態においては、回路形成用チップ３において、強化電源用チップ１側の面に、複数の回路素子を含む少なくとも１つの回路ブロックが形成されている。
【００２０】
さらに、半導体集積回路に信号を入力し、半導体集積回路から信号を出力するために、複数の入出力パッド３０１が形成されている。また、半導体集積回路に電源を供給するための複数の電源パッドも形成されている。図２においては、半導体集積回路に高電位側の電源電位ＶＤＤを供給するための電源パット３０２が示されている。
【００２１】
図３は、本実施形態に係る半導体集積回路の部分的な断面図である。図３に示すように、強化電源用チップ１において、半導体基板１０の回路形成用チップ３側の面上には、アルミ等の導電膜から成る配線１１が形成されている。同様に、強化電源用チップ２において、半導体基板２０の回路形成用チップ３側の面上には、アルミ等の導電膜から成る配線２１が形成されている。
【００２２】
また、回路形成用チップ３において、半導体基板３０の強化電源用チップ１側の第１の面上には、シリコン酸化膜等のゲート絶縁膜３１を介して、不純物を含むポリシリコン等の導電膜から成るゲート電極３２が形成されている。ゲート絶縁膜３１及びゲート電極３２の両側の半導体基板３０内には、ソース及びドレインとなる不純物拡散領域３３が形成されている。
【００２３】
さらに、半導体基板３０の第１の面上に、層間絶縁膜３４ａと、アルミ等の導電膜から成る配線３５ａ、３６及び３７を含む第１の配線層とが形成されている。配線３５ａ及び３６は、層間絶縁膜３４ａに形成されたビアホールを通して、不純物拡散領域３３に接続されている。
【００２４】
第１の配線層の上には、層間絶縁膜３８と、アルミ等の導電膜から成る配線３９を含む第２の配線層とが形成されている。配線３９は、層間絶縁膜３８に形成されたスルーホールを通して、配線３７に接続されている。一部の領域において、配線３９は、強化電源用パット３９ａとして用いられる。強化電源用パット３９ａは、ボールボンディングによって形成された半田４ａを介して、強化電源用チップ１の配線１１に電気的に接続されている。第２の配線層の上には、絶縁膜４０ａが形成されている。
【００２５】
一方、半導体基板３０の強化電源用チップ２側の第２の面上には、層間絶縁膜３４ｂと、アルミ等の導電膜から成る強化電源用パット３５ｂが形成されている。強化電源用パット３５ｂは、ボールボンディングによって形成された半田４ｂを介して、強化電源用チップ２の配線２１に電気的に接続されている。さらに、半導体基板３０の第２の面上には、絶縁膜４０ｂが形成されている。
【００２６】
回路形成用チップ３において、第１の面上に形成された配線３５ａと第２の面上に形成された強化電源用パット３５ｂとは、半導体基板３０に形成された開口（スルーホール）３５ｃに充填されたアルミ等の導電体３５によって電気的に接続されている。これにより、強化電源用チップ２から半導体基板３０の第１の面に低電位側の電源電位ＶＳＳを供給したり、又は、強化電源用チップ１から半導体基板３０の第２の面に高電位側の電源電位ＶＤＤを供給することができる。
【００２７】
このように、本実施形態によれば、高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳとを別々の強化電源用チップ１及び２を用いて回路形成用チップ３の回路素子に供給する構成としたので、多数の回路素子を有する大規模な半導体集積回路において、電源配線を回路形成用チップから分離し、又は、回路形成用チップに形成された電源配線を補強することにより、各回路素子に安定した電源を供給することが可能である。
【００２８】
なお、強化電源用チップ１及び２において、配線１１及び２１の各々は、複数の電源強化用パット３９ａ又は３５ｂに沿って半導体基板の１つの面の一部の領域に配置しても良いし、半導体基板の１つの面の全面に配置しても良い。また、一部の回路素子に供給される電源電位が降下するおそれがある場合には、さらに多くの強化電源用パットを設けるようにしても良い。ここで、ボールボンディングの工程において半田ボールを設置する位置を選択することにより、強化電源用パット３９ａ又は３５ｂと配線１１又は２１との電気的接続を選択的に行っても良い。
【００２９】
次に、本発明の第２の実施形態に係る半導体集積回路について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路の正面図であり、図５は平面図である。なお、図４においては、本実施形態に係る半導体集積回路の構成を分かりやすくするために、半田ボール４が熔融する前の状態を示している。
【００３０】
本実施形態に係る半導体集積回路においては、図１に示す第１の実施形態に係る半導体集積回路における強化電源用チップ１及び２の替りに、強化電源用フィルム５及び６を用いている。その他の構成については、図１〜図３に示すものと同じである。
【００３１】
図４に示すように、この半導体集積回路は、強化電源用フィルム５と強化電源用フィルム６とによって、回路形成用チップ３を挟むようにして構成される。強化電源用フィルム５は、高電位側の電源電位ＶＤＤを強化するために用いられ、強化電源用フィルム６は、低電位側の電源電位ＶＳＳを強化するために用いられる。
【００３２】
回路形成用チップ３は、半導体基板の両面に複数の強化電源用パットを有している。これらの強化電源用パットは、半田ボール４を用いたボールボンディングによって、強化電源用フィルム５及び６に形成された配線に電気的に接続される。即ち、図４に示す半田ボール４を熔融することにより、回路形成用チップ３の強化電源用パットが、強化電源用フィルム５及び６に形成された配線に電気的に接続され、回路形成用チップ３と強化電源用フィルム５及び６とが互いに密着する。図５においては、回路形成用チップ３の片面に形成された強化電源用パット３９ａと、強化電源用フィルム５に形成された配線５１とが示されている。
【００３３】
本実施形態によれば、強化電源用チップの替りに強化電源用フィルムを用いることにより、生産性の向上や、半導体集積回路の小型化が可能となる。さらに、強化電源用フィルムをメッシュ構造とすることにより、回路形成用チップが放出する熱を外部に逃がし易くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の正面図。
【図２】本発明の第１の実施形態に係る半導体集積回路の平面図。
【図３】本発明の第１の実施形態に係る半導体集積回路の部分的断面図。
【図４】本発明の第２の実施形態に係る半導体集積回路の正面図。
【図５】本発明の第２の実施形態に係る半導体集積回路の平面図。
【符号の説明】
１、２ 強化電源用チップ、 ３ 回路形成用チップ、 ４ 半田ボール、 ４ａ、４ｂ 半田、 ５、６ 強化電源用フィルム、 １０、２０、３０ 半導体基板、 １１、２１、３５ａ、３６、３７、３９ 配線、 ３１ ゲート絶縁膜、 ３２ ゲート電極、 ３３ 不純物拡散領域、 ３４ａ、３４ｂ、３８ 層間絶縁膜、 ３５ 導電体、 ３５ｂ、３９ａ 電源強化用パット、 ４０ａ、４０ｂ 絶縁膜
Claims (10)
- 高電位側の電源電位を供給するための配線が形成された第１の半導体チップと、
低電位側の電源電位を供給するための配線が形成された第２の半導体チップと、
半導体基板と、前記半導体基板の第１の面に形成され、前記第１の半導体チップの配線に電気的に接続された第１群の電極と、前記半導体基板の第２の面に形成され、前記第２の半導体チップの配線に電気的に接続された第２群の電極と、前記第１群の電極から高電位側の電源電位が供給され前記第２群の電極から低電位側の電源電位が供給されて動作する複数の回路素子とを含む第３の半導体チップと、
を具備する半導体集積回路。 - 前記第３の半導体チップが、前記第１の半導体チップから前記半導体基板の第２の面に高電位側の電源電位を供給するために、又は、前記第２の半導体チップから前記半導体基板の第１の面に低電位側の電源電位を供給するために、前記半導体基板に設けられたスルーホールを通して形成された導電体を含む、請求項１記載の半導体集積回路。
- 前記第１及び第２の半導体チップの配線が、前記第３の半導体チップの第１群及び第２群の電極に沿って前記第１及び第２の半導体チップの１つの面の一部の領域にそれぞれ形成されている、請求項１又は２記載の半導体集積回路。
- 前記第１及び第２の半導体チップの配線が、前記第１及び第２の半導体チップの１つの面の全面にそれぞれ形成されている、請求項１又は２記載の半導体集積回路。
- 前記第１の半導体チップの配線と前記第３の半導体チップの第１群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続されており、前記第２の半導体チップの配線と前記第３の半導体チップの第２群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続されている、請求項１〜４のいずれか１項記載の半導体集積回路。
- 高電位側の電源電位を供給するための配線が形成された第１のフィルムと、
低電位側の電源電位を供給するための配線が形成された第２のフィルムと、
半導体基板と、前記半導体基板の第１の面に形成され、前記第１のフィルムの配線に電気的に接続された第１群の電極と、前記半導体基板の第２の面に形成され、前記第２のフィルムの配線に電気的に接続された第２群の電極と、前記第１群の電極から高電位側の電源電位が供給され前記第２群の電極から低電位側の電源電位が供給されて動作する複数の回路素子とを含む半導体チップと、
を具備する半導体集積回路。 - 前記半導体チップが、前記第１のフィルムから前記半導体基板の第２の面に高電位側の電源電位を供給するために、又は、前記第２のフィルムから前記半導体基板の第１の面に低電位側の電源電位を供給するために、前記半導体基板に設けられたスルーホールを通して形成された導電体を含む、請求項６記載の半導体集積回路。
- 前記第１及び第２のフィルムの配線が、前記半導体チップの第１群及び第２群の電極に沿って前記第１及び第２のフィルムの１つの面の一部の領域にそれぞれ形成されている、請求項６又は７記載の半導体集積回路。
- 前記第１及び第２のフィルムの配線が、前記第１及び第２のフィルムの１つの面の全面にそれぞれ形成されている、請求項６又は７記載の半導体集積回路。
- 前記第１のフィルムの配線と前記半導体チップの第１群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続されており、前記第２のフィルムの配線と前記半導体チップの第２群の電極とが、半田ボールを用いたボールボンディングによって電気的に接続されている、請求項６〜９のいずれか１項記載の半導体集積回路。
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|---|---|---|---|
| JP2003054006A JP2004266065A (ja) | 2003-02-28 | 2003-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
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| JP2003054006A JP2004266065A (ja) | 2003-02-28 | 2003-02-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
| JP2003054006A Withdrawn JP2004266065A (ja) | 2003-02-28 | 2003-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004266065A (ja) |
-
2003
- 2003-02-28 JP JP2003054006A patent/JP2004266065A/ja not_active Withdrawn
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