JP2014197654A - 半導体装置 - Google Patents

Abstract

【課題】良好な放熱性と確保しつつ、配線基板と良好な接続が得られる半導体装置を提供すること。【解決手段】実施形態に係る半導体装置１０は、板状の半導体基板１１、各電極パッド１５、１６、１８、各電極接続導体２３、２５、２７、およびソース電極裏面パッド２０、を具備する。半導体基板１１は、第１の側面１１−１に第１の切り欠き部２２を有し、第２の側面１１−２に第２の切り欠き部２４および第３の切り欠き部２６を有する。第１、第３の切り欠き部２２、２６内にはそれぞれ、一端がそれぞれドレイン電極パッド１５またはゲート電極パッド１８に接し、他端がそれぞれ半導体基板１１の裏面から露出するドレイン電極接続導体２３、ゲート電極接続導体２７が設けられる。第２の切り欠き部２４内には、一端がソース電極パッド１６に接するソース電極接続導体２５が設けられる。ソース電極裏面パッド２０は、ドレイン電極接続導体２３およびゲート電極接続導体２７を除く半導体基板１１の裏面全面に、ソース電極接続導体２５に接するように設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

従来の半導体装置として、例えば電界効果トランジスタ等の半導体素子が封止樹脂で覆われた、いわゆるチップサイズパッケージ型の半導体装置が知られている。半導体装置の裏面には、半導体素子に電気的に接続される複数個の半田ボールが設けられている。この半導体装置は、半田ボールを介してプリント配線基板に搭載される。半導体装置やプリント配線基板に反りがあっても、両者のギャップ差は、半田ボールの潰れ量によって吸収される。従って、半導体装置とプリント配線基板とは、良好に接続される。

しかし、従来の半導体装置は、複数個の半田ボールに支えられている状態なので、半導体装置において発生した熱は、複数個の半田ボールを介してのみプリント配線基板側に放熱される。すなわち、従来の半導体装置において発生する熱の放熱経路は、個々の半田ボールを通る経路に限定されてしまい、十分に放熱されない、という問題が生ずる。さらに、半導体装置が熱膨張し、半田ボールにクラックが生じ、半導体装置とプリント配線基板とが断線する、という問題がある。

放熱性を得るためにソース電極裏面パッドを全面半田付けし、ゲート電極裏面パッドおよびドレイン電極裏面パッドにのみ半田ボールを用いても、ソース電極裏面パッドと同一平面状には、ゲート電極裏面パッドおよびドレイン電極裏面パッドが存在するため、ソース電極裏面パッドに接する半田の流れによって、この半田が、半田ボールと短絡する。この短絡を回避するために、ゲート電極裏面パッドおよびドレイン電極裏面パッドにも、ソース電極裏面パッドに設けられた半田と同じ厚さの半田を設けると、半導体装置やプリント配線基板の反りによる両者のギャップ差を吸収できず、良好な接続が得られない。

特開２００２−９１９３号公報

実施形態は、良好な放熱性を確保しつつ、配線基板と良好な接続が得られる半導体装置を提供することを目的とする。

実施形態に係る半導体装置は、板状の半導体基板、ドレイン電極パッド、ソース電極パッド、ゲート電極パッド、ドレイン電極接続導体、ソース電極接続導体、ゲート電極接続導体、およびソース電極裏面パッド、を具備する。前記半導体基板は、表面上にドレイン電極、ソース電極、およびゲート電極、を有するとともに、第１の側面に第１の切り欠き部を有し、前記第１の側面に対向する第２の側面に第２の切り欠き部および第３の切り欠き部を有する。前記ドレイン電極パッドは、前記半導体基板の表面上に、前記ドレイン電極に接続するとともに、前記半導体基板の前記第１の側面から側面が露出するように設けられる。前記ソース電極パッドは、前記半導体基板の表面上に、前記ソース電極に接続するとともに、前記半導体基板の前記第２の側面から側面が露出するように設けられる。前記ゲート電極パッドは、前記半導体基板の表面上に、前記ゲート電極に接続するとともに、前記半導体基板の前記第２の側面から側面が露出するように設けられる。前記ドレイン電極接続導体は、前記半導体基板の前記第１の切り欠き部内に、一端が前記ドレイン電極パッドに接するとともに、他端が前記半導体基板の裏面から露出するように設けられる。前記ソース電極接続導体は、前記半導体基板の前記第２の切り欠き部内に、一端が前記ソース電極パッドに接するように設けられる。前記ゲート電極接続導体は、前記半導体基板の前記第３の切り欠き部内に、一端が前記ゲート電極パッドに接するとともに、他端が前記半導体基板の裏面から露出するように設けられる。前記ソース電極裏面パッドは、前記半導体基板の裏面から露出する前記ドレイン電極接続導体および前記ゲート電極接続導体を除く前記半導体基板の裏面全面に、前記ソース電極接続導体に接するように設けられる。

実施形態に係る半導体装置を模式的に示す上面図である。 半導体基板の第１の側面側から見た、図１に示す半導体装置の側面図である。 半導体基板の第２の側面側から見た、図１に示す半導体装置の側面図である。 半導体基板の裏面側から見た、図１に示す半導体装置の裏面図である。 同図はそれぞれ、実施形態に係る半導体装置がプリント配線基板に実装された様子を示す図であって、同図（ａ）は、図２に対応する側面図、同図（ｂ）は、図３に対応する側面図である。 同図はそれぞれ、比較例に係る半導体装置を示す図であって、同図（ａ）は、図１に対応する上面図、同図（ｂ）は、図４に対応する裏面図である。 比較例に係る半導体装置がプリント配線基板に実装された様子を示す図である。

以下に、本実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置１０を模式的に示す上面図である。図１に示す半導体装置１０において、板状の半導体基板１１の表面上には、フィンガー状の複数本のドレイン電極１２、フィンガー状の複数本のソース電極１３、およびフィンガー状の複数本のゲート電極１４、が設けられている。これらのフィンガー状の電極１２、１３、１４は、ドレイン電極１２とソース電極１３との間にゲート電極１４が配置されるように、互いに平行に設けられている。

なお、半導体基板１１は、後述の図２および図３において図示するように、例えばシリコン基板１１ａ等の上に、例えばＧａＡｓ層１１ｂおよびＡｌＧａＡｓ層１１ｃ等の化合物半導体層が積層されたものである。しかし、本実施形態において、半導体基板はこれに限定されず、単一材料からなる半導体基板であってもよい。

また、半導体基板１１の表面上には、複数本のフィンガー状のドレイン電極１２の一端に接続される四角形状のドレイン電極パッド１５が設けられている。同様に、半導体基板１１の表面上には、複数本のフィンガー状のソース電極１３の一端に接続される複数個の四角形状のソース電極パッド１６が設けられている。そして、半導体基板１１の表面上には、複数本のフィンガー状のゲート電極１４の一端に接続されるゲートバスライン１７が設けられており、このゲートバスライン１７に接続されるように、四角形状のゲート電極パッド１８が設けられている。複数個のソース電極パッド１６は、半導体基板１１の表面上において、各フィンガー状の電極１２、１３、１４を挟んでドレイン電極パッド１５に対向する位置に設けられており、ゲート電極パッド１８は、半導体基板１１の表面上において、複数個のソース電極パッド１６の間に設けられている。

図２は、半導体基板１１の第１の側面側から見た、図１に示す半導体装置１０の側面図である。ドレイン電極パッド１５は、その側面の１つが、半導体基板１１の側面のうち、各フィンガー状の電極１２、１３、１４の長手方向に交わる側面である第１の側面１１−１から露出するように設けられている。すなわち、ドレイン電極パッド１５は、その側面の１つが、半導体基板１１の第１の側面１１−１と実質的に同一平面を構成するように設けられている。

図３は、半導体基板１１の第２の側面側から見た、図１に示す半導体装置１０の側面図である。図３に示すように、複数個のソース電極パッド１６およびゲート電極パッド１８の各々は、その側面の１つが、半導体基板１１の第１の側面１１−１に対向する第２の側面１１−２から露出するように設けられている。すなわち、複数個のソース電極パッド１６およびゲート電極パッド１８の各々は、その側面の１つが、半導体基板１１の第２の側面１１−２と実質的に同一平面を構成するように設けられている。

図４は、半導体基板１１の裏面側から見た、図１に示す半導体装置１０の裏面図である。なお、図４において、後述するドレイン電極接続導体２３およびゲート電極接続導体２７は省略している。

図４に示すように、半導体基板１１の第１の側面１１−１には、第１の切り欠き部２２が、半導体基板１１を貫通するように設けられている。同様に、半導体基板１１の第２の側面１１−２には、複数の第２の切り欠き部２４が、それぞれ半導体基板１１を貫通するように設けられている。そして、半導体基板１１の第２の側面１１−２において、複数の第２の切り欠き部２４の間には、第３の切り欠き部２６が、半導体基板１１を貫通するように設けられている。

このような半導体基板１１の裏面上には、例えばＡｕ等からなるソース電極裏面パッド２０が設けられている。ソース電極裏面パッド２０は、第１の切り欠き部２２の周囲および第３の切り欠き部２６の周囲を除く半導体基板１１の裏面全面に設けられている。この結果、ソース電極裏面パッド２０は、第１の切り欠き部２２内に設けられるドレイン電極接続導体２３（図２）、および第３の切り欠き部２６内に設けられるゲート電極接続導体２７（図３）から離間するとともに、このパッド２０の各側面が、半導体基板１１の第１の側面１１−１、第２の側面１１−２を含む全ての側面から露出するように設けられる。

また、図１および図２に示すように、半導体基板１１の第１の側面１１−１の第１の切り欠き部２２内には、例えばＡｕ等からなるドレイン電極接続導体２３が設けられている。ドレイン電極接続導体２３は、第１の切り欠き部２２内を埋めるように設けられている。この結果、ドレイン電極接続導体２３の一端は、ドレイン電極パッド１５に接続しており、他端は、半導体基板１１の裏面から露出している。

さらに、図１および図３に示すように、半導体基板１１の第２の側面１１−２のそれぞれの第２の切り欠き部２４内には、例えばＡｕ等からなるソース電極接続導体２５が設けられている。ソース電極接続導体２５はそれぞれ、第２の切り欠き部２４内を埋めるように設けられている。この結果、ソース電極接続導体２５の一端は、ソース電極パッド１６に接続しており、他端は、ソース電極裏面パッド２０に接続している。すなわち、半導体基板１１表面のそれぞれのソース電極パッド１６は、ソース電極裏面パッド２１に、ソース電極接続導体２５によって電気的に接続されている。

そして、図１および図３に示すように、半導体基板１１の第２の側面１１−２の第３の切り欠き部２６内には、例えばＡｕ等からなるゲート電極接続導体２７が設けられている。ゲート電極接続導体２７は、第３の切り欠き部２６内を埋めるように設けられている。この結果、ゲート電極接続導体２７の一端は、ゲート電極パッド１８に接続しており、他端は、半導体基板１１の裏面から露出している。

従って、半導体装置１０の裏面からは、ドレイン電極接続導体２３およびゲート電極接続導体２７が露出しており、これらの接続導体２３、２７およびこれらの周囲を除く半導体装置１０の裏面全面にソース電極裏面パッド２０が設けられている。

図５はそれぞれ、実施形態に係る半導体装置１０がプリント配線基板に実装された様子を示す図であって、同図（ａ）は、図２に対応する側面図、同図（ｂ）は、図３に対応する側面図である。図５に示すように、ソース電極裏面パッド２０は、このパッドの全面に設けられた半田２８を介して、プリント配線基板２９に設けられた接地筐体３１に接続されている。この接地筐体３１が放熱経路となる。

半導体基板１１の第１の側面１１−１の第１の切り欠き部２２内に設けられたドレイン電極接続導体２３は、半田２８のせり上がりにより形成される半田メニスカス２８ａを介して、プリント配線基板２９上のドレイン配線３０に接続される。

同様に、半導体基板１１の第２の側面１１−２の第３の切り欠き部２６内に設けられたゲート電極接続導体２７は、半田２８のせり上がりにより形成される半田メニスカス２８ａを介してプリント配線基板２９上のゲート配線３２に接続される。

なお、半田メニスカス２８ａは、半導体基板１１の裏面からドレイン電極接続導体２３およびゲート電極接続導体２７が露出しているために形成されるものである。半導体基板１１の裏面に、これらの接続導体２３、２７より露出面積が大きいドレイン電極裏面パッド、ゲート電極裏面パッドが設けられている場合に、半田メニスカス２８ａは形成されない。

以上に説明した実施形態に係る半導体装置１０によれば、半導体基板１１の裏面のほぼ全面に、ソース電極裏面パッド２０が設けられている。そして、ソース電極裏面パッド２０の全面に設けられた半田２８を介して、プリント配線基板２９中の接地筐体３１に実装される。従って、半導体装置１０において発生する熱の放熱経路は、半導体基板１１の裏面のほぼ全面となるため、半導体装置１０において発生する熱を十分に放熱させることができる。この結果、半導体装置１０の熱膨張が抑制されるとともに、半導体装置１０がプリント配線基板２９に対して強固に実装される。従って、半導体装置１０とプリント配線基板２９との断線を抑制することができる。

また、実施形態に係る半導体装置１０によれば、ドレイン電極接続導体２３およびゲート電極接続導体２７はそれぞれ、半導体基板１１の裏面から露出している。従って、ドレイン電極接続導体２３とプリント配線基板２９上のドレイン配線３０との間に半田メニスカス２８ａが形成され、これによって両者が接続される。同様に、ゲート電極接続導体２７とプリント配線基板２９上のゲート配線３２との間にも、半田メニスカス２８ａが形成され、これによって両者が接続される。これらの半田メニスカス２８ａが、半導体装置１０とプリント配線基板２９とのギャップ差を吸収する。

さらに、実施形態に係る半導体装置１０によれば、半導体装置１０の裏面において、ソース電極裏面パッド２０と同一平面上には、ドレイン電極裏面パッドおよびゲート電極裏面パッドなどの他の裏面パッドが存在しない。従って、ソース電極裏面パッド２０に接する半田２８の流れによって、この半田２８が、半田メニスカス２８ａに短絡することが抑制される。

従って、実施形態に係る半導体装置１０によれば、プリント配線基板２９に対して良好に接続させることができる。

加えて、実施形態に係る半導体装置１０によれば、半導体基板１１の側面に切り欠き部２２、２４、２６が設けられており、ドレイン電極接続導体２３、ソース電極接続導体２７、およびゲート電極接続導体２５は、半導体基板１１の切り欠き部２２、２４、２６内に設けられている。この結果、プリント配線基板２９上の各配線３０、３２、および接地筐体３１と、ドレイン電極接続導体２３、ソース電極接続導体２７、およびゲート電極接続導体２５と、を接続する半田２８の状態を観察することができ、両者の接続状態を容易に確認することができる。従って、プリント配線基板２９に対する半導体装置１０の実装の信頼性を向上させることができる。

なお、図６はそれぞれ、比較例に係る半導体装置１００を示す図であって、同図（ａ）は、図１に対応する上面図、同図（ｂ）は、図４に対応する裏面図である。また、図７は、比較例に係る半導体装置１００がプリント配線基板に実装された様子を模式的に示す図である。なお、以下に説明する比較例に係る半導体装置１００において、実施形態に係る半導体装置１０と同一の構成については、同一符号を付すとともに、説明を省略する。

図６（ａ）に示すように、比較例に係る半導体装置１００において、ドレイン電極パッド１５、ソース電極パッド１６、ゲートバスライン１７、およびゲート電極パッド１８はそれぞれ、半導体基板１１１の側面から露出しない点を除いて、基本的には実施形態に係る半導体装置１０と同様に構成されている。

図６（ｂ）に示すように、半導体基板１１１の裏面には、ドレイン電極裏面パッド１３３およびゲート電極裏面パッド１３４が設けられている。そして、これらの電極パッド１３３、１３４およびこれらの周囲を除く半導体基板１１１の裏面全面には、ソース電極裏面パッド１２０が設けられている。すなわち、比較例に係る半導体装置１００において、ソース電極裏面パッド１２０と同一平面上には、ドレイン電極裏面パッド１３３およびゲート電極裏面パッド１３４が存在する。

図６（ａ）、（ｂ）に示すように、ドレイン電極パッド１５とドレイン電極裏面パッド１３３とは、半導体基板１１１に設けられた貫通電極１３５（貫通孔内に設けられた接続導体）によって接続される。同様に、ソース電極パッド１６とソース電極裏面パッド１２０とは、貫通電極１３５によって接続され、ゲート電極パッド１８とゲート電極裏面パッド１３４とは、貫通電極１３５によって接続される。

このような比較例に係る半導体装置１００は、図７に示すように、半導体基板１１１の裏面に設けられたドレイン電極裏面パッド１３３、ソース電極裏面パッド１２０、およびゲート電極裏面パッド１３４が、プリント配線基板１２９上のドレイン配線１３０、ソース配線１３６、およびゲート配線１３２に、それぞれ半田ボール１３７を介して接続される。このようにして、比較例に係る半導体装置１００は、プリント配線基板１２９上に実装される。

以上に説明した比較例に係る半導体装置１００においては、複数個の半田ボール１３７のみに支えられて実装されている状態なので、半導体装置１００において発生した熱は、複数個の半田ボール１３７を介してのみプリント配線基板１２９側に放熱される。すなわち、比較例の半導体装置１００において発生する熱の放熱経路は、個々の半田ボール１３７を通る経路に限定されてしまい、十分に放熱されない。

図示は省略するが、高い放熱性を得るために各裏面電極裏面パッド１３０、１３２、１２０の全面に半田付けすると、半導体装置１００とプリント配線基板１２９とのギャップ差を吸収することができないばかりか、ドレイン電極裏面パッド１３０およびゲート電極裏面パッド１３２が、ソース電極裏面パッド１２０と同一平面上に存在するために、ソース電極裏面パッド１２０に接する半田と、ドレイン電極裏面パッド１３０およびゲート電極裏面パッド１３２に接する半田とが短絡する。従って、比較例に係る半導体装置１００において、半田ボール１３７に代えて半田を適用すると、プリント配線基板１２９に対して良好に接続させることが困難となる。

さらに、比較例に係る半導体装置１００においては、各電極パッド１５、１６、１８と、各電極裏面パッド１３３、１２０、１３４とはそれぞれ、貫通電極１３５によって接続される。従って、特にドレイン電極パッド１５とドレイン電極裏面パッド１３３との接続状態、およびゲート電極パッド１８とゲート電極裏面パッド１３４との接続状態を、装置１００の外部から視覚的に確認することは困難であり、プリント配線基板１２９に対する半導体装置１００の実装の信頼性は悪い。 以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０、１００・・・半導体装置
１１、１１１・・・半導体基板
１１ａ・・・シリコン基板
１１ｂ・・・ＧａＡｓ層
１１ｃ・・・ＡｌＧａＡｓ層
１１−１・・・第１の側面
１１−２・・・第２の側面
１２・・・ドレイン電極
１３・・・ソース電極
１４・・・ゲート電極
１５・・・ドレイン電極パッド
１６・・・ソース電極パッド
１７・・・ゲートバスライン
１８・・・ゲート電極パッド
２０、１２０・・・ソース電極裏面パッド
２２・・・第１の切り欠き部
２３・・・ドレイン電極接続導体
２４・・・第２の切り欠き部
２５・・・ソース電極接続導体
２６・・・第３の切り欠き部
２７・・・ゲート電極接続導体
２８・・・半田
２８ａ・・・半田メニスカス
２９、１２９・・・プリント配線基板
３０、１３０・・・ドレイン配線
３１・・・接地筐体
３２、１３２・・・ゲート配線
１３３・・・ドレイン電極裏面パッド
１３４・・・ゲート電極裏面パッド
１３５・・・貫通電極
１３６・・・ソース配線
１３７・・・半田ボール

Claims (3)

1. 表面上にドレイン電極、ソース電極、およびゲート電極、を有するとともに、第１の側面に第１の切り欠き部を有し、前記第１の側面に対向する第２の側面に第２の切り欠き部および第３の切り欠き部を有する、板状の半導体基板と、
   この半導体基板の表面上に、前記ドレイン電極に接続するとともに、前記半導体基板の前記第１の側面から側面が露出するように設けられたドレイン電極パッドと、
   前記半導体基板の表面上に、前記ソース電極に接続するとともに、前記半導体基板の前記第２の側面から側面が露出するように設けられたソース電極パッドと、
   前記半導体基板の表面上に、前記ゲート電極に接続するとともに、前記半導体基板の前記第２の側面から側面が露出するように設けられたゲート電極パッドと、
   前記半導体基板の前記第１の切り欠き部内に、一端が前記ドレイン電極パッドに接するとともに、他端が前記半導体基板の裏面から露出するように設けられたドレイン電極接続導体と、
   前記半導体基板の前記第２の切り欠き部内に、一端が前記ソース電極パッドに接するように設けられたソース電極接続導体と、
   前記半導体基板の前記第３の切り欠き部内に、一端が前記ゲート電極パッドに接するとともに、他端が前記半導体基板の裏面から露出するように設けられたゲート電極接続導体と、
   前記半導体基板の裏面から露出する前記ドレイン電極接続導体および前記ゲート電極接続導体を除く前記半導体基板の裏面全面に、前記ソース電極接続導体に接するように設けられたソース電極裏面パッドと、
   を具備することを特徴とする半導体装置。
2. 前記半導体基板の表面上には、複数の化合物半導体層が積層されており、
   前記ドレイン電極、前記ソース電極、前記ゲート電極、前記ドレイン電極パッド、前記ソース電極パッド、および前記ゲート電極パッドはそれぞれ、前記複数の化合物半導体層上に設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記複数の化合物半導体層は、ＡｌＧａＡｓ層およびＧａＡｓ層であることを特徴とする請求項２に記載の半導体装置。

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