JP2000513877A - 横形ｍｏｓトランジスタデバイス - Google Patents

横形ｍｏｓトランジスタデバイス

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JP2000513877A
JP2000513877A JP10529357A JP52935798A JP2000513877A JP 2000513877 A JP2000513877 A JP 2000513877A JP 10529357 A JP10529357 A JP 10529357A JP 52935798 A JP52935798 A JP 52935798A JP 2000513877 A JP2000513877 A JP 2000513877A
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contact
strip
source
gate electrode
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English (en)
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ヘンドリクス フェルディナント フランシスカス ヨス
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Koninklijke Philips NV
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Philips Electronics NV
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Abstract

(57)【要約】 本発明はドレーン広がり部分（８）を有する横形ＤＭＯＳＴに関するものである。ソース接触部はゲートと全体にわたり部分的に重なり合い、かくてこの種公知のトランジスタでゲートとドレーン間に遮蔽を形成する。ここに提供されるトランジスタでは、ソース接触部（１５）はポリゲート（９）とは重なり合わずこのゲートの全く横に存在する。ゲートそれ自身は低いオーム抵抗の金属接触ストリップ（１８）を備え、その結果低いゲート電極抵抗を提供する。金属遮蔽ストリップ（２０）がこのゲート接触ストリップと金属ドレーン接触部（１６）間に設けられ、この遮蔽ストリップは接触ストリップ（１８）のチップの次のソース接触部（１５）に接続される。前記遮蔽ストリップは例えばＲＦ領域の高い周波数で電力利得の多いなる改善をもたらす。遮蔽ストリップ（２０）は共通の金属層であるソース、ドレーンおよびゲート接触部とともに実現可能である。

Description

【発明の詳細な説明】 横形ＭＯＳトランジスタデバイス この発明は、表面に横形ＭＯＳトランジスタを備えるとともに、その表面に 隣接し、強くドープされた第２導電形のソースおよびドレーン区域を備え、かつ ドレーン広がり部分およびソース区域間に延在するチャンネル領域とドレーン区 域との間に弱くドープされたそのドレーン広がり部分を備えた、第２導電形とは 反対極性の第１導電形の比較的弱くドープされた領域を具え、一方ゲート電極が 前記チャンネル領域の上に位置してそれと電気的に絶縁され、電気的に絶縁され た層がさらに前記表面の上に横たわってソースおよびドレーン区域の上に接触窓 を備え、それら接触窓を介してソース区域およびドレーン区域が金属のソース接 触部およびドレーン接触部それぞれに接続される半導体基体を具えた半導体デバ イスに関するものである。 分離して集積化された両形態で構成されたかかるトランジスタは、例えば文献 、Ａ．Ｗｏｏｄ他：“Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｓｉｌｉｃｏｎ Ｌ ＤＭＯＳ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ２ ＧＨｚ ＲＦ ｐｏｗｅｒ ａ ｍｐｌｉｆｉｅｒ ａｐｐｌｉｃａｔｉｏｎｓ”，ＩＥＤＭ ９６，ｐｐ．８７ −９０から公知である。トランジスタは強くドープされたｐ形基板上の弱くドー プされたｐ形エピタキシャル層に形成される。チャンネルは多結晶性のシリコン ゲート電極に対して自己整列方法でエピタキシャル層にイオン打ち込みされたｐ 形区域に限定されている。ソースとドレーン区域は、例えば収容されるべき最大 電気電流に依存してディジット（ｄｉｇｉｔ）の数が選択される櫛形構造（イン ターディジタル構造）を有することができる。ドレーン広がり部分は一般に知ら れているように、ソースとドレーン間ブレークダウン電圧を増大するように作用 する。 この公知のトランジスタでは、金属のソース接触部はゲート電極と重なり合い 、ドレーン接触部とゲート電極間に遮蔽部を形成する。ドレーンとゲート電極間 容量はそれによって著しく削減され、それはなかんずくより高い周波数での電力 利 得の増大に大きく寄与する。この重なり合うソース接触部の欠点は、ゲート電極 の抵抗を削減するための追加的手順が必要とされることである。公知のトランジ スタのゲート電極はこの目的のため珪素化合物とされる。この追加的手順のみな らず、珪素化されたゲートの結果の抵抗はなお比較的高く、そのため低い電力利 得に導かれる。 本発明の目的は、なかんずく、珪素化合物で可能とされるよりもより低いゲー ト抵抗が得られ、なおさらに必要とされる追加的手順もなしに、低いゲート−ド レーン容量が保持されるトランジスタを提供せんとするものである。 本発明によれば、この目的を達成するため、冒頭のパラグラフに記載された半 導体デバイスは、前記絶縁された層が付加的にゲート電極の上に少なくとも１つ の接触窓を備え、その窓を介してそのゲート電極が金属のゲート電極接触部に接 続され、前記複数の接触部が互いに次々に横たわる平行な金属ストリップ（ｓｔ ｒｉｐ）の形態を有するとともに、ゲート電極接触ストリップとドレーン電極接 触ストリップとの間の電気的に絶縁された層の上に延在し、ソース接触ストリッ プに局所的に接続される別の金属ストリップが備えられ、ゲート電極ストリップ とドレーン接触ストリップとの間の遮蔽を形成することを特徴とするものである 。金属のソース接触部はゲート電極上にはないから、ゲート電極はその全長にわ たり金属接続を有することができるので、ゲート電極抵抗は金属の層抵抗により 決定され、従って良好な導電金属の使用でかなり低く保持できる。ゲート電極の 金属接触はソースおよびドレーン接触と同じ金属層で製造できるから何ら付加的 な処理ステップを必要としない。 本発明に係る半導体デバイスの簡単な実施の態様は、前記遮蔽ストリップが前 記ゲート電極接触ストリップの端面で隣接した前記ソース接触ストリップに接続 されることを特徴とするものである。 本発明は、前記チャンネルが半導体基体の表面領域により形成されるトランジ スタ（ｎ−チャンネルまたはｐ−チャンネル）に有利に使用される。本発明に係 る好適な実施の態様は前記トランジスタが横形ＤＭＯＳ形であることを特徴とす るものである。 以下本発明のこれらおよび他の態様は以下に説明する図面を参照し実施例によ り詳細に説明される。図面で： 図１は本発明に係る半導体デバイスの平面図であり； 図２はラインII−IIにおけるこのデバイスの断面図であり； 図３はラインIII−IIIにおけるこのデバイスの断面図である。 これら図面は単なる線図でスケールは正しくない。またさらに金属化パターン は図１のみに示されている。より下のレベルに横たわる部分は図１には示されて いないが、明確化のため図２および図３の断面図には示されている。 本発明のデバイスは、この例ではシリコンから作られているが、明らかに別の 適切な半導体材料から作られていても良い半導体基体を具えている。半導体基体 は低いオーム抵抗で強くドープされたｐ形基板２と、シリコン基体の表面に隣接 しトランジスタがそのなかに収容される比較的弱くドープされた高いオーム抵抗 領域３から作られている。この例では領域３は約７μｍの厚みとｃｍ3当たり約 ５×１０15原子のドープ濃度を有するｐ形エピタキシャル層により形成されてい る。ソース区域への接続として作用する基板２のドープ濃度は高く、例えばｃｍ3 当たり１０19と１０20原子の間である。活性領域６はエピタキシャル層に限定 され、厚いフィールド酸化膜７により横方向に境界付けられている。トランジス タのソースおよびドレーン区域は活性領域に、それぞれ強くドープされたｎ形表 面区域４および５の形態で設けられている。トランジスタは互いに隣に位置する 、図面には１つのソースディジットと２つのドレーンディジットが図示されてい る、数多くのソースとドレーンディジット（ｄｉｇｉｔ）からなるマルチディジ ット構造を具えている。マルチディジット構造は、例えば、図１および図２図示 の部分をドレーン区域が次に続くソース区域を左側および右側へ所望のチャンネ ル幅が得られるまで増大するという簡単な方法で得ることができる。ブレークダ ウン電圧を増大するために、ドレーン区域５はドレーン区域５とトランジスタの チャンネル間に高いオーム抵抗のｎ形ドレーン広がり部分８を備えている。広が り部分の長さはこの例では３．５μｍである。トランジスタチャンネルは広がり 部分８とソース区域４間のｐ形領域により形成される。ゲート電極９はチャンネ ルの上に設けられ、チャンネルとはゲート酸化膜１０により例えば７０ｎｍの厚 みで分離されている。ゲート電極９は強くドープされた約０．８μｍ厚の多結晶 性の シリコン（ポリ）のストリップで形成され、それは表面に見られ、ソース区域４ とドレーン広がり部分８の間の活性領域６の上で横方向に延在している。ソース 区域（または複数区域）は深く、強くドープされたｐ形区域１１を介してｐ形領 域と短絡され、区域１１はソース区域４を基板２を介して基板の下側にあるソー ス電極１２に接続する。トランジスタはそれが十分に高い電圧で動作できるよう ＤＭＯＳＴとして構成され、その目的で付加的なｐ形ドープが拡散ｐ形区域１３ の形態でチャンネルに設けられ、それでドープ濃度は弱いエピタキシャルドープ と比較して局所的に増大される。 接触窓がソースおよびドレーン区域の上に設けられ、それら窓を介してソース およびドレーン区域がそれぞれ金属のソースおよびドレーン電極に接続される接 触窓を有する厚いガラス層１４でデバイスの表面が被覆される。図１の平面図か ら明らかなごとく、接触部１５および１６は層１４の上で互いに平行に延在する 金属のストリップにより形成される。ソース接触部１５はソース区域のみならず 深いｐ形区域１１へ接続され、従ってソース区域と接続部１２は基板の下側で互 いに接続する。ソース区域はこの接続部を介して外部の接続部または回路要素に 接続される。複数のドレーン電極ストリップ１６（図１参照）はそれらの基体と なるまたは共通部分１７と櫛形構造を形成し共通部分を介して結晶の他のボンド パッド（ｂｏｎｄ ｐａｄ）に接続される。 本発明によればゲート電極９は金属ストリップ１５および１６間の酸化膜１４ の上でストリップの形態で延在し、ゲート９へ酸化膜１４の接触窓を介して局所 的に接続される金属接触をまた備えている。図３が示すごとく、金属トラック（ ｔｒａｃｋ）１８はゲート９へその全長にわたり接続されるのではなく、ポリゲ ート９が接続のため適切に広く広げられた部分を備える数多くの中間位置１９で のみ接続される。複数の接続部１９間の間隔が十分に小さければ、ゲート電極抵 抗は少なくともほぼ全く金属トラック１８の抵抗により決定される。かなり低い ゲート電極抵抗が低い比抵抗を有する金属、例えば金またはアルミニウムの使用 を介して得られる。図１図示のごとく、Ａｌトラック１８はドレーン電極１６， １７とインターディジタル構造を形成する櫛形形状を有する。さらに金属トラッ ク２０がゲート電極のＡｌトラック１８とドレーン接触部のＡｌトラック１６と の間に設けられ、かくてゲート９，１８とドレーン電極１６との間に容量性遮蔽 部を形成する。遮蔽トラック２０はＡｌ電極１５に接続され、この電極を介して ソースの接続部１２へＡｌトラック１８のチップ（ｔｉｐ）の向こうへ接続部２ １により接続される。 本発明はなんずく、ゲート電極９とドレーン区域５間の重なり容量は比較的長 いドレーン広がり部分８のため事実無視できる程小さく、ゲートとドレーン間容 量は主としてＡｌディジット１６と１８間浮遊容量により決定されるという認識 に基づくものである。この容量はディジット１６と１８間遮蔽電極２０の適用を 介して著しく削減される。このことは、例えば、電力利得の多いなる改善をもた らす。かくて、例えば、２ＧＨｚで２から２．５ｄＢの利得改善が遮蔽電極なし のデバイスと比較して現実の実施例で測定された。かなり低いゲート電極抵抗が 同時に得られた。加うるに、ソース電極１５、ドレーン電極１６、ゲート電極金 属化部分１８および遮蔽電極２０は唯１つの金属化層で形成でき、それで製造工 程における複雑性は回避される。 本発明はここに記載された実施例に限定されるものではなく、数多くの変更が 発明の要旨内で当業者に可能である。かくて本発明はｐチャンネルＭＯＳトラン ジスタに使用して有利である。本発明はＤＭＯＳ形のトランジスタのみならず拡 散区域の代わりにエピタキシャル層３の表面領域によりチャンネルが形成される ＭＯＳトランジスタにも使用される。

Claims (1)

  1. 【特許請求の範囲】 １．表面に横形ＭＯＳトランジスタを備えるとともに、その表面に隣接し、強く ドープされた第２導電形のソースおよびドレーン区域を備え、ドレーン広がり 部分およびソース区域間に延在するチャンネル領域とドレーン区域との間に弱 くドープされたそのドレーン広がり部分を備えた、第２導電形とは反対極性の 第１導電形の比較的弱くドープされた領域を具え、一方ゲート電極が前記チャ ンネル領域の上に位置してそれと電気的に絶縁され、電気的に絶縁された層が さらに前記表面の上に横たわってソースおよびドレーン区域の上に接触窓を備 え、それら接触窓を介してソース区域およびドレーン区域が金属のソース接触 部およびドレーン接触部それぞれに接続される半導体基体を具えた半導体デバ イスにおいて、前記絶縁された層が付加的にゲート電極の上に少なくとも１つ の接触窓を備え、その窓を介してそのゲート電極が金属ゲート電極接触部に接 続され、前記複数の接触部が互いに次々に横たわる平行な金属ストリップの形 態を有するとともに、ゲート電極接触ストリップとドレーン電極接触ストリッ プとの間の電気的に絶縁された層の上に延在し、ソース接触ストリップに局所 的に接続される別の金属ストリップが備えられ、ゲート電極ストリップとドレ ーン接触ストリップとの間の遮蔽を形成することを特徴とする半導体デバイス 。 ２．請求項１記載のデバイスにおいて、前記ソース接触ストリップ、前記ドレー ン接触ストリップ、前記ゲート電極接触ストリップ、および前記遮蔽ストリッ プが共通の金属層から製造されることを特徴とする半導体デバイス。 ３．請求項１または２記載のデバイスにおいて、前記遮蔽ストリップが前記ゲー ト電極接触ストリップの端面で隣接した前記ソース接触ストリップに接続され ることを特徴とする半導体デバイス。 ４．請求項１から３いずれか記載のデバイスにおいて、前記トランジスタが横形 ＤＭＯＳ形であることを特徴とする半導体デバイス。
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