JPH023950A - 半導体集積回路スタンダードセル - Google Patents
半導体集積回路スタンダードセルInfo
- Publication number
- JPH023950A JPH023950A JP15280188A JP15280188A JPH023950A JP H023950 A JPH023950 A JP H023950A JP 15280188 A JP15280188 A JP 15280188A JP 15280188 A JP15280188 A JP 15280188A JP H023950 A JPH023950 A JP H023950A
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- JP
- Japan
- Prior art keywords
- layer
- standard cell
- layout
- conductive layer
- wiring
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路スタンダードセルに関する。
従来、自動レイアラ１〜設計に用いる半導体集積回路ス
タンダードセルは、第一層目の導電層で電源線と接地線
とを設け、第二層目の導電層で入力および出力用の配線
を設けている。
タンダードセルは、第一層目の導電層で電源線と接地線
とを設け、第二層目の導電層で入力および出力用の配線
を設けている。
第３図は従来のかかる一例を説明するための半導体スタ
ンダードセルの構成図である。
ンダードセルの構成図である。
第３図に示すように、かかる半導体スタンダードセルは
その外縁部に第一層目の導電層で形成される電源線３と
同じく第一層目の導電層で形成される接地線１４とを有
し、この第−層の上に絶縁層く図示省略）およびコンタ
クト１５を介して形成される第二層目の信号線２２によ
り入力端子および出力端子を形成するように構成されて
いる。
その外縁部に第一層目の導電層で形成される電源線３と
同じく第一層目の導電層で形成される接地線１４とを有
し、この第−層の上に絶縁層く図示省略）およびコンタ
クト１５を介して形成される第二層目の信号線２２によ
り入力端子および出力端子を形成するように構成されて
いる。
また、従来はかかる半導体スタンダードセルをレイアウ
トしたとき、スタンダードセル外部に配線領域を設定し
ている。
トしたとき、スタンダードセル外部に配線領域を設定し
ている。
第４図は第３図に示すかかる半導体スタンダードセルの
レイアウト図である。
レイアウト図である。
第４図に示すように、各スタンダードセル２１の領域に
は第一層目に電源線１３と接地線１４とが形成されてお
り、第二層目にレイアウト信号線２２が形成され、これ
ら第−層１］と第二層目とはコンタクト１５により接続
されている。このスタンダードセル列２１間に第一層目
のレイアウト配線１８が形成され、この配線を行なう領
域がレイアウト配線領域１９となっている。
は第一層目に電源線１３と接地線１４とが形成されてお
り、第二層目にレイアウト信号線２２が形成され、これ
ら第−層１］と第二層目とはコンタクト１５により接続
されている。このスタンダードセル列２１間に第一層目
のレイアウト配線１８が形成され、この配線を行なう領
域がレイアウト配線領域１９となっている。
上述した従来の半導体集積回路スタンダードセルは、第
一層目の導電層による電源線および接地線がセルの最縁
端部に位置しており、自動レイアウトによる配線を通せ
ない領域（以下、配線禁止領域と称す）は電源線、接地
線の最外殻で設定するため、該スタンター１〜セル内の
領域に第二層ｌ」の導電層でしか自動レイアウトによる
配線を通ずことが出来ない。このため第一層目の導電層
でレイアウト配線をするためには外部に第一層目の導電
層の配線領域が必要となり、レイアウト面積、すなわち
チップ面積を大きくするという欠点が有る。
一層目の導電層による電源線および接地線がセルの最縁
端部に位置しており、自動レイアウトによる配線を通せ
ない領域（以下、配線禁止領域と称す）は電源線、接地
線の最外殻で設定するため、該スタンター１〜セル内の
領域に第二層ｌ」の導電層でしか自動レイアウトによる
配線を通ずことが出来ない。このため第一層目の導電層
でレイアウト配線をするためには外部に第一層目の導電
層の配線領域が必要となり、レイアウト面積、すなわち
チップ面積を大きくするという欠点が有る。
本発明の目的は、かかるレイアウト面積、すなわちチッ
プ面積を小さくする半導体集積回路スタンダードセルを
提供することにある。
プ面積を小さくする半導体集積回路スタンダードセルを
提供することにある。
本発明の半導体集積回路スタンダードセルは、任意の論
理回路に対応したセルをコンピュータにより適正して配
置し且つ結線するために使用する半導体集積回路スタン
ダードセルにおいて、第一層目の上に形成した第２層目
の導電層からなる電源線および接地線を中央部近傍に貫
通させ且つ内部に自動レイアウトの第一層目および第二
層目の導電層からなる二次元の信号線を配線するように
構成される。
理回路に対応したセルをコンピュータにより適正して配
置し且つ結線するために使用する半導体集積回路スタン
ダードセルにおいて、第一層目の上に形成した第２層目
の導電層からなる電源線および接地線を中央部近傍に貫
通させ且つ内部に自動レイアウトの第一層目および第二
層目の導電層からなる二次元の信号線を配線するように
構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための半導体スタ
ンダードセルの構成図である。
ンダードセルの構成図である。
第１図に示すように、かかるスタンダードセルはその両
端近傍にまでのびた第一の導電層からなる入力および出
力端子をそれぞれ共用するレイアウト配線１および２と
、スタンダードセル中央部を貫通する第二の導電層を用
いた電源線３と、スタンタートセル内部を貫通する第二
の導電層を用いた接地線４と、第一の導電層および第二
の導電層を接続するためのコンタクト５と、Ｐチャネル
トランジスタ６と、Ｎチャネルトランジスタ７とを有し
、全体として相補型ＭＯＳトランジスタからなるインバ
ータ回路を構成している。また、８は第二層目の導電層
で形成したレイアウト配線である。
端近傍にまでのびた第一の導電層からなる入力および出
力端子をそれぞれ共用するレイアウト配線１および２と
、スタンダードセル中央部を貫通する第二の導電層を用
いた電源線３と、スタンタートセル内部を貫通する第二
の導電層を用いた接地線４と、第一の導電層および第二
の導電層を接続するためのコンタクト５と、Ｐチャネル
トランジスタ６と、Ｎチャネルトランジスタ７とを有し
、全体として相補型ＭＯＳトランジスタからなるインバ
ータ回路を構成している。また、８は第二層目の導電層
で形成したレイアウト配線である。
かかる構成のスタンダードセルがらもわかるように、接
地線４の領域よりも下の部分および電源線３の領域より
も上の部分においては、レイアウト配線８を通ずことが
可能となっている。
地線４の領域よりも下の部分および電源線３の領域より
も上の部分においては、レイアウト配線８を通ずことが
可能となっている。
また、第２図は第１図に示す半導体スタンダードセルの
自動レイアウト図である。
自動レイアウト図である。
第２図に示すように、３および４はそれぞれ電源線およ
び接地線であり、９はレイアウト配線領域、１１は点線
で囲まれた１個のスタンダードセルである。すなわち、
スタンダードセル１１上を入出力端子と共用の第一層目
の導電層１０および第二層目の導電層からなるレイアウ
ト配線８が通過している。
び接地線であり、９はレイアウト配線領域、１１は点線
で囲まれた１個のスタンダードセルである。すなわち、
スタンダードセル１１上を入出力端子と共用の第一層目
の導電層１０および第二層目の導電層からなるレイアウ
ト配線８が通過している。
要するに、本実施例はスタンダードセル外部に特別なレ
イアウト配線領域はもたないか、あるいは仮に有しても
その領域はきわめて小さくなることが判る。
イアウト配線領域はもたないか、あるいは仮に有しても
その領域はきわめて小さくなることが判る。
尚、本実施例では第−層および第二層として金属配線を
用いたが、第三層目配線としてゲートポリシリコン層を
追加したスタンダードセルにおいても同様にレイアウト
面積を小さくすることができる。
用いたが、第三層目配線としてゲートポリシリコン層を
追加したスタンダードセルにおいても同様にレイアウト
面積を小さくすることができる。
以上説明したように、本発明の半導体集積回路スタンダ
ードセルは第二層目の導電層による電源線および接地線
を中央近傍に設は自動レイアウト時の配線領域を前記セ
ル内部にまで拡げることにより、セル外部の配線領域を
なくしているので、レイアウト面積すなわちチップ面積
を縮小することができるという効果がある。特に本発明
はスタンダードセルの段数が増える程その効果は顕著で
ある。
ードセルは第二層目の導電層による電源線および接地線
を中央近傍に設は自動レイアウト時の配線領域を前記セ
ル内部にまで拡げることにより、セル外部の配線領域を
なくしているので、レイアウト面積すなわちチップ面積
を縮小することができるという効果がある。特に本発明
はスタンダードセルの段数が増える程その効果は顕著で
ある。
タンダートセル。
Claims (1)
- 任意の論理回路に対応したセルをコンピュータにより適
正して配置し且つ結線するために使用する半導体集積回
路スタンダードセルにおいて、第一層目の上に形成した
第２層目の導電層からなる電源線および接地線を中央部
近傍に貫通させ且つ内部に自動レイアウトの第一層目お
よび第二層目の導電層からなる二次元の信号線を配線す
るようにしたことを特徴とする半導体集積回路スタンダ
ードセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280188A JPH023950A (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路スタンダードセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280188A JPH023950A (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路スタンダードセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023950A true JPH023950A (ja) | 1990-01-09 |
Family
ID=15548452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15280188A Pending JPH023950A (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路スタンダードセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023950A (ja) |
-
1988
- 1988-06-20 JP JP15280188A patent/JPH023950A/ja active Pending
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