JPH10173054A - 半導体集積回路の低消費電力化設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 論理設計及びレイアウト設計における低消費
電力化実現する。 【解決手段】 機能ブロックの周辺に仮想的にピンを配
置する初期ピン配置ステップと、ピンの配置位置関係を
基に配線ネットワークの状態を求める仮配線ネットワー
ク算出ステップと、配線ネットワークの状態を基に信号
伝達遅延（以下、単に信号遅延）を計算する遅延計算ス
テップと、遅延計算ステップで求められた結果を基に信
号遅延を小さくなるようにピンの配置位置関係を変更す
る遅延考慮ピン配置改善ステップと、配線ネットワーク
の状態を基にネット毎に消費電力を計算する消費電力計
算ステップと、消費電力計算ステップで求められた結果
を基に消費電力が小さくなるようにピンの配置位置関係
を変更する消費電力考慮ピン配置改善ステップを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ＬＳＩのレ
イアウト設計における低消費電力化に関するものであ
る。

【０００２】

【従来の技術】近年はシステム・オン・シリコン時代と
呼ばれるように、１チップにシステムを搭載するほどに
高集積化された半導体ＬＳＩチップが開発されてきてお
り、ＬＳＩ設計にかかる工数が増加の一途を辿ってい
る。

【０００３】レイアウト設計においてもその例外ではな
く、工数・処理時間が指数関数的に増大してきており、
回路全体を一度にレイアウトするには膨大な時間及び労
力を費やすことになる。

【０００４】そこで、回路を幾つかの機能ブロックに分
割し、各々個別に設計し、最後に機能ブロック間を配線
して組み上げるといった階層設計の手法が採られること
が多い。階層的に複数ブロックを組み上げて１チップの
レイアウト設計を行なったＬＳＩはビルディングブロッ
ク方式ＬＳＩと呼ばれる。

【０００５】また、最近は高速だけでなく、低消費電力
なチップを設計することが求められている。一般に、半
導体ＬＳＩチップで広く使われる回路方式はCMOS論理で
ある。その理由として、動作時のみしか電流が流れない
ため、低消費電力な回路を構成できると、および論理が
構成しやすいことが挙げられる。CMOS回路における半導
体ＬＳＩチップの消費電力は（数１）で与えられる。

【０００６】

【数１】

【０００７】ここで、Kpはスイッチング確率、CLは負荷
容量、Vsは信号振幅、Vddは電源電圧、ISCは貫通電流の
平均値、ΔtSCは貫通電流が流れる時間、fCLKはクロッ
ク周波数、IDCは差動増幅器等の直流電流、ILEAKはリー
ク電流である。

【０００８】（数１）において、第１項目は負荷の充放
電に要する電力であり、第２項目はスイッチング時に流
れる貫通電流による電力である。また、第３項目は直流
電流がながれるメモリのセンスアンプやアナログ回路等
を除いて一般的なCMOS回路では無視できる。第４項目は
トランジスタの閾値電圧を極端に下げない限り、CMOS回
路では殆んど流れない。以上から、CMOS回路では第３項
目と第４項目を無視できるので消費電力Ｐは（数２）の
ように近似できる。

【０００９】

【数２】

【００１０】低消費電力化を行なうためには、トグル回
数（Kp×fCLK）、CL、Vs、Vdd、ΔtSCを下げることが必
要である。トグル回数を少なくすることは、グリッチに
よる無駄な充放電を無くすことに対応する。これを考慮
すれば全体の消費電力を２０％も削減できるとの報告も
なされている。CLを下げることは、配線長を短くするか
又は配線幅を狭くすることに対応する。

【００１１】Vsを下げることは、信号振幅を狭くするこ
とに対応する。これは回路設計時に決定されるものであ
る。また、Vddを下げることは、電源電圧を下げること
に対応する。これも回路設計時に決定されるものであ
る。ΔtSCを下げることは、入力信号波形の傾きを少な
くすることに対応する。具体的には出力トランジスタの
駆動能力を上げたり（トランジスタサイズを大きくす
る）、つながる配線の負荷容量CLを下げることで実現で
きる。

【００１２】これまで様々な低消費電力化に対する取り
組みがなされてきており、それらをまとめた文献「低電
力LSIの技術白書（日経BP社日経マイクロデバイス
編）」が発行されている。

【００１３】半導体ＬＳＩチップのレイアウト設計方式
として、ゲートアレイ（又は、シー・オブ・ゲート）方
式やスタンダードセル方式等がある。これらの方式は、
ＮＡＮＤ、ＯＲ等の基本論理セルやそれらを組み合わせ
た複合セルをアレイ状にＬＳＩ基板上に配置し、所望の
回路接続に従ってそれらセル上にある入出力端子（以
下、単に端子と呼ぶ）の間を配線することによってＬＳ
Ｉチップをつくる方法である。

【００１４】これらのレイアウト設計方式で採用されて
いる論理はメモリや乗算器等の機能ブロックを除いてCM
OS論理のみで構成されているためにVs=Vddとなり、（数
３）が一般的な消費電力式となる。

【００１５】

【数３】

【００１６】低消費電力化は、トグル回数を下げたり、
トランジスタの駆動能力を下げたりすることで実現でき
るため、高速性を向上させようとすると、ある程度低消
費電力化と高速化の間のトレードオフを考えなければな
らない。

【００１７】前述のレイアウト設計方式はコンピュータ
による自動化が進んでおり、様々な設計支援システム
（ＣＡＤシステム）が開発されている。

【００１８】このシステムで設計を行なう基本手順を示
す。 １）仮想的なチップ領域内に論理セルを配置する（セル
配置）。

【００１９】２）チップ上の大まかな配線経路を決定す
る概略配線を施す（概略配線）。 ３）その概略配線経路を基に具体的にデザインルールを
満足して全てのネット間の配線を決定する詳細配線を行
なう（詳細配線）。ここで、ネットとは等電位に接続し
なければならない端子の集合である。

【００２０】もし前述のビルディングブロック方式ＬＳ
Ｉで設計する場合、始めにチップ全体に対して機能ブロ
ックを何処に配置するかを決定するフロアプランを行な
うことが多い。その際、未レイアウトの機能ブロックの
配置も行なうので、その機能ブロックの外部との入出力
司る外部端子（浮動外部端子）の位置を決定するピン配
置を行なう。

【００２１】浮動外部端子の配置位置はブロック間の配
線の善し悪しに大きな影響を及ぼし、結果的にチップ面
積の増加を引き起こす。一般的な端子を配置するアルゴ
リズムは、初期的に仮の端子配置を行なった後にある評
価関数を基に端子配置の改善行なうといった繰り返し改
善手法を採用することが多い。

【００２２】これまでの端子配置を決定する評価関数は
配線の混雑を低減するために配線領域内の配線混雑度を
評価したり、総配線長を短くすることも配線の混雑を低
減することにつながるので総配線長最小化の評価関数が
広く用いられていた。

【００２３】

【発明が解決しようとする課題】ブロック間配線は全配
線の中でも配線長が長くなるため、できるだけ配線長を
短くすることが低消費電力化につながる。しかし、（数
２）から分かるようにたとえ配線長を短くしたとして
も、そのネットを駆動する能力が低いと信号波形が鈍
り、貫通電流が多く流れて結果的には低消費にならない
場合も発生する。例えば、ピン配置の評価関数において
配線長最小化や配線混雑度最小化だけを考慮したのでは
低消費電力化は実現できない。

【００２４】これまで開発されていた半導体ＬＳＩチッ
プ設計用自動化システム（ＣＡＤシステム）は制御回路
を自動合成するものが多くそこで使われる論理はCMOS論
理である。このシステムで使う論理セルライブラリもCM
OS回路で殆んど構成されている。CMOS回路はフル振幅動
作をするものであるため、（数３）の消費電力式が導き
出される。トグル回数の多いネットは配線長を短くすれ
ば低消費電力化になるが、ブロック間配線等どうしても
端子の位置関係により配線長を短くできない場合には、
低消費電力化は不可能である。

【００２５】

【課題を解決するための手段】上記問題点を解決するた
めに第１の本発明は、ピン配置の段階で貫通電流成分を
評価して配置改善を行なう方法を提供するものであり、
その構成用件として、半導体集積回路のレイアウト設計
を階層的に行なう際に用いられる機能ブロックのピン配
置において、機能ブロックの周辺に仮想的にピンを配置
する初期ピン配置ステップと、ピンの配置位置関係を基
に配線ネットワークの状態を求める仮配線ネットワーク
算出ステップと、配線ネットワークの状態を基に信号伝
達遅延（以下、単に信号遅延）を計算する遅延計算ステ
ップと、遅延計算ステップで求められた結果を基に信号
遅延を小さくなるようにピンの配置位置関係を変更する
遅延考慮ピン配置改善ステップと、配線ネットワークの
状態を基にネット毎に消費電力を計算する消費電力計算
ステップと、消費電力計算ステップで求められた結果を
基に消費電力が小さくなるようにピンの配置位置関係を
変更する消費電力考慮ピン配置改善ステップを備えたこ
とを特徴としている。

【００２６】また、第２の発明は、従来フル振幅の基本
論理セルしか対象としていなかったセルライブラリに小
振幅の信号が入力されても動作するセルを備えたセルラ
イブラリを提供するものである。そして、そのセルライ
ブラリの中にある小振幅動作セルは、フル振幅の信号を
入力とし小振幅信号を出力することができるセルと、小
振幅の信号を入力としフル振幅信号を出力することがで
きるセルと、小振幅の信号を入力とし小振幅信号を出力
することができるセルを備えたことを特徴としている。

【００２７】また、第３の発明は、半導体集積回路設計
においてゲートアレイやシー・オブ・ゲート等の配線工
程だけで半導体集積回路のレイアウトを完成させる方式
で使われる、予めトランジスタを敷き詰め配置しておく
シリコン基板において、小振幅動作できる動作セルまた
は回路要素を予め配置しておくことを特徴としている。

【００２８】また、第４の発明は、半導体集積回路のレ
イアウト設計において機能ブロックの入出力部分に小振
幅動作セルまたは小振幅回路を配置し、機能ブロック間
の配線を行なうことを特徴としている。その機能ブロッ
ク間配線はクロック系ネット以外の配線ネットの内で電
力が多く消費されるネットの入出力部分に小振幅動作セ
ルまたは小振幅回路を配置し、機能ブロック間の配線を
行なうことを特徴としている。

【００２９】また、第５の発明は、半導体集積回路の構
成要素となる複数の機能ブロックまたは論理セルを配置
した後それらの間を論理接続要求に従って配線してレイ
アウト設計を行なうことに際し、論理セルの配置におい
て、フル振幅動作セルを論理接続要求を基にセルを配置
するセル配置ステップと、セル配置位置関係から配線ネ
ットワークの状態を求める仮配線ネットワーク算出ステ
ップと、配線ネットワークの状態を基に信号の伝達遅延
を計算する遅延計算ステップと、遅延計算ステップで求
められた結果の内、遅延値がある制限値より大きいとこ
ろのネットに対してそれに接続されるセルと任意のセル
との間のセル配置交換によって遅延の制限値を守るよう
にするセル配置交換ステップと、セル配置交換ステップ
実行後遅延値がある制限値より大きいところのネットに
対してそれに接続されるセルを小振幅動作セルへ置き換
える小振幅セル交換ステップを備えたことを特徴として
いる。

【００３０】

【発明の実施の形態】以下、本発明の低消費電力化設計
方法の一実施形態について、図面を参照しながら説明す
る。

【００３１】（実施の形態１）図１は本発明の第１の実
施形態の低消費電力化方法におけるピン配置に関するフ
ロー図である。２ブロック間のピン配置を示した図２を
例にとって説明する。

【００３２】図２において、２つの機能ブロック２０と
の間にネットＡ２１、ネットＢ２２、ネットＣ２３が存
在し、ネットＡ２１の端にはピンａ１とピンａ２、ネッ
トＢ２２の端にはピンｂ１とピンｂ２、ネットＣ２３の
端にはピンｃ１とピンｃ２が存在するものとする。ま
た、各ネットの動作頻度（frq:トグル回数）の大小関係
は、frq(neta) < frq(netc) < frq(netb)であったもの
とする。

【００３３】まず、初期ピン配置ステップ１である規則
に従って仮のピンの配置を行なう。その方法はランダム
でも良い。図２（ａ）はその初期ピン配置結果を示して
いる。

【００３４】続いて、仮配線ネットワーク算出ステップ
２でネット間の配線を仮想的に行なう。斜め配線を禁止
して、垂直水平配線のみで構成するものとする。図２
（ｂ）はその結果を表している。

【００３５】次に、まず遅延値制約を満足するピン配置
を行なう。評価はネット毎に行なうものとし、遅延値制
約を満たさないネットがあれば評価値が大きく（評価が
悪く）なる関数を用いる。ここで、遅延値制約は論理設
計の段階で決定されていたものを使う。

【００３６】遅延考慮ピン配置改善ステップ４で評価関
数が良くなるようにピンの再配置を行なう。一般的にピ
ンの配置交換を行なう。例えば、違反ネットが見つかっ
た場合、それにつながるピン群を違反を起こさないよう
な位置に再配置する。このとき、既に他のピンが配置さ
れていたならばそのピンは交換されるピンの元位置に配
置される。この改善は評価関数値に変化がなくなるまで
続ける。最終的に遅延値制約がなくなる。

【００３７】次に、低消費電力化を行なうための改善を
行なう。まず消費電力計算ステップ５で（数２）又は
（数３）に基づいた消費電力値を求める。消費電力考慮
ピン配置改善ステップ６はその消費電力値の大きいネッ
トに着目し、ピンの再配置を行なう。改善手順はステッ
プ４と評価関数が異なるだけで処理の流れは同じもので
ある。

【００３８】（数２）または（数３）は配線による負荷
容量CLについての関数でもあるため、配線長最小化の意
味も含まれているので、これまで使われていた総配線長
最小化の効果も期待できる。この改善も評価関数値に変
化がなくなるまで続ける。最後に、遅延値改善と消費電
力改善によってピン配置が変更されなくなるまで繰り返
す。もし改善が振動している場合（無限ループ状態）、
繰り返し回数の制限によって強制終了させるようにす
る。

【００３９】図３（ａ）は総配線長最小化と混雑度最小
化（ここでは交差数最小化）を目的とした評価関数を用
いた場合のピン配置結果である。総配線長が短く、交差
のない配線経路を実現できたことを示している。図３
（ｂ）は消費電力最小化を目的とした評価関数を用いた
場合のピン配置結果である。図ではfrq(neta) < frq(ne
tc)の関係からネットＡの配線長＞ネットＢの配線長に
なるようにピンａ２とピンｂ２が配置交換されたことを
示している。

【００４０】以上のように本実施形態によれば、ピン配
置された結果は低消費電力化できるネットの配線を実現
できるものである。

【００４１】（実施の形態２）図４は本発明の第２の実
施形態の低消費電力化方法における論理セルライブラリ
について説明するものである。

【００４２】論理セルライブラリはセルライブラリ群７
として、例えばANDセル、ORセル、NANDセル、NORセル、
ADDERセル、フリップフロップセル等多種多様の機能セ
ルを用意している。従来それらセルはCMOS論理に基づい
て回路設計されているのが殆んどである。

【００４３】従って、少なくともそれらセルの入出力部
分の信号振幅はフルスイングの状態である。図４中のフ
ル振幅セル８がその一例である。

【００４４】本発明はこのセルライブラリに小振幅信号
を入出力できるセルを一緒に登録しておくことに特徴が
ある。ここで、フル振幅信号とは信号の電圧変化が０→
Ｖｄｄ（Ｖｄｄ→０）であることを指し、小振幅信号と
はその中間電位（例えば、Ｖｄｄ/４→Ｖｄｄ/６（Ｖｄ
ｄ/６→Ｖｄｄ/４））で変化することを指す。

【００４５】フル/小振幅セル９は、入力信号としてフ
ル振幅信号を扱い、それをフル振幅信号入力回路を通し
て内部回路に入力し、出力信号として小振幅信号を小振
幅信号出力回路を通して出力できるセルである。同様
に、小振幅/フルセル１０は、入力信号として小振幅信
号を扱い、それを小振幅信号入力回路を通して内部回路
に入力し、出力信号として通常のフル振幅信号をフル振
幅信号出力回路を通して出力できるセルである。さらに
同様に、小振幅/小振幅セル１１は、入力信号として小
振幅信号を扱い、それを小振幅信号入力回路を通して内
部回路に入力し、出力信号として小振幅信号を小振幅信
号出力回路を通して出力できるセルである。４種類のセ
ルを用意することにより、あるセルの入力側と出力側で
信号振幅が異なる場合も扱うことが可能となる。

【００４６】以上のように本実施形態によれば、小振幅
の信号を扱うことのできるセルを用意することで、セル
のラインナップは増えるものの、論理設計やレイアウト
時に動作頻度の高く、高速動作させたいネットについ
て、セルの置き換えをするだけで、低消費電力で動作さ
せることが可能となる。

【００４７】（実施の形態３）図５は本発明の第３の実
施形態の低消費電力化方法における半導体ＬＳＩチップ
の構成について説明するものである。

【００４８】図５（ａ）は従来のトランジスタ敷き詰め
型の半導体ＬＳＩチップの概念図である。トランジスタ
が海のように敷き詰められており、配線だけで論理を構
成していく。CMOS回路で構成していくためフル振幅セル
８が並んでいる状態と同じことになる。

【００４９】これに対して、図５（ｂ）は本発明のトラ
ンジスタ敷き詰め型の半導体ＬＳＩチップの概念図であ
る。

【００５０】図４で示したフル/小振幅セル９、小振幅/
フルセル１０、小振幅/小振幅セル１１をチップ全体に
散らばせておくのが特徴である。回路を構成するとき
に、動作頻度が高く、高速動作する配線ネット間をこれ
らセル９〜セル１１を使うことにより、低消費電力なＬ
ＳＩチップを作ることができる。セル９〜セル１０の配
置関係は任意でよい。しかし、通常のフル振幅セル８よ
り少ない数で構成する方がよい。何故ならば、小振幅信
号を入出力する回路がセルに加えて備わっているため
に、多少セルの大きさが大きくなるからである。

【００５１】なお、図５は半導体ＬＳＩチップ全体がト
ランジスタ敷き詰めであるゲートアレイを例にとって説
明したが、スタンダードセル方式とゲートアレイ方式混
在型のエンベデッドアレイセル方式でも適用可能である
ことは明白である。

【００５２】以上のように本実施形態によれば、予め小
振幅で動作するセルを敷き詰めておくので、配線工程の
みで小振幅セルの選択ができ、低消費電力化が実現でき
る。

【００５３】（実施の形態４）図６は本発明の第４の実
施形態の機能ブロック間配線で低消費電力を実現する方
法について説明するものである。

【００５４】図６では９つの機能ブロック２０が配置さ
れ、それらブロック間を接続するために配線されている
ものとする。ここではネット２５を用いて説明する。ネ
ット２５は、出力側に出力側セル２４、入力側に入力側
セル２１〜２３が接続されている。このネットはブロッ
ク間を縦横にまたがるものであり、動作頻度も高いもの
とする。即ち、消費電力の観点が見るともっと低消費電
力化したいネットである。

【００５５】本発明は、このネットにつながるセル２１
〜２４をフル/小振幅セル９と小/フル振幅セル１０に置
き換えることによって低消費電力化を実現しようとする
ものである。具体的に、出力側にはフル/小振幅セル９
を配置し、入力側に小/フル振幅セル１１を配置するこ
とにより実現可能である。出力側にフル/小振幅セル９
を配置する理由は出力側セル２４の入力側がフル振幅信
号であることを想定している。もし入力側も小振幅信号
なら小振幅/小振幅セル１１に置き換える必要がある。
入力側セル２１〜２３についても入力側も同様である。

【００５６】以上のように本実施形態によれば、セルの
置き換えのみで機能ブロック間の低消費電力化が効果的
に図られることがわかる。

【００５７】（実施の形態５）図７は本発明の第５の実
施形態の機能ブロック間配線で低消費電力を実現する方
法について説明するものである。

【００５８】図８のスタンダードセル方式ＬＳＩを例に
とって説明する。図８（ａ）はセル配置ステップ３１が
終った段階を示している。ここでは２つのネットをハイ
ライトしており、１つが出力側セル４０と入力側セル４
１とセル４２をもつネット、もう１つが出力側セル４３
と入力側セル４４をもつネットである。続いて、仮配線
ネットワーク算出ステップ２で仮配線経路を決定する。
図８（ｂ）がその結果を示している。

【００５９】次に、遅延計算ステップ３でネット毎に配
線遅延の計算を行なう。求めた配線遅延の結果を基に遅
延値違反を起こしていないかどうか調べ、起こしている
場合はそのネットにつながるセルの配置改善を行なう。

【００６０】具体的には、そのセルと任意のセルの配置
交換でそれを実現する。このステップは改善が収束する
まで続けられる。但し、収束しない場合が考えられるの
で繰り返し回数を制限する方が望ましい。

【００６１】次に小振幅セル交換ステップ３２で遅延値
違反の改善がされていないものに対して小振幅セルへ交
換をすることによって遅延値違反を改善する。小振幅セ
ルへ交換することによって遅延値違反を改善できる理由
は信号が小振幅であるので配線間を伝わる時間が少なく
て済むからである。また、小振幅セルに置き換えること
により、低消費電力化も図られている。図８（ｃ）は出
力側セル４０をフル/小振幅セル９へ、入力側セル４１
及びセル４２を各々小/フル振幅セル１０に置き換えた
結果を示している。置換えの規則は実施形態４で説明し
たことと同様である。

【００６２】以上のように本実施形態によれば、セルの
置き換えのみで遅延値改善も図られるだけでなく、低消
費電力化も実現できる。

【００６３】

【発明の効果】以上のように本発明は、ピン配置の段階
で貫通電流を考慮した評価関数を採用することによりピ
ン配置された結果は低消費電力化できるネットの配線を
実現できる。

【００６４】また、論理セルライブラリに、小振幅の信
号を扱うことのできるセルを用意することで、論理設計
やレイアウト時に動作頻度の高く、高速動作させたいネ
ットを低消費電力で動作させることを、セルの置き換え
のみでそれを実現できる。

【００６５】また、予め半導体ＬＳＩチップ上に小振幅
で動作するセルを敷き詰めておくので、配線工程のみで
低消費電力化のための小振幅セルが選択でき、低消費電
力化が容易に実現できる。

【００６６】そして機能ブロックの入出力に関わる部分
に小振幅セルへ置き換えことのみで低消費電力化が効果
的に図られる。

【００６７】さらに、ブロックレイアウトにおいて小振
幅セルを効果的に使うことにより、低消費電力化だけで
なく、遅延値改善も図ることが出来る。

【図面の簡単な説明】

【図１】第１の発明のピン配置のフロー図

【図２】第１の発明のピン配置のフローを説明する分解
図

【図３】第１の発明のピン配置において総配線長最小化
を評価関数にした場合と低消費電力を評価関数した場合
の違いを示した図

【図４】第２の発明のセルライブラリに含まれるセルの
種類を説明した図

【図５】第３の発明の小振幅セルを配置した半導体ＬＳ
Ｉチップの概念図

【図６】第４の発明の小振幅セルを機能ブロック間の入
出力部に配置した場合の概念図

【図７】第５のブロックレイアウトにおける低消費電力
を実現するフロー図

【図８】第５のブロックレイアウトにおける低消費電力
を実現するフローを説明する分解図

【符号の説明】

１ 初期ピン配置ステップ ２ 仮配線ネットワーク算出ステップ ３ 遅延計算ステップ ４ 遅延考慮ピン配置改善ステップ ５ 消費電力計算ステップ ６ 消費電力考慮ピン配置改善ステップ ８ フル振幅セル ９ フル/小振幅セル １０ 小/フル振幅セル １１ 小振幅セル ３１ セル配置ステップ ３２ セル配置交換ステップ ３３ 小振幅セル交換ステップ

フロントページの続き (72)発明者 川口 謙一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岡崎 薫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路のレイアウト設計を階層
   的に行なう際に用いられる機能ブロックのピン配置にお
   いて、 評価関数に消費電力計算における貫通電流成分項を備え
   たことを特徴とする低消費電力化設計方法。
2. 【請求項２】 半導体集積回路のレイアウト設計を階層
   的に行なう際に用いられる機能ブロックのピン配置にお
   いて、 機能ブロックの周辺に仮想的にピンを配置する初期ピン
   配置ステップと、 ピンの配置位置関係を基に配線ネットワークの状態を求
   める仮配線ネットワーク算出ステップと、 配線ネットワークの状態を基に信号伝達遅延（以下、信
   号遅延と呼ぶ）を計算する遅延計算ステップと、 前記遅延計算ステップで求められた結果を基に信号遅延
   が小さくなるようにピンの配置位置関係を変更する遅延
   考慮ピン配置改善ステップと、 配線ネットワークの状態を基に、ネット毎に消費電力を
   計算する消費電力計算ステップと、 前記消費電力計算ステップで求められた結果を基に消費
   電力が小さくなるようにピンの配置位置関係を変更する
   消費電力考慮ピン配置改善ステップとを備えたことを特
   徴とする半導体集積回路の低消費電力化設計方法。
3. 【請求項３】 半導体集積回路設計において使われる通
   常信号波形がフル振幅で動作する論理セル（以下、フル
   振幅動作セルと呼ぶ）群の集まりである論理セルライブ
   ラリの中に、信号波形が小振幅で動作する論理セル（以
   下、小振幅動作セルと呼ぶ）群を加えて１つの論理セル
   ライブラリとし、 前記論理セルライブラリを用いてフル振幅動作セルと小
   振幅動作セルを混在させて論理設計を行なうことを特徴
   とする半導体集積回路の低消費電力化設計方法。
4. 【請求項４】 論理セルライブラリの中にある小振幅動
   作セルは、 フル振幅の信号を入力とし小振幅信号を出力することが
   できるセル、 小振幅の信号を入力としフル振幅信号を出力することが
   できるセルまたは小振幅の信号を入力とし小振幅信号を
   出力することができるセルで構成されていることを特徴
   とす請求項３記載の半導体集積回路の低消費電力化設計
   方法。
5. 【請求項５】 予めトランジスタを敷き詰めて配置して
   おいた基板に対して配線を行なうことで半導体集積回路
   のレイアウトを行なう半導体集積回路の設計方法であっ
   て、 小振幅動作できる動作セルまたは回路要素を予め配置し
   ておくことを特徴とする半導体集積回路の低消費電力化
   設計方法。
6. 【請求項６】 半導体集積回路のレイアウト設計におい
   て、機能ブロックの入出力部分に小振幅動作セルまたは
   小振幅回路を配置し、機能ブロック間の配線を行なうこ
   とを特徴とする半導体集積回路の低消費電力化設計方
   法。
7. 【請求項７】 機能ブロック間にまたがるクロック系ネ
   ット以外の配線ネットの内、電力が多く消費されるネッ
   トの入出力部分に小振幅動作セルまたは小振幅回路を配
   置し、機能ブロック間の配線を行なうことを特徴とする
   請求項６記載の半導体集積回路の低消費電力化設計方
   法。
8. 【請求項８】 半導体集積回路の構成要素となる複数の
   機能ブロックまたは論理セルを配置した後それらの間を
   論理接続要求に従って配線してレイアウト設計を行なう
   方法であって、 論理セルの配置において、フル振幅動作セルを論理接続
   要求に基づいて配置するセル配置ステップと、 セル配置位置関係から配線ネットワークの状態を求める
   仮配線ネットワーク算出ステップと、 配線ネットワークの状態を基に信号の伝達遅延を計算す
   る遅延計算ステップと、前記遅延計算ステップで求めら
   れた結果に基づいて、遅延値がある制限値より大きいネ
   ットに対して、そのネット接続されるセルと任意のセル
   との間のセル配置を交換することで遅延の制限値を守る
   ようにするセル配置交換ステップと、 前記セル配置交換ステップを実行した後、遅延値がある
   制限値より大きいネットに対してそれに接続されるセル
   を小振幅動作セルへ置き換える小振幅セル交換ステップ
   とを備えたことを特徴とする半導体集積回路の低消費電
   力化設計方法。