KR20020036758A - 입력/출력 셀 배치방법 및 반도체 장치 - Google Patents

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Abstract

본 발명은 내부 코어 트랜지스터 영역을 변경하지 않고, 칩 면적의 축소화, 다(多)핀화에 대응 가능한 반도체 장치 및 I/O 셀 배치방법을 제공하는 것으로서, 반도체 장치의 반도체 칩(110)은 코어 트랜지스터 영역(112), I/O 셀 배치영역(114)과, 패드 배치영역(16)을 가진다. 반도체 칩(110)의 I/O 셀 배치영역(114)에 배치되는 I/O 셀(120)은 반도체 칩(110)의 외측 가장자리부에 따라 배치되는 패드(122)의 배열 방향에 대해 수직인 방향으로 또한 그 길이방향(높이 방향)이 패드 배열방향과 각각 평행하게 되도록 적어도 2단 이상 배열된다.

Description

입력/출력 셀 배치방법 및 반도체 장치{I/O CELL PLACEMENT METHOD AND SEMICONDUCTOR DEVICE}
본 발명은 I/O 셀의 배치방법 및 이를 이용한 반도체 장치에 관한 것이다.
집적회로가 형성된 실리콘 등의 반도체 칩을 포함하는 반도체 장치에 있어서, 외부회로와의 인터페이스 기능을 구비하는 입출력 셀(이하, I/O 셀이라고 한다.)이 칩의 외측 가장자리부에 배치되는 경우가 있다. 이 경우, 이들 I/O 셀보다 더 외주로 되는 부분에 외부회로와 전기적으로 접속하기 위한 전극으로서의 패드가 배치되는 경우가 있다. 각 패드는 대응하는 I/O 셀과 전기적으로 접속된다. I/O 셀은 반도체 칩내에 형성된 집적회로와 외부회로를 접속하기 위한 회로를 포함한다.
예컨대, 반도체 장치를 게이트 어레이에 의해 설계하는 경우, 미리 어레이상으로 배열한 기본 셀끼리 사용자가 설계한 회로에 대응한 배선에 의해 접속함으로써, 원하는 기능을 가지는 집적회로를 실현한다. 이 때, 반도체 칩 외측 가장자리부에는 마찬가지로 미리 배열된 I/O 셀과, 상술한 기본 셀을 배선에 의해 접속하고, 해당 접속된 I/O 셀은 대응하는 패드를 통해 외부회로와의 인터페이스 동작을 행한다.
도11에 이러한 종래의 반도체 장치 칩의 레이아웃의 일예를 도시한다.
이 반도체 장치는 실리콘 등의 반도체 칩(10)을 포함하고, 반도체 칩(10)은 코어 트랜지스터 영역(12), I/O 셀 배치영역(14), 패드 배치영역(16)을 포함한다.
코어 트랜지스터 영역(12)은 예컨대 게이트 어레이의 경우, 기본 셀이 어레이 형상으로 배열되는 영역이다. 각 기본 셀은 개개의 기능을 가지고 배선에 의해 서로 접속됨으로써 주어진 기능을 가지는 동작회로가 구성된다.
I/O 셀 배치영역(14)은 코어 트랜지스터 영역(12)의 외주에 따라 형성되어 있고, 반도체 칩(10)의 외부 회로와 코어 트랜지스터 영역(12)의 동작회로와의 인터페이스 기능을 구비하는 입출력 회로를 포함하는 다수의 I/O 셀(20)이 배열된다.
패드 배치영역(16)은 I/O 셀 배치영역(14)의 외주에 따라 형성되어 있고, 반도체 칩(10)의 외부 회로와 I/O 셀 배치영역(14)의 입출력 회로를 전기적으로 접속하기 위한 전극으로서의 다수의 패드(22)가 배열된다.
도12에 도11에 도시한 반도체 칩(10)에 있어서의 파선 부분(30)의 확대도를도시한다.
I/O 셀 배치영역(14)에 배열된 I/O 셀(20)은 각각 패드 접속단자를 구비하고, 인출 배선(33)에 의해, 대응하는 패드(22)와 전기적으로 접속된다.
또한, I/O 셀(20)은 드라이버 회로부(34)와, 인터페이스 회로부(36)를 포함한다.
드라이버 회로부(34)는 입력 드라이버, 혹은 출력 드라이버 등을 가지고, N형 트랜지스터 영역(38)과, P형 트랜지스터 영역(40)을 포함한다.
인터페이스 회로부(36)는 드라이버 회로부(34)와 코어 트랜지스터 영역(12)에 형성된 기본 셀사이의 인터페이스 회로로서, 상호 다른 신호 레벨의 변환을 행하는 레벨 시프터 회로를 포함한다. 즉, 외부회로가 5볼트계인 신호 레벨이고, 코어 트랜지스터 영역(12)이 3볼트계의 신호 레벨인 경우, 인터페이스 회로부(36)는 외부회로에서의 5볼트계의 신호를 3볼트계의 신호 레벨로 변환하거나, 코어 트랜지스터 영역(12)으로부터의 3볼트계의 신호를 5볼트계의 신호 레벨로 변환한다.
드라이버 회로부(34) 및 인터페이스 회로부(36)에는 전원 레벨 공급선과 접지 레벨 공급선이 전기적으로 접속되어 있고, 전원 레벨 공급선에 의해 공급되는 전위와 접지 레벨 공급선에 의해 공급되는 전위와의 차에 따라 N형 트랜지스터 영역(38)과 P형 트랜지스터 영역(40)에 있어서의 각 트랜지스터가 동작하게 되어 있다.
드라이버 회로부(34)에 접지 레벨의 전위를 공급하는 접지 레벨 공급선(42), 드라이버 회로부(34)에 전원 레벨의 전위를 공급하는 전원 레벨 공급선(44), 인터페이스 회로부(36)에 전원 레벨 및 접지 레벨의 전위를 공급하는 전원·접지 레벨 공급선(46)은 각각 I/O 셀 배치영역(14)에 배선되어 있다. 이들 공급선(42, 44, 46)을 1층 및 2층의 배선층에 의해 배선하고, 반도체 칩(10)상에 환형상으로 배선한다.
그런데, 이러한 종래의 반도체 장치에서는 반도체 칩(10)의 최외주부에 배치되는 패드(22)를 가능한한 많이 배열하기 위해, I/O 셀(20)은 장방형의 형상으로 구성되고, 그 길이 방향(높이 방향)이 패드의 배열방향과 수직으로 되도록 배치된다. 따라서, I/O 셀의 높이 방향의 길이에 대응하는 분만큼 반도체 칩(10)의 면적이 커져 버리는 문제가 있었다.
특히, 도12에 도시하는 바와같이 반도체 칩(10)의 각부(角部)에 있어서는 본딩을 행하는 경우, 인접 패드에 접속된 본딩 와이어끼리 접촉을 피하기 위해 패드(22)가 칩 각(角)에 배치되는 만큼 인접 패드와의 거리를 두고 배치할 필요가 생긴다. 이 때문에, 패드와 I/O 셀을 전기적으로 접속하기 위한 인출 배선(33)을 구부려 배치하지 않으면 안되어, 인출 배선(33)의 폭(d)만큼 반도체 칩 면적이 더 커져버린다.
또한, I/O 셀의 폭(짧은 방향의 길이)이 최소 패드 피치로서 규정되므로, 그 이상 패드 피치를 좁게 할 수 없었다. 이 때문에, 장래 기능의 다양화에 따른 다핀화에는 대응할 수 없다는 문제가 있었다.
본 발명은 이상과 같은 기술적 과제에 감안하여 이루어진 것으로, 그 목적은내부 코어 트랜지스터 영역을 변경하지 않고, 칩 면적의 축소화를 도모하는 I/O 셀 배치방법 및 반도체 장치를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 내부의 코어 트랜지스터 영역을 변경하지 않고, 장래의 다기능화에 대응한 다핀화를 실현하는 I/O 셀 배치방법 및 반도체 장치를 제공하는 것에 있다.
상기 과제를 해결하기 위해 본 발명은 주어진 외부장치와 전기적으로 접속되는 반도체 장치에 포함되고, 상기 외부장치와의 사이의 전기적인 인터페이스 기능을 가지는 I/O 셀을 배치하는 I/O 셀 배치방법으로서, 적어도 2단 이상의 I/O 셀을 칩의 외측 가장자리부에서 칩 코어부로 향해, 그 길이방향이 각각 상기 외측 가장자리부와 평행하게 되도록 배열하는 I/O 셀 배치방법에 관계된다.
여기서, 주어진 외부장치란 예컨대 본 발명에 관한 반도체 장치의 외부의 동작회로를 말한다.
또한, 길이방향이란 I/O 셀의 길이방향으로서, 통상 장방형의 형상으로 구성되는 I/O 셀의 장변의 방향으로서, 소위 I/O 셀의 높이 방향을 말한다.
칩 외측 가장자리부는 본 발명에 관한 반도체 장치에 포함되는 반도체 칩의 외측 가장자리를 구성하는 부분을 말하고, 칩 코어부는 그 중심부분의 영역에 형성되는 동작회로 영역을 말한다.
따라서, 칩의 외측 가장자리부에서 칩 코어부로 향해, 이 I/O 셀의 높이 방향이 칩의 외측 가장자리부와 평행하게 되도록 복수단의 I/O 셀을 배열시킴으로써, 통상, 패드의 형상뿐만아니라 I/O 셀의 폭에 의해서도 제한되는 패드 배치위치의자유도를 향상시킬 수 있어, 칩 코어부의 설계변경을 하지 않고 다양한 패키지에 대응할 수 있게 된다.
또한, 본 발명은 상기 칩의 외측 가장자리부에 따라 다수의 패드를 배열하고, 상기 패드와 각각 대응하는 상기 I/O 셀을 전기적으로 접속해도 된다.
지금까지, 칩의 면적이, 배치되는 I/O 셀의 높이 방향의 길이에 대응한 분만큼 커지지 않을 수 없었지만, I/O 셀의 높이 방향의 길이보다 짧아지도록 복수단의 I/O 셀을 그 길이방향이 각각 패드의 배열방향과 평행하게 되도록 배열함으로써, 칩 코어부의 설계변경을 행하지 않고 동일한 기능을 가지는 칩의 면적을 삭감할 수 있게 된다.
또한, 본 발명은 상기 I/O 셀에서 칩 코어부측에 다수의 패드를 배치하고, 상기 패드와 각각에 대응하는 상기 I/O 셀을 전기적으로 접속해도 된다.
여기서, 칩 코어부측에 패드를 배열한다는 것은 예컨대 능동면 범프와 같이, 소위 코어 트랜지스터 영역에 패드를 배열하는 것을 말한다. 이 경우에도 특히 다수단의 I/O 셀을 패드의 배열방향에 대해 그 길이방향이 각각 평행하게 되도록 배열함으로써, 동일하게 칩 코어부의 설계변경을 행하지 않고 동일한 기능을 가지는 칩의 면적을 삭감할 수 있게 된다.
또한 본 발명은 상기 I/O 셀의 영역의 길이 방향의 길이를 A, 다른쪽 길이를 B로 하였을 때, 그 길이 방향이 각각 평행하게 되도록 [A/B]단 이하의 I/O 셀을 배열해도 된다.
여기서, I/O 셀의 영역의 길이 방향(예컨대 높이 방향)의 길이를 A,다른쪽(예컨대 단변인 폭방향)의 길이를 B로 하였을 때, [A/B]를 “A/B”를 넘지 않는 최대 정수로서 표시하기로 한다.
본 발명에 의하면, [A/B]단 이하이면, 종래보다 패드 피치를 확대할 수 있음과 동시에, I/O 셀의 높이 방향의 길이에 따른 칩 면적의 증대를 회피하고, 오히려 칩 면적의 삭감을 행할 수 있어, 칩 코어부의 설계변경이 불필요한 점을 고려하면, 저 비용화를 효과적으로 도모할 수 있게 된다.
또한, 본 발명은 상기 I/O 셀의 영역의 길이방향의 길이를 A, 다른쪽 길이를 B로 하였을 때, 그 길이 방향이 각각 평행하게 되도록 [A/B]보다 큰 단수의 I/O 셀을 배열해도 된다.
본 발명에 의하면, [A/B]보다 큰 단수만큼 I/O 셀을 상술한 바와같이 그 길이 방향이 각각 평행하게 되도록 배열시킴으로써, 종래와 같이 I/O 셀이 다수가 되면 제한되는 배치 가능한 패드수의 제한이 없어지고, 장래의 다기능화에 대응한 다핀화를 실현할 수 있는 새로운 효과를 발휘할 수 있게 된다.
또한, 본 발명은 상기 I/O 셀이 제1 및 제2의 전원이 공급되는 제1 및 제2의 영역을 포함하는 다수의 영역을 가지고, 상기 I/O 셀이 상기 길이 방향에 서로 인접하여 배치되는 경우, 상기 제2의 전원이 공급되는 제2의 영역을 상호 대향하여 배열해도 된다.
이와 같이, 동일 전원이 배선되는 영역을 상호 대향하여 배열시킴으로써 상술한 효과에 추가하여, 전원배선 혹은 접지배선을 공용화할 수 있게 되고, 배선의 자유도를 향상시키고, 배선폭을 확대함으로써 효과적으로 EMI 대책을 할 수 있게된다.
또한, 본 발명은 상기 제2의 전원 레벨이 상기 칩 코어부에 공급되는 전원 레벨로서, 상기 제2의 전원 레벨이 공급되는 제2의 영역은 상기 제1 및 제2의 전원 레벨사이의 신호 레벨 변환을 행하는 레벨 시프터 회로가 배치되어 있어도 된다.
본 발명에 의하면, 다전원계의 시스템에 적용되는 반도체 장치에도 적용할 수 있고, 저전압계에서 동작시킴으로써 저소비 전력화를 도모할 수 있다.
또한, 본 발명에서 상기 I/O 셀은 적어도 배선층 이외의 층이 공통화되어, 제1의 상태로 배치되는 경우와, 이를 회전시킨 제2의 상태로 배치되는 경우로 공용되어 있어도 된다.
본 발명에 의하면, 패드수, 패키지나 칩 코어부의 사이즈에 따라 자유롭게 I/O 셀을 배치할 수 있게 되고, 그 때마다 알맞은 칩 사이즈의 반도체 장치를 설계할 수 있게 된다. 특히, 이와 같이 공용 가능한 I/O 셀을 형성함으로써, 칩 코어부의 설계변경을 행할 필요가 없어지고, 다종 다양한 최적의 칩 사이즈를 가지는 반도체 장치의 개발을 저비용으로 행할 수 있게 된다.
또한, 본 발명은 상기 I/O 셀이 상기 제1 상태에서 제1 배선층에 의해 전원 레벨을 공급하고, 상기 제2 상태에서는 상기 제1 배선층에 접속된 제2의 배선층에 의해 상기 전원 레벨을 공급해도 된다.
본 발명에 의하면, 공통화할 수 있는 I/O 셀을 다전원계의 반도체 장치에도 적용할 수 있고, 예컨대 I/O 셀에 전원 레벨 및 접지 레벨을 공급할 수 있는 환형상의 전원배선을 용이하게 행할 수 있게 된다.
또한, 본 발명은 주어진 외부장치와 전기적으로 접속되는 반도체 장치로서, 칩의 외측 가장자리부에서 칩 코어부로 향해 그 길이 방향이 각각 상기 외측 가장자리부와 평행하게 되도록 적어도 2단 이상 배열되고, 상기 외부장치와의 사이의 전기적인 인터페이스 기능을 가지는 I/O 셀을 포함해도 된다.
또한, 본 발명은 상기 칩의 외측 가장자리부에 따라 배열되고, 각각이 대응하는 상기 I/O 셀과 전기적으로 접속되는 다수의 패드를 포함해도 된다.
또한, 본 발명은 상기 I/O 셀에서 칩 코어부측으로 배열되고, 각각이 대응하는 상기 I/O 셀과 전기적으로 접속되는 패드를 포함해도 된다.
또한, 본 발명은 상기 I/O 셀의 영역의 길이 방향의 길이를 A, 다른쪽 길이를 B로 하였을 때, 그 길이 방향이 각각 평행하게 되도록 [A/B]단 이하의 I/O 셀이 배열되어도 된다.
또한, 본 발명은 상기 I/O 셀의 영역의 길이 방향의 길이를 A, 다른쪽 길이를 B로 하였을 때, 그 길이 방향이 각각 평행하게 되도록 [A/B]보다 큰 단수의 I/O 셀이 배열되어도 된다.
또한, 본 발명은 상기 I/O 셀이 제1 및 제2의 전원이 공급되는 제1 및 제2의 영역을 포함하는 다수의 영역을 가지고, 2개의 상기 I/O 셀이 상기 길이 방향에 서로 인접하여 배치되는 경우, 상기 제2의 전원이 공급되는 제2의 영역이 서로 대향하여 배열되어 있어도 된다.
또한, 본 발명은 상기 제2의 전원 레벨이 상기 칩 코어부에 공급되는 전원 레벨로서, 상기 제2의 전원 레벨이 공급되는 제2의 영역은 상기 제1 및 제2 전원레벨사이의 신호 레벨 변환을 행하는 레벨 시프터 회로가 배치되는 영역이어도 된다.
도1은 본 실시형태의 반도체 장치 칩의 레이 아웃의 일례를 도시하는 설명도,
도2는 본 실시형태의 반도체 장치의 반도체 칩에 배치된 I/O 셀의 제1예를 도시하는 모식도,
도3은 본 실시형태의 반도체 장치의 반도체 칩에 배치된 I/O 셀의 제2예를 도시하는 모식도,
도4는 본 실시형태의 반도체 장치에 적용되는 I/O 셀로서, 출력 셀의 회로구성의 일례를 도시하는 구성도,
도5는 프리 버퍼 회로의 구성의 일예를 모식적으로 도시하는 회로 구성도,
도6은 제1 레벨 시프터 회로의 구성의 일예를 모식적으로 도시하는 회로 구성도,
도7은 제2 레벨 시프터 회로의 구성의 일례를 모식적으로 도시하는 회로 구성도,
도8은 출력 버퍼 회로의 구성의 일례를 모식적으로 도시하는 회로 구성도,
도9는 본 실시형태의 반도체 장치의 I/O 셀이 횡배치되었을 때의 레이아웃의일예를 도시하는 설명도,
도10은 본 실시형태의 반도체 장치에 있어서의 I/O 셀이 종적층 배치되었을 때의 레이아웃의 일예를 도시하는 설명도,
도11은 종래의 반도체 칩의 레이아웃의 일례를 도시하는 설명도,
도12는 종래의 반도체 칩의 레이아웃의 일례의 부분 확대도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 칩 12 : 코어 트랜지스터 영역
16 : 패드 배치영역 20 : I/O 셀
34 : 드라이버 회로부 36 : 인터페이스 회로부
40 : P형 트랜지스터 영역
이하, 본 발명의 적합한 실시 형태에 관해 도면을 이용하여 상세하게 설명한다.
1. 본 실시형태에 있어서의 반도체장치
도1에 본 실시형태에 있어서의 반도체 장치의 칩의 레이아웃의 일례를 도시한다.
여기서는 I/O 셀에 대해 전원 레벨 및 접지 레벨의 전위를 각각 공급하는 전원 레벨 공급선 및 접지 레벨 공급선의 도시를 생략하고 있다.
본 실시형태에 있어서의 반도체 장치(100)는 실리콘 등의 반도체 칩(110)을 포함하고, 도시하지 않은 접속단자와 반도체 칩(110)의 패드가 전기적으로 접속되게 되어 있다.
반도체 칩(110)은 코어 트랜지스터 영역(112), I/O 셀 배치영역(114), 패드 배치영역(116)을 가지고 있다.
코어 트랜지스터 영역(112)은 예컨대 게이트 어레이인 경우, 기본 셀이 어레이 형상으로 배열되어 있고, 이들 기본 셀끼리 배선층에 의해 접속함으로써, 사용자에 의해 설계된 주어진 기능을 가지는 동작회로가 구성된다.
I/O 셀 배치영역(114)은 코어 트랜지스터 영역(112)의 외주에 따라 형성되어 있고, 반도체 칩(110) 외부 회로와 코어 트랜지스터 영역(112)의 동작회로와의 인터페이스 기능을 구비하는 입력회로, 출력회로, 혹은 입출력 회로를 포함하는 다수의 I/O 셀(120)이 배열된다. 이 I/O 셀 배치영역(114)에는 배열된 I/O 셀(120)에 대해 전원 레벨 및 접지 레벨의 전위를 각각 공급하는 전원 레벨 공급선 및 접지 레벨 공급선이 환형상으로 배선된다.
패드 배치영역(116)은 I/O 셀 배치영역(114)의 외주에 따라 형성되어 있고, 반도체 칩(110) 외부의 회로와 I/O 셀 배치영역(114)의 입력회로, 출력회로 혹은 입출력 회로를 전기적으로 접속하기 위한 전극으로서의 다수의 패드(122)가 배열된다.
본 실시형태에 있어서의 반도체 장치(100)에서 반도체 칩(110)의 I/O 셀 배치영역(114)에 배치되는 I/O 셀(120)은 장방형의 형상으로 구성되고, 대응하는 패드의 배열방향(칩의 외측 가장자리부와 평행한 방향)에 대해 I/O 셀의 길이 방향(높이 방향)이 각각 평행하게 되도록, 또한, 패드의 배열방향과 수직인 방향으로 적어도 2단이상 배열되어 있는 것을 제1의 특징으로 한다.
도2에 본 실시형태의 반도체 장치의 반도체 칩에 배치된 I/O 셀의 제1의 예를 모식적으로 도시한다.
여기서는 반도체 칩(110)의 1변의 일부분을 확대하여 도시하고 있다.
반도체 칩(110)의 단부에 따라 배치된 패드(1221∼l223)의 배열방향에 대해 수직인 방향으로 칩 중심부의 방향으로 향해 그 길이 방향이 각각 평행하게 되도록 I/O 셀(1201∼1203)이 3단 배열되어 있다. 마찬가지로, 반도체 칩(110)의 단부에 따라 배치된 패드(1224∼1226)의 배열방향에 대해 수직인 방향으로 칩 중심부의 방향으로 향해 그 길이 방향이 각각 평행하게 되도록 I/O 셀(1206∼l204)이 3단 배열되어 있다. 여기서 배열되는 I/O 셀은 입력 셀, 출력 셀, 혹은 입출력 셀을 포함하고, 각각 동일 형상으로 형성되어 있다.
I/O 셀(1201∼1206)은 각각 패드 접속단자(1241∼1246)를 구비하고, 그 상층에 배치되는 인출 배선(1261∼1266)에 의해, 대응하는 패드(1221∼1226)와 전기적으로 접속된다. 지금까지, I/O 셀의 상층에 인출 배선을 배치함으로써, 기생소자가 발생하고, I/O 셀내의 입력회로, 출력회로, 혹은 입출력 회로의 전기적 특성이 문제가 되었지만, 최근의 신호 레벨의 저진폭화 등에 의해 전기적 특성의 열화를 피할 수 있게 되었다.
또한, I/O 셀(1201∼1206)은 각각 드라이버 회로부(1301∼1306)와 인터페이스 회로부(1321∼1326)를 포함한다.
드라이버 회로부(1321∼1326)는 대응하는 I/O 셀(1201∼1206)이 입력 셀인 경우는 입력 드라이버, 출력 셀인 경우는 출력 드라이버, 입출력 셀인 경우는 입력 드라이버 및 출력 드라이버를 포함한다. 이러한 드라이버 회로부(1321∼1326)를 포함하는 I/O 셀(1201∼1206)은 입력 셀, 출력 셀, 혹은 입출력 셀에 상관없이 거의 동등한 형상을 하고 있고, 각각 N형 트랜지스터 영역(1341∼1346)과, P형 트랜지스터 영역(1361∼1366)을 포함한다.
인터페이스 회로부(1321∼1326)는 각각 드라이버 회로부(1301∼1306)와 코어 트랜지스터 영역(112)에 형성된 기본 셀 사이의 인터페이스 회로로서, 신호 레벨의 변환을 행하는 레벨 시프터 회로를 포함한다.
레벨 시프터 회로는 외부회로가 5볼트계인 신호 레벨로, 코어 트랜지스터 영역(112)이 3볼트계의 신호 레벨인 경우, 외부회로에서의 5볼트계의 신호를 3볼트계의 신호 레벨로 변환하고, 코어 트랜지스터 영역(112)으로부터의 3볼트계의 신호를 5볼트계의 신호 레벨로 변환한다.
실제로 이들 I/O 셀(1201∼1206)의 상층에는 이들 각 셀에 전원 레벨 및 접지 레벨의 전위를 공급하기 위한 배선이 배치되지만, 도2에서는 그 도시를 생략하고 있다.
또한, 본 실시형태의 반도체 장치에 있어서의 I/O 셀(1201∼1206)은 1층 혹은 2층의 배선층만으로 내부의 드라이버 회로부(1301∼1306) 및 인터페이스 회로부(1321∼1326)를 구성하는 각 트랜지스터의 신호배선, 전원선 및 접지선을 배선하게 되어 있고, 종래와 같이 그 길이 방향이 패드의 배열방향에 대해 수직으로 배치되는 것도 가능하게 되어 있는 것을 제2의 특징으로 한다. 이 경우, 어느 하나의 배치를 행할 시에 새롭게 1층 혹은 2층의 배선층을 추가한다.
도3에 본 실시형태에 있어서의 반도체 장치의 반도체 칩에 배치된 I/O 셀의제2의 예를 모식적으로 도시한다.
여기서는 반도체 칩(110)의 1변의 일부분을 확대하여 도시하고 있다.
단, 도2에 도시한 레이아웃도와 대응하는 부분에는 동일부호를 붙여, 적절히 설명을 생략한다.
이 경우, 도2에 도시한 레이아웃과 다른 것은 각 I/O 셀(1201∼1205)에 구비된 패드 접속단자(1241∼1245)가, 대응하는 패드(1221∼1225)의 근방에 위치하게 되므로 인출 배선(1261∼1265)을 I/O 셀의 상층에 배치할 필요가 없는 점이다.
또한 실제로는, 이들 I/O 셀(1201∼1205)의 상층에는 이들 각 셀에 전원 레벨 및 접지 레벨의 전위를 공급하기 위한 배선이 배치되는데, 도3에서는 그 도시를 생략하고 있다.
이와 같이 패드의 배열방향에 대해 유연하게 배치할 수 있도록 한 I/O 셀은 반도체 장치의 패드수와 I/O 셀의 형상에 따라 도2 또는 도3중 어느 하나와 같이 배치할 수 있다.
여기서, I/O 셀(120)이 장방형의 형상을 하고, 그 장변(높이 방향)의 길이를 A, 단변(폭방향)의 길이를 B로 하여, [A/B]를“A/B"를 넘지 않는 최대의 정수로 나타내는 것으로 한다.
일반적으로 패드의 1변의 크기가 단변의 길이(B)보다도 작기 때문에, 도2에 도시하는 바와같이 패드의 배열방향에 대해 수직 방향으로 I/O 셀(120)을 [A/B]단 이하만큼 배열시킴과 동시에, 길이 방향의 A사이에 [A/B]개의 패드를 배치한 경우,I/O 셀(120)의 높이에 상당하는 길이(A)보다 폭방향을 [A/B]단만큼 배치시켰을 때의 높이 방향을 보다 작게 할 수 있다. 따라서, 반도체 칩의 면적을 축소화할 수 있다. 이는 코어 트랜지스터 영역을 변경하지 않고 행할 수 있으므로, 설계 공정수의 삭감을 실현하고, 비용 메리트 점에서도 효과적이다.
이에 대해, 도2에 도시하는 바와같이 패드의 배열방향에 대해 수직 방향으로 I/O 셀(120)을 [A/B]단보다 큰 단수만큼 배열시키는 경우에는 비용 메리트를 우선시키기 위해, 오히려 도3에 도시하는 바와같이 패드의 배열방향으로 I/O 셀(120)을 배열하는 것이 바람직하다.
그런데, 다핀화를 고려한 경우, 도2에 도시하는 바와같이 패드 배열방향에 대해 수직 방향으로 I/O 셀(120)을 [A/B]단보다 큰 단수만큼 배열시킴으로써, 이번에는 패드 피치를 좁게 할 수 있게 된다.
이와 같이 본 실시형태에 있어서의 반도체 장치에 적용되는 I/O 셀은 패드 배치의 유연성을 높일 수 있고, 그 결과로서 도2에 도시하는 바와같이 패드의 배열방향에 대해 수직 방향으로 I/O 셀(120)을 [A/B]단 이하만큼 배열시키면 비용적으로 효과를 얻을 수 있는 한편, 그 반대로 [A/B]단보다 큰 단수를 배열시킴으로써 패드 피치를 보다 좁게 할 수 있어, 다핀화에 대응할 수 있는 효과를 얻을 수 있다.
또한, 도2에 도시하는 바와같이 그 길이 방향이 패드의 배열방향과 평행하게 배열됨과 동시에, 패드 배열방향에 인접하여 배치되는 각 I/O 셀(예컨대, I/O셀(1201, 1206))의 인터페이스 회로부를 대향하여 배치함으로써 예컨대 인터페이스 회로부에 공급되는 전원 라인, 접지 라인 중 적어도 한쪽을 공용화하여 배선할 수 있다.
이하에, 이러한 본 실시형태의 반도체 장치에 적용되는 I/O 셀의 구체예에 대해 설명한다.
2. 본 실시형태의 반도체장치에 적용되는 I/O 셀의 구체예
2. 1 I/O 셀의 회로구성
도4는 본 실시형태의 반도체장치에 적용되는 I/O 셀로서, 출력 셀의 회로구성의 일예를 도시한다.
이 I/O 셀은 프리 버퍼 회로(200), 레벨 시프터 회로(210), 출력 버퍼 회로(220)를 포함한다. 레벨 시프터 회로(210)는 출력 버퍼 회로(220)의 P형 트랜지스터 제어용의 제1 레벨 시프터 회로(212)와, 출력 버퍼 회로(220)의 N형 트랜지스터 제어용의 제2 레벨 시프터 회로(214)를 포함한다.
여기서, 코어 트랜지스터 영역(112)이, 내부의 전원 레벨과 접지 레벨의 전위차(VDD)로 동작하고, 외부회로가 전원 레벨과 접지 레벨의 전위차(VDD2)로 동작하며, VDD2가 VDD보다 큰 것으로 한다.
프리 버퍼회로(200)에는 전원 레벨 공급선과 접지 레벨 공급선에 의해 전위차 VDD가 공급된다. 제1 및 제2의 레벨 시프터 회로(212, 214)에는 각각 복수쌍의전원 레벨 공급선과 접지 레벨 공급선에 의해 전위차(VDD, VDD2)가 공급된다. 출력 버퍼 회로(220)에는 전원 레벨 공급선과 접지 레벨 공급선에 의해 전위차(VDD2)가 공급된다.
프리 버퍼 회로(200)에는 코어 트랜지스터 영역(112)으로부터 신호 레벨이 VDD인 신호(A)와 인에이블 신호(E)가 입력된다. 제1 및 제2의 레벨 시프터 회로(2l2, 214)는 프리 버퍼 회로(200)에 의해 생성된 신호 레벨이 VDD인 신호(A)에 대응하는 P형 트랜지스터 제어용의 신호(P)와 N형 트랜지스터 제어용 신호(N)를 신호 레벨이 VDD2인 OP, ON으로 레벨 변환한다. 출력 버퍼 회로(220)는 이 제1 및 제2의 레벨 시프터 회로(212, 214)로 레벨 변환된 OP, ON에 의해, 신호 레벨이 VDD2인 출력신호를 패드 접속단자(X)에 출력한다. 패드 접속단자(X)는 대응하는 패드와 전기적으로 접속되어 있다.
또한, 이 출력 셀은 인에이블 신호(E)에 의해, 출력 버퍼 회로(220)의 출력신호를 하이 임피던스 상태로 할 수 있도록 되어 있다.
도5에, 도4에 도시한 프리 버퍼 회로(200)의 구성의 일예를 모식적으로 도시한다.
이 프리 버퍼 회로(200)에서는 단자(A)가, 소스 영역이 전원 레벨(VDD)에 전기적으로 접속된 드레인 영역이 단자(P)에 전기적으로 접속된 P형 트랜지스터(230)의 게이트 전극과, 소스 영역이 접지 레벨(VSS)에 전기적으로 접속된 N형 트랜지스터(232)의 게이트 전극에 전기적으로 접속된다. 단자(E)는 인버터 회로(234)의 입력단자와, 소스 영역이 접지 레벨(VSS)에 전기적으로 접속되어 드레인 영역이 단자(N)에 전기적으로 접속된 N형 트랜지스터(236)의 게이트 전극과, 드레인 영역이 단자(N), 소스 영역이 단자(P)에 전기적으로 접속된 P형 트랜지스터(238)의 게이트 전극에 전기적으로 접속된다. 인버터 회로(234)의 출력단자는 소스 영역 및 드레인 영역이 단자(N) 및 단자(P)에 전기적으로 접속된 N형 트랜지스터(240)의 게이트 전극과, 소스영역이 전원 레벨(VDD)에 전기적으로 접속되어 드레인 영역이 단자(P)에 전기적으로 접속된 P형 트랜지스터(242)의 게이트 전극에 전기적으로 접속된다.
단자(E)에서 논리 레벨「H」의 신호가 입력되면, N형 트랜지스터(236)가 도통하여 단자(N)가 접지 레벨(VSS)에 접속됨과 동시에, P형 트랜지스터(238)가 차단된다. 인버터 회로(234)의 출력단자는 논리 레벨「L」로 되고, P형 트랜지스터(242)가 도통하여 단자(P)가 전원 레벨(VDD)에 접속된다. 즉, 단자(E)에서 논리 레벨「H」의 신호가 입력되면, 단자(A)의 신호에 상관없이 단자(P)는 논리 레벨「H」,단자(N)는 논리 레벨 「L」을 출력한다.
한편, 단자(E)에서 논리 레벨 「L」의 신호가 입력되면, N형 트랜지스터(236)는 차단되고, P형 트랜지스터(238) 및 N형 트랜지스터(240)는 도통한다. 따라서, 단자(A)에서의 논리 레벨을 반전시킨 레벨이 단자(P)와 단자(N)에서 출력된다.
도6에, 도4에 도시한 제1 레벨 시프터 회로(212)의 구성의 일례를 모식적으로 도시한다.
단자(P)는 인버터 회로(250)의 입력단자와, P형 트랜지스터(252)의 게이트 전극과, 소스 영역이 접지 레벨(VSS)에 전기적으로 접속되는 N형 트랜지스터(254)의 게이트 전극과 전기적으로 접속된다. 인버터 회로(250)는 전원 레벨(VDD)과 접지 레벨(VSS)이 공급되고, 그 논리 레벨「H」에 대응하는 출력은 이들 전위차가 출력된다. P형 트랜지스터(252)의 드레인 영역과 N형 트랜지스터(254)의 드레인 영역은 상호 전기적으로 접속되고, 인버터 회로(256)의 입력단자와, 소스 영역이 전원 레벨(VDD2)에 전기적으로 접속된 P형 트랜지스터(258)의 게이트 전극에 전기적으로 접속된다. 인버터 회로(256)는 전원 레벨(VDD2)과 접지 레벨(VSS)의 전위차가 공급되고, 그 논리 레벨 「H」에 대응하는 출력은 이들 전위차가 출력된다.
인버터 회로(250)의 출력 단자는 소스 영역이 접지 레벨(VSS)에 전기적으로 접속된 N형 트랜지스터(260)의 게이트 전극과, 소스 영역이 N형 트랜지스터(260)의 드레인 영역에 전기적으로 접속되어 드레인 영역이 P형 트랜지스터(258)의 드레인 영역에 전기적으로 접속된 P형 트랜지스터(262)의 게이트 전극과 전기적으로 접속된다. N형 트랜지스터(260)의 드레인 영역은 소스 영역이 전원 레벨(VDD2)에 전기적으로 접속되어 드레인 영역이 P형 트랜지스터(252)의 소스 영역에 전기적으로 접속된 P형 트랜지스터(264)의 게이트 전극에 전기적으로 접속된다.
인버터 회로(256)의 출력 단자는 단자(OP)에 전기적으로 접속된다.
단자(P)에서 신호 레벨이 전원 레벨(VDD)인 논리 레벨「H」가 입력되면, N형 트랜지스터(254)가 도통하고, 인버터 회로(256)의 입력단자는 접지 레벨(VSS)과 접속된다. 인버터 회로(256)는 논리 레벨 「H」로서 단자(OP)에서 전원 레벨(VDD2)과 접지 레벨(VSS)의 전위차를 출력한다.
단자(P)에서 논리 레벨 「L」이 입력되면, 인버터 회로(250)의 출력 단자가 신호 레벨이 전원 레벨(VDD)인 논리 레벨「H」로 되고, N형 트랜지스터(260)를 도통시킨다. P형 트랜지스터(264)가 도통되고, 단자(P)에서의 논리 레벨「L」에서 도통해 있는 P형 트랜지스터(252)에 의해, 인버터 회로(256)의 입력단자는 전원 레벨(VDD2)과 접속된다. 따라서, 인버터 회로(256)는 논리 레벨「L」을 단자(OP)에서 출력한다.
도7에, 도4에 도시한 제2 레벨 시프터 회로(214)의 구성의 일예를 도시한다.
단자(N)는 인버터 회로(270)의 입력단자와, 소스 영역이 접지 레벨에 전기적으로 접속되어 드레인 영역이 인버터 회로(272)의 입력단자에 전기적으로 접속된 N형 트랜지스터(274)의 게이트 전극에 전기적으로 접속된다. 인버터 회로(270)는 전원 레벨(VDD)과 접지 레벨(VSS)이 공급되고, 그 논리 레벨「H」에 대응하는 출력은 이들 전위차가 출력된다. N형 트랜지스터(274)의 드레인 영역은 소스 영역이 전원 레벨(VDD2)에 전기적으로 접속된 P형 트랜지스터(276)의 드레인 영역과 P형 트랜지스터(278)의 게이트 전극에 전기적으로 접속된다. P형 트랜지스터(276)의 게이트 전극과, P형 트랜지스터(278)의 드레인 영역과, N형 트랜지스터(280)의 드레인 영역은 서로 전기적으로 접속된다. 인버터 회로(270)의 출력단자는 소스영역이 접지 레벨(VSS)에 전기적으로 접속된 N형 트랜지스터(280)의 게이트 전극에 전기적으로 접속된다. 인버터 회로(272)의 출력단자는 단자(ON)에 전기적으로 접속된다.
단자(N)에서 신호 레벨이 전원 레벨(VDD)인 논리 레벨「H」가 입력되면, N형 트랜지스터(274)가 도통되고, 인버터 회로(272)의 입력단자는 접지 레벨(VSS)과 접속된다. 인버터 회로(272)는 논리 레벨「H」로서 단자(ON)에서 전원 레벨(VDD2)과 접지 레벨(VSS)의 전위차를 출력한다.
단자(N)에서 논리 레벨「L」이 입력되면, 인버터 회로(270)의 출력단자가 신호 레벨이 전원 레벨(VDD)의 논리 레벨「H」로 되고, N형 트랜지스터(280)를 도통시킨다. P형 트랜지스터(276)가 도통되고, 인버터 회로(270)의 입력단자는 전원 레벨(VDD2)과 접속된다. 따라서, 인버터 회로(272)는 논리 레벨「L」을 단자(ON)에서 출력한다.
도8에, 도4에 도시한 출력 버퍼 회로(220)의 구성의 일예를 모식적으로 도시한다.
단자(OP)는 소스 영역이 전원 레벨(VDD2)에 접속된 P형 트랜지스터(290)의 게이트 전극에 전기적으로 접속된다. 단자(ON)는 소스 영역이 접지 레벨(VSS)에 전기적으로 접속된 N형 트랜지스터(292)의 게이트 전극과 전기적으로 접속된다. P형 트랜지스터(290)의 드레인 영역과 N형 트랜지스터(292)의 드레인 영역은 상호 전기적으로 접속되고, 또한 단자(X)와, 게이트 전극 및 소스 영역이 전원 레벨(VDD2)에 전기적으로 접속되는 P형 트랜지스터(294)의 드레인 영역과, 게이트 전극 및 소스 영역이 접지 레벨(VSS)에 전기적으로 접속되는 N형 트랜지스터(296)의 드레인 영역과 전기적으로 접속된다.
즉, 단자(OP)와 단자(ON)에서의 신호에 따라 단자(X)로부터 전원 레벨(VDD2)과 접지 레벨(VSS) 사이의 전위차로 동작하는 출력신호가 출력된다. 따라서, 도4에 도시하는 단자(E)에서 논리 레벨「L」이 입력되었을 때, 상술한 바와같이 단자(OP), 단자(ON)에서는 각각 논리 레벨「H」가 입력되므로, P형 트랜지스터(290) 및 N형 트랜지스터(292)는 비도통 상태로 되고, 단자(X)는 하이 임피던스로 상태로 된다.
예컨대, 이러한 트랜지스터에 의해 구성된 회로를 포함하는 I/O 셀은 이하에 기술하는 바와같이 반도체 칩에 배치된다.
2. 2 I/O 셀의 횡배치
이하에서는 패드의 배열방향에 대해 그 길이 방향이 수직으로 되도록 배치되는 I/O 셀의 배치를 횡배치로 한다.
도9에, 본 실시형태의 반도체 장치에 있어서의 I/O 셀이 횡배치되었을 때의 레이아웃의 일예를 도시한다.
여기서 본 실시형태의 반도체 장치의 반도체 칩(300)의 외측 가장자리부에 따라 배열된 패드(3101∼3104)에 대응하여, 도4 내지 8에 도시한 출력 셀인 I/O 셀(3201∼3204)이 패드의 배열방향에 대해 그 길이 방향이 수직으로 되도록 배열되어 있다.
도9에서 I/O 셀(3201∼3204)은 동일한 구조를 이루고 있는데, I/O 셀(3201)에 대해서는 제1 및 제2층 배선에 의한 내부의 신호배선을 나타내고, I/O 셀(3202)에 대해서는 도4 내지 8에서 설명한 회로가 배치되는 트랜지스터 영역을 나타낸다.
즉, 각 I/O 셀은 I/O 셀(3202)에 표시하는 바와같이 각각 드라이버 회로부(322)와, 인터페이스 회로부(324)를 가지고 있다. 드라이버 회로부(322)에는 도8에서 도시한 출력 버퍼 회로가 구성된다. 인터페이스 회로부(324)에는 도6에서 도시한 프리 버퍼 회로부와 도7에서 도시한 제1 및 제2의 레벨 시프터 회로가 구성되고, 코어 트랜지스터 영역(330) 사이의 신호의 인터페이스 기능을 다한다.
각 I/O 셀의 드라이버 회로부(322)는 N형 트랜지스터 영역(326)과, P형 트랜지스터 영역(328)을 가지고, 각각 N형 트랜지스터와, P형 트랜지스터에 의해 회로 구성된다.
드라이버 회로부(322) 및 인터페이스 회로부(324)에서는 각각 제1층 배선(340, 342)에 의해, 내부의 전원 레벨 및 접지 레벨의 배선과, 각 트랜지스터의 신호배선이 행해진다.
드라이버 회로부(322)의 N형 트랜지스터 영역(326)의 상층에는 이 N형 트랜지스터 영역(326)의 N형 트랜지스터 등에 접지 레벨(VSS)을 공급하기위한 접지 레벨 공급선(350, 352)이 제2층 배선에 의해 배선된다. 즉, I/O 셀의 드라이버 회로부의 내부배선을 제1층 배선에 의해 행함으로써, 반도체 칩의 외측 가장자리부에 따라 횡배치되는 I/O 셀의 상층을 제2층 배선으로 환형상으로 배선시키는 것이 가능해진다.
마찬가지로, 드라이버 회로부(322)의 P형 트랜지스터 영역(328)의 상층에는 이 P형 트랜지스터 영역(328)의 P형 트랜지스터 등에 전원 레벨(VDD2, VDD)을 각각 공급하기 위한 전원 레벨 공급선(360, 362) 혹은 접지 레벨(VSS)을 공급하기 위한 접지 레벨 공급선(364)이 제2층 배선에 의해 배선된다. 이들 전원 레벨 공급선(360, 362), 접지 레벨 공급선(364)도 반도체 칩의 외측 가장자리부에 따라 횡배치되는 I/O 셀의 상층을 제2층 배선으로 환형상으로 배선시킨다.
인터페이스 회로부(324)의 상층에는 도5 내지 도7에 도시한 프리 버퍼 회로 및 제1 및 제2 레벨 시프터 회로를 구성하는 P형 트랜지스터 및 N형 트랜지스터에, 각각 전원 레벨(VDD2, VDD)를 공급하는 전원 레벨 공급선(370, 372)과, 접지 레벨(VSS)을 공급하는 접지 레벨 공급선(380, 382)이 제2층 배선에 의해 배선된다. 이들 전원 레벨 공급선(370, 372), 접지 레벨 공급선(380, 382)도 반도체 칩의 외측 가장자리부에 따라 횡배치되는 I/O 셀의 상층을 제2층 배선으로 환형상으로 배선시킨다.
이 경우, 각 I/O 셀의 장변 길이를 A, 단변 길이를 B로 하면, 패드(3101∼3104)의 패드 피치(390)는 거의 B로서 배치하는 것이 가능해진다.
2. 3 I/O 셀의 종적층 배치
그런데, 상술한 바와같이 [A/B]단 이하를 도2에 도시한 바와같이, 패드의 배열방향에 대해 그 길이 방향이 평행하게 되도록 하고, 또한 반도체 칩의 외측 가장자리부에서 칩 중심부의 방향으로 상술한 I/O 셀을 복수단 배치함으로써, 패드 피치의 자유도를 향상시킬 수 있다. 여기서, 이러한 I/O 셀의 배치를 종적층 배치로 한다.
도10에, 본 실시형태의 반도체 장치에 있어서의 I/O 셀이 종적층 배치되었을 때의 레이아웃의 일예를 도시한다.
또한, [A/B]가 “3”인 것으로 하고, 3단 종적층 배치의 일예를 나타낸다. 따라서, “A”가 “3B”보다도 클 때, 패드 피치의 간격을 확대할 수 있고, 또한 내부 코어 트랜지스터 영역을 변경하지 않고 칩 면적을 축소화할 수 있다.
여기서는, 본 실시형태의 반도체 장치의 반도체 칩(300)의 외측 가장자리부에 따라 배열된 패드(4101∼4106)에 대응하고, 도4 내지 8에 도시한 출력 셀인 I/O 셀(3201∼3206)이 3단 종적층 배치되어 있다. 즉, 도9에서 도시한 바와같이 횡배치된 I/O 셀은 내부의 제1 및 제2층 배선을 그대로, 종적층 배치되고, 각 I/O 셀에 배선되는 제1 혹은 제2층 배선과 접속하므로, 제3 및 제4층 배선이 추가 배선되어있다. 3단 종적층 배치된 I/O 셀의 인터페이스 회로부는 각각 인접하는 종적층 배치된 I/O 셀군의 각 I/O 셀의 인터페이스 회로부와 대향하도록 배치된다.
패드(4101, 4102, 4103, 4104, 4105, 4106)는 각각 I/O 셀(3203, 3201, 3202, 3206, 3204, 3205)에 대응시키고, 제3층 배선(420)에 의해 전기적으로 접속된다.
또한, I/O 셀(3201∼3203)에 관해서는 내부의 제1 및 제2층 배선과, 각 패드와의 접속관계를 도시하고 있다. 한편, I/O 셀(3204∼3206)에 관해서는 제3 및 제4층 배선의 접속관계를 나타내고, 제1 및 제2층 배선의 도시를 생략하고 있다.
이들 I/O 셀의 상층에는 제4층 배선에 의해, 접지 레벨 및 전원 레벨이 공급되는 접지 레벨 공급선(430), 전원 레벨 공급선(432)이 배선되어 있다. 이와 같이, 각 I/O 셀내를 제1 및 제2층 배선으로 행하고, 패드사이를 제3층 배선으로 배선함으로써, 반도체 칩의 외측 가장자리부에 따라 3단 종적층 배치되는 I/O 셀의 상층을 제4층 배선으로 환형상으로 배선시키는 것이 가능해진다.
또한, 이 경우의 패드 피치(450)는 I/O 셀의 폭(B)에 한정되지 않고, 더욱 자유롭게 배치할 수 있음과 동시에, I/O 셀 배치영역의 높이 방향의 길이(460)가 “3B”로 되기 때문에, I/O 셀의 높이 “A”의 경우보다 칩 면적을 축소화할 수 있다.
또한, 인접하는 I/O 셀군의 각 I/O 셀에 있어서, 인터페이스 회로부를 대향 배치함으로써, 예컨대 레벨 시프터 회로에 필요로 되는 다전원의 전원 레벨 공급선을 공용하는 것도 가능해지고, I/O 셀 배치영역에서의 배선 자유도를 대폭 향상시키거나, EMI 대책에 공급선의 폭을 확대하는 것도 가능해진다.
본 발명은 본 실시형태에 한정되는 것이 아니라, 본 발명의 요지의 범위내에서 다양한 변형 실시가 가능하다.
본 실시형태에서는 패드가 반도체 칩의 외측 가장자리부에 따라 배치되는 것으로 설명했지만, 이에 한정되는 것은 아니다. 예컨대 반도체 칩의 외측 가장자리부에 지그재그 배치하도록 해도 되고, 능동면 범프와 같이 트랜지스터의 능동 영역에 패드를 배치하도록 해도 된다.
또한, 본 실시형태에서는 I/O 셀을 제1 및 제2의 전원 레벨이 공급되는 2전원계로서, 드라이버 회로부와 인터페이스 회로부로 이루어지는 것으로 설명했는데, 이에 한정되는 것은 아니다. 3종류 이상의 전원 레벨이 공급되고, 이들 각 전원 레벨에 대응한 다수의 회로부로 이루어지는 것이어도 동일하게 적용할 수 있다.

Claims (16)

  1. 주어진 외부장치와 전기적으로 접속되는 반도체 장치에 포함되고, 상기 외부장치와의 사이의 전기적인 인터페이스 기능을 가지는 I/O 셀을 배치하는 I/O 셀 배치방법에 있어서,
    적어도 2단 이상의 I/O 셀을 칩의 외측 가장자리부에서 칩 코어부로 향해, 그 길이방향이 각각 상기 외측 가장자리부와 평행하게 되도록 배열하는 것을 특징으로 하는 I/O 셀 배치방법.
  2. 제1항에 있어서,
    상기 칩의 외측 가장자리부에 따라 다수의 패드를 배열하고,
    상기 패드와 각각 대응하는 상기 I/O 셀을 전기적으로 접속하는 것을 특징으로 하는 I/O 셀 배치방법.
  3. 제2항에 있어서,
    상기 I/O 셀에서 칩 코어부측에 다수의 패드를 배치하고,
    상기 패드와 각각 대응하는 상기 I/O 셀을 전기적으로 접속하는 것을 특징으로 하는 I/O 셀 배치방법.
  4. 제1항에 있어서,
    상기 I/O 셀의 영역의 길이 방향의 길이를 A, 다른쪽 길이를 B로 하였을 때, 그 길이 방향이 각각 평행하게 되도록 [A/B](단, [x]는 x를 넘지않는 최대의 정수)단 이하의 I/O 셀을 배열하는 것을 특징으로 하는 I/O 셀 배치방법.
  5. 제1항에 있어서,
    상기 I/O 셀의 영역의 길이방향의 길이를 A, 다른쪽 길이를 B로 하였을 때, 그 길이 방향이 각각 평행하게 되도록 [A/B]보다 큰 단수의 I/O 셀을 배열하는 것을 특징으로 하는 I/O 셀 배치방법.
  6. 제1항에 있어서,
    상기 I/O 셀이 제1 및 제2의 전원이 공급되는 제1 및 제2의 영역을 포함하는 다수의 영역을 가지고, 상기 I/O 셀이 상기 길이 방향에 서로 인접하여 배치되는 경우, 상기 제2의 전원이 공급되는 제2의 영역을 상호 대향하여 배열하는 것을 특징으로 하는 I/O 셀 배치방법.
  7. 제6항에 있어서,
    상기 제2의 전원 레벨은 상기 칩 코어부에 공급되는 전원 레벨로서, 상기 제2의 전원 레벨이 공급되는 제2의 영역은 상기 제1 및 제2의 전원 레벨사이의 신호 레벨 변환을 행하는 레벨 시프터 회로가 배치되어 있는 것을 특징으로 하는 I/O 셀의 배치방법.
  8. 제1항 내지 제7항 중 어느 한항에 있어서,
    상기 I/O 셀은 적어도 배선층 이외의 층이 공통화되어, 제1의 상태로 배치되는 경우와, 이를 회전시킨 제2의 상태로 배치되는 경우로 공용되어 있는 것을 특징으로 하는 I/O 셀 배치방법.
  9. 제8항에 있어서,
    상기 I/O 셀은 상기 제1 상태에서는 제1 배선층에 의해 전원 레벨을 공급하고, 상기 제2 상태에서는 상기 제1 배선층에 접속된 제2의 배선층에 의해 상기 전원 레벨을 공급하는 것을 특징으로 하는 I/O 셀의 배치방법.
  10. 주어진 외부장치와 전기적으로 접속되는 반도체 장치에 있어서,
    칩의 외측 가장자리부에서 칩 코어부로 향해 그 길이 방향이 각각 상기 외측 가장자리부와 평행하게 되도록 적어도 2단 이상 배열되고, 상기 외부장치와의 사이의 전기적인 인터페이스 기능을 가지는 I/O 셀을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 칩의 외측 가장자리부에 따라 배열되고, 각각이 대응하는 상기 I/O 셀과 전기적으로 접속되는 다수의 패드를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 I/O 셀에서 칩 코어부측으로 배열되고, 각각이 대응하는 상기 I/O 셀과 전기적으로 접속되는 패드를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    상기 I/O 셀의 영역의 길이 방향의 길이를 A, 다른쪽 길이를 B로 하였을 때, 그 길이 방향이 각각 평행하게 되도록 [A/B](단, [x]는 x를 넘지않는 최대의 정수)단 이하의 I/O 셀이 배열되는 것을 특징으로 하는 반도체 장치.
  14. 제10항에 있어서,
    상기 I/O 셀의 영역의 길이 방향의 길이를 A, 다른쪽 길이를 B로 하였을 때, 그 길이 방향이 각각 평행하게 되도록 [A/B]보다 큰 단수의 I/O 셀이 배열되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제10항 내지 제14항중 어느 한항에 있어서,
    상기 I/O 셀이 제1 및 제2의 전원이 공급되는 제1 및 제2의 영역을 포함하는 다수의 영역을 가지고, 2개의 상기 I/O 셀이 상기 길이 방향에 상호 인접하여 배치되는 경우, 상기 제2의 전원이 공급되는 제2의 영역이 상호 대향하여 배열되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제2의 전원 레벨은 상기 칩 코어부에 공급되는 전원 레벨로서, 상기 제2의 전원 레벨이 공급되는 제2의 영역은 상기 제1 및 제2 전원 레벨사이의 신호 레벨 변환을 행하는 레벨 시프터 회로가 배치되는 영역인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190572A (ja) * 2000-12-20 2002-07-05 Fujitsu Ltd 半導体装置、レイアウトデータ設計装置、及び記録媒体
US6671865B1 (en) * 2001-11-27 2003-12-30 Lsi Logic Corporation High density input output
US6858945B2 (en) * 2002-08-21 2005-02-22 Broadcom Corporation Multi-concentric pad arrangements for integrated circuit pads
US6803801B2 (en) * 2002-11-07 2004-10-12 Lsi Logic Corporation CMOS level shifters using native devices
JP4561036B2 (ja) * 2003-03-03 2010-10-13 ソニー株式会社 半導体装置及び半導体装置のレイアウト設計方法
US7739638B2 (en) * 2003-03-06 2010-06-15 Fujitsu Limited Circuit analyzing device, circuit analyzing method, program, and computer readable information recording medium considering influence of signal input to peripheral circuit which does not have logical influence
JP3947119B2 (ja) * 2003-03-06 2007-07-18 富士通株式会社 半導体集積回路
JP4146290B2 (ja) * 2003-06-06 2008-09-10 株式会社ルネサステクノロジ 半導体装置
US7165232B2 (en) * 2003-12-11 2007-01-16 Faraday Technology Corp. I/O circuit placement method and semiconductor device
CN100430731C (zh) * 2004-03-24 2008-11-05 西北工业大学 微型惯性传感器件的芯核建模方法及芯核库
US20050285281A1 (en) * 2004-06-29 2005-12-29 Simmons Asher L Pad-limited integrated circuit
US7075179B1 (en) * 2004-12-17 2006-07-11 Lsi Logic Corporation System for implementing a configurable integrated circuit
CN100421241C (zh) * 2005-01-18 2008-09-24 松下电器产业株式会社 半导体集成电路
US7266789B2 (en) * 2005-04-04 2007-09-04 International Business Machines Corporation Method and apparatus of optimizing the IO collar of a peripheral image
JP4671739B2 (ja) * 2005-04-05 2011-04-20 パナソニック株式会社 半導体集積回路装置及びこれに備えるｉ／ｏセル
US20060286754A1 (en) * 2005-06-16 2006-12-21 Eiichi Hosomi Semiconductor device with interface circuit and method of configuring semiconductor devices
US7942719B2 (en) * 2007-10-03 2011-05-17 Mattel, Inc. Miniature toy for supporting doll on a bicycle
CN102272917B (zh) * 2009-11-30 2014-03-19 松下电器产业株式会社 半导体集成电路
JP5486376B2 (ja) * 2010-03-31 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US8196087B2 (en) * 2010-04-14 2012-06-05 Newport Media, Inc. Chip area optimized pads
JP5727288B2 (ja) 2011-04-28 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム
US8373441B1 (en) * 2011-09-20 2013-02-12 Lsi Corporation Orienting voltage translators in input/output buffers
JP5896682B2 (ja) * 2011-10-18 2016-03-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8975919B1 (en) * 2012-09-21 2015-03-10 Cadence Design Systems, Inc. Dual row I/O with logic embedded between rows
JP6190295B2 (ja) * 2014-03-12 2017-08-30 株式会社東芝 半導体チップ、および半導体パッケージ
JP6118923B2 (ja) * 2016-01-26 2017-04-19 ルネサスエレクトロニクス株式会社 半導体集積回路装置
WO2020065905A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置
CN112868094B (zh) * 2018-10-19 2024-05-28 株式会社索思未来 半导体芯片

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4577276A (en) * 1983-09-12 1986-03-18 At&T Bell Laboratories Placement of components on circuit substrates
JPS6381945A (ja) 1986-09-26 1988-04-12 Hitachi Ltd 半導体集積回路装置
US5051917A (en) * 1987-02-24 1991-09-24 International Business Machines Corporation Method of combining gate array and standard cell circuits on a common semiconductor chip
JP2664465B2 (ja) * 1989-03-15 1997-10-15 富士通株式会社 半導体装置のセル配置方法
JPH03214658A (ja) 1990-01-18 1991-09-19 Sharp Corp 多重構造バッファセル
JP3233627B2 (ja) 1990-06-20 2001-11-26 セイコーエプソン株式会社 半導体装置
JPH04127556A (ja) 1990-09-19 1992-04-28 Fujitsu Ltd 半導体集積回路
JPH04171756A (ja) 1990-11-02 1992-06-18 Mitsubishi Electric Corp 半導体集積回路装置
JPH0613588A (ja) 1992-06-25 1994-01-21 Seiko Epson Corp マスタスライス方式の半導体装置
US6130550A (en) * 1993-01-08 2000-10-10 Dynalogic Scaleable padframe interface circuit for FPGA yielding improved routability and faster chip layout
GB9323144D0 (en) 1993-11-10 1994-01-05 Texas Indstruments Limited Multi-slot i/os
JPH07263628A (ja) 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置
US5604710A (en) * 1994-05-20 1997-02-18 Mitsubishi Denki Kabushiki Kaisha Arrangement of power supply and data input/output pads in semiconductor memory device
US5798541A (en) * 1994-12-02 1998-08-25 Intel Corporation Standard semiconductor cell with contoured cell boundary to increase device density
US5701441A (en) * 1995-08-18 1997-12-23 Xilinx, Inc. Computer-implemented method of optimizing a design in a time multiplexed programmable logic device
JPH0974139A (ja) 1995-09-06 1997-03-18 Matsushita Electric Ind Co Ltd 半導体集積回路およびその配置配線方法
US5734582A (en) * 1995-12-12 1998-03-31 International Business Machines Corporation Method and system for layout and schematic generation for heterogeneous arrays
DE69632271T2 (de) * 1996-10-28 2005-04-21 Mitsubishi Electric Corp Integrierte speicherschaltungsanordnung mit logischer schaltungskompatibler struktur
JP3420694B2 (ja) * 1996-12-27 2003-06-30 株式会社東芝 スタンダードセル方式の集積回路
JPH10229129A (ja) * 1997-02-18 1998-08-25 Oki Electric Ind Co Ltd 半導体集積回路のチップレイアウト及びその検証方法
JP2910724B2 (ja) 1997-04-09 1999-06-23 日本電気株式会社 入出力バッファ
US5936877A (en) * 1998-02-13 1999-08-10 Micron Technology, Inc. Die architecture accommodating high-speed semiconductor devices

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