CN101276809A - 半导体器件及其制造方法 - Google Patents

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Abstract

第一半导体元件1被掩埋在第一绝缘材料2中；第二半导体元件5被第二绝缘材料6覆盖；连接电极4被掩埋在布置于第一半导体元件1的电路表面和第二半导体元件5的电路表面之间的第一绝缘材料2中；外部接线端子8布置在第一绝缘材料2的下表面上，该下表面面向和第一半导体元件的电路表面相反的第一半导体元件的下表面相同的方向；连接电极4形成用于使第一半导体元件1的电路表面和第二半导体元件5的电路表面相互电连接的通路的一部分；第一半导体元件1和外部接线端子8借助布线3和穿过绝缘层的除了掩埋连接电极4的绝缘层区域之外的区域的通路7相互电连接。

Description

半导体器件及其制造方法
1.技术领域
本发明涉及一种半导体器件及其制造方法。更具体地，本发明涉及一种具有多个半导体元件的半导体器件及其制造方法。
2.背景技术
近年来，由于技术发展，已经开发了片中片(chip on chip)类型的半导体器件。例如，专利文献1(JP-A-2006-19433；尤其是图1至4和31)描述了一种具有如下结构的半导体器件，在该结构中布线层由工作为支撑层的硅层支撑用于支撑布线层以由此形成平板状布线构件，在平板状布线构件中形成贯通电极(through electrode)以贯穿布线层和支撑层，并且半导体元件被安装在贯通电极插入其间的布线构件的相反表面上。这里，提供用于进行与各自外部接线端子连接的导体通孔被掩埋在涂敷覆盖安装在布线构件的表面之一上的半导体元件侧面的密封树脂中。
另外，在专利文献1中公开的半导体器件的结构是，安装在布线构件的相反表面上的半导体元件借助贯通电极相互连接，并且半导体元件之一安装在焊球形成为外部接线端子的电极形成面上。
专利文献1中公开的已知半导体器件以如下方式制造。首先，半导体器件以面朝下的方式被安装在形成于支撑基板上的布线构件上并与导体通孔一起用树脂密封。在移除密封树脂以暴露出导体通孔的表面之后移除支撑基板。当移除支撑基板之后，用于使半导体元件相互连接的贯通电极暴露出，以使另一半导体元件以面朝下的方式安装在贯通电极上以制造半导体器件。
然而，在专利文献1中公开的半导体器件通过以下问题完成。
第一个问题是使用硅层作为布线构件中的支撑层。虽然可使用硅蚀刻或RIE形成穿过布线层和支撑层的贯通电极，但使用这种技术会增加半导体器件的制造成本。
另外，制造工艺复杂且麻烦会进一步增加制造成本。更具体地，用于与外部接线端子连接的导体通孔需要预先形成在布线构件上，在安装半导体元件并用树脂密封之后研磨和移除密封树脂以使用导体通孔作为电极的制造步骤包括暴露金属表面的步骤。在该步骤中金属和树脂需要同时被研磨以便精细金属碎片会分散在树脂表面上而引起电极之间的短路。
第二个问题是半导体元件安装在焊球形成为外部接线端子的电极形成面上。当在母板上安装这种封装时，外部接线端子的焊球的高度必须通过考虑所安装的半导体元件的厚度来确定。于是，需要增加焊料的数量使得反过来使电极的直径必须被加大从而使得不能够以小间距布置端子。另一方面，当以小间距布置端子而没有增加焊球数量时，半导体元件可能与母板接触而在焊料的一部分上产生有缺陷的连接。
另外，虽然两个半导体元件二者均被安装成相对布线构件面向下，但以细间距布置位于用于使芯片相互连接的区域中的贯通电极以便必须进行两次高精度倒装芯片安装操作而因此降低了制造产率。由于高精度安装，所以不可避免地延长了对准必须花费的时间，而因此了增加制造成本。
发明内容
根据本发明，提供了一种半导体器件，具有：第一半导体元件和第二半导体元件，它们各自的电路表面侧彼此相对定位；第一半导体元件的侧面的至少一部分被掩埋在第一绝缘材料中；第二半导体元件的至少电路表面由第二绝缘材料覆盖；连接电极，其被掩埋在布置于第一半导体元件的电路表面和第二半导体元件的电路表面之间的绝缘层中；外部接线端子，其被布置在第一绝缘材料的表面上，该表面面向和与第一半导体元件电路表面相反的表面相同的方向；该连接电极形成用于使第一半导体元件的电路表面和第二半导体元件的电路表面相互电连接的通路的至少一部分；第一半导体元件和外部接线端子借助穿过绝缘层的除了掩埋连接电极的绝缘层区域之外的区域的导电构件相互电连接。
在本发明的一个方面，该导电构件穿过第一绝缘材料。
在本发明的一个方面，该绝缘层包括第一绝缘材料的至少一部分。在本发明的一个方面，该导电构件包括沿着第一绝缘材料和第二绝缘材料的界面布置的布线和掩埋在第一绝缘材料中的通路。在本发明的一个方面，该导电构件包括掩埋在第一绝缘材料中的焊线。在本发明的一个方面，该导电构件包括安装于第一半导体元件的金属凸起、沿着第一绝缘材料和第二绝缘材料的界面布置的布线、和掩埋在第一绝缘材料中的通路。
在本发明的一个方面，该绝缘层由第二绝缘材料的至少一部分形成。在本发明的一个方面，该导电构件包括掩埋在第二绝缘材料中的焊线、沿着第一绝缘材料和第二绝缘材料的界面布置的布线、和掩埋在第一绝缘材料中的通路。
在本发明的一个方面，该通路填充有金属。在本发明的一个方面，该连接电极由安装于第一半导体元件的金属凸起制成。在本发明的一个方面，金属板安装于第一半导体元件的其电路表面相反的表面。在本发明的一个方面，金属板的侧面的至少一部分被掩埋在第一绝缘材料中。在本发明的一个方面，该金属板还用作布线层。
根据本发明，还提供了一种制造上述半导体器件的方法，包括：
在支撑基板上形成该外部接线端子的步骤；
将第一半导体元件1面朝上在不同于形成该外部接线端子的区域的区域中布置在支撑基板上的步骤；
将第一半导体元件的侧面的至少一部分和该外部接线端子掩埋在第一绝缘材料中的步骤；
将导电构件的至少一部分形成在第一绝缘材料中的步骤；
将第二半导体元件面朝下借助该连接电极连接至第一半导体元件的步骤；
借助第二绝缘材料覆盖第二半导体元件的至少电路表面的步骤；以及
移除该支撑基板的步骤。
在本发明的一个方面，在第一绝缘材料中形成导电构件的至少一部分的步骤中形成该连接电极。在本发明的一个方面，在支撑基板上形成外部接线端子的步骤中，在不同于形成外部接线端子的区域的区域中在支撑基板上形成金属板。在本发明的一个方面，在第一绝缘材料中形成导电构件的至少一部分的步骤之后，形成用于使该导电构件的至少一部分和第一半导体元件相互电连接的焊线。
根据本发明，还提供了一种制造上述半导体器件的方法，包括：
在支撑基板上形成该外部接线端子和金属板的步骤；
将第一半导体元件面朝上布置在金属板上的步骤；
形成用于使第一半导体元件和该外部接线端子相互电连接的焊线的步骤；
将第一半导体元件的侧面的至少一部分、该外部接线端子和焊线掩埋在第一绝缘材料中的步骤；
将第二半导体元件面朝下借助该连接电极连接至第一半导体元件的步骤；
借助该第二绝缘材料覆盖该第二半导体元件的至少电路表面的步骤；以及
移除该支撑基板的步骤。
在本发明的一个方面，其中，将金属凸起预先安装于第一半导体元件的电路表面，并且在第一绝缘材料中掩埋的步骤之后暴露出金属凸起的表面，以在将第二半导体元件连接至第一半导体元件的步骤中使用金属凸起作为连接电极。
本发明的第一个优点是，由于在面朝上安装在支撑基板上的第一半导体元件上形成用于使第一半导体元件电连接至第二半导体元件的连接电极，所以可以加宽用于使芯片相互连接的总线的宽度，以便可以提供以高速度传输信号的高可靠性的、低成本、尺寸减小且薄的半导体器件以及这种半导体器件的制造方法。
本发明的第二个优点是，由于第一半导体元件安装成面朝上且不从外部接线端子凸出，所以布置电极的间距可以制作得很小且可以提供高的平衡来抑制任何由于使邻接的端子短路而引起的可靠性的可能降低。另外，当半导体器件安装在母板上时，减少了半导体器件的底面接触母板的危险以便可以提供显示出二次安装高可靠性的半导体器件。
本发明的第三个优点是，连续进行在支撑基板上形成导电构件(例如布线)的操作、安装半导体元件的操作和用树脂密封的操作，以便使根据本发明制造半导体器件的方法具有简化的工艺。通过利用很平坦的支撑基板，可以应用形成微布线的规则以提高布线密度。另外，通过利用具有小热膨胀系数的支撑基板可以高精度地安装半导体器件。
使用单个步骤使半导体元件相对于布线安装成面朝下，且不必形成通孔以便可以实现将半导体元件密集地安装在相反表面上的结构，以提高制造产率并减少制造时间和制造成本。
可以将本发明应用到适合于以高速度处理高分辨率移动图像的便携式终端设备、网络设备和计算机所使用的半导体器件上。
附图说明
图1是根据本发明的半导体器件的第一实施例的截面示意图；
图2是根据本发明的半导体器件的第一实施例的截面示意图；
图3是根据本发明的半导体器件的第二实施例的截面示意图；
图4是根据本发明的半导体器件的第二实施例的截面示意图；
图5是根据本发明的半导体器件的第三实施例的截面示意图；
图6是根据本发明的半导体器件的第三实施例的截面示意图；
图7是根据本发明的半导体器件的第四实施例的截面示意图；
图8是根据本发明的半导体器件的第五实施例的截面示意图；
图9是根据本发明的半导体器件的第六实施例的截面示意图；
图10是根据本发明的半导体器件的第七实施例的截面示意图；
图11是根据本发明的半导体器件的第八实施例的截面示意图；
图12A至12F是示出根据本发明第一实施例的半导体器件制造方法的工艺图；
图13A至13F是示出根据本发明第一实施例的半导体器件制造方法的工艺图；
图14A至14F是示出根据本发明第二实施例的半导体器件制造方法的工艺图；
图15A至15F是示出根据本发明第二实施例的半导体器件制造方法的工艺图；
图16A至16F是示出根据本发明第三实施例的半导体器件制造方法的工艺图；
图17A至17F是示出根据本发明第三实施例的半导体器件制造方法的工艺图；
图18A至18F是示出根据本发明第四实施例的半导体器件制造方法的工艺图；
图19A至19F是示出根据本发明第五实施例的半导体器件制造方法的工艺图。
具体实施方式
现在，通过参考示出了本发明优选实施例的附图将更详细地描述本发明。
(第一实施例)
图1是根据本发明的半导体器件的第一实施例的截面示意图。第一半导体元件1安装成面朝上且与一对每个上面布置了外部连接焊料13的外部接线端子8并排。第一半导体元件1通过第一绝缘材料(第一绝缘材料部)2与周围绝缘。
在第一绝缘材料2上形成用于使外部接线端子8电连接到第一半导体元件1的布线3和用于使第一半导体元件1电连接到第二半导体元件5的连接电极4。第一半导体元件1和第二半导体元件5相互电且机械地连接，它们的电路表面利用介于它们之间的凸块9相互相对。包括凸块9的连接部分通过第二绝缘材料(第二绝缘材料部)6密封和保护。
由此，将第一半导体元件1的侧面的至少一部分掩埋在第一绝缘材料2中，并且由第二绝缘材料6覆盖第二半导体元件5的至少电路表面。将连接电极4掩埋在布置于第一半导体元件1的电路表面和第二半导体元件5的电路表面之间的绝缘层中。在该实施例中，绝缘层包括第一绝缘材料2的至少一部分。外部接线端子8布置在第一绝缘材料2的表面(下表面)上，其面向与第一半导体元件的电路表面(上表面)相反的第一半导体元件的表面(下表面)的相同方向(向下)。连接电极4形成用于使第一半导体元件1的电路表面和第二半导体元件5的电路表面(下表面)相互电连接的一部分路径。在该实施例中，以上的电路径由连接电极4和凸块9形成。第一半导体元件1和外部接线端子8借助穿过除了掩埋连接电极4的区域之外的绝缘层的各自区域的导电构件相互电连接。在该实施例中，导电构件包括沿着第一绝缘材料2和第二绝缘材料6的界面布置的布线3和掩埋在第一绝缘材料2中的通路7。换句话说，导电构件还穿过第一绝缘材料2。
当第一半导体元件1被安装在其上分别布置了外部连接焊料13的外部接线端子8的侧面时，第一半导体元件1结构上被掩埋在第一绝缘材料2中以便在常规情况下安装在布线构件上以凸出其总厚度的第一半导体元件1不需要在外部连接焊料13的一侧凸出。换句话说，外部连接焊料13不需要具有从芯片伸出的大的高度。然后，降低外部连接焊料13与各个邻接的焊料短路的风险以允许外部连接焊料13以精细的间距布置。另外，半导体器件可以具有高平衡以提高其对于温度循环的可靠性。
导电且可以被焊接到外部基板的任何焊料可用于外部连接焊料13。可以用于本发明目的的焊料的实例包括Pb-Sn焊料、无铅焊料和导电粘接剂。外部连接焊料13优选具有凸块状轮廓。第一绝缘材料2可选自感光树脂、非感光热固性树脂和非感光热塑性树脂。虽然第二绝缘材料6可选地可以是热塑性树脂或感光树脂，但其优选是热固性树脂的环氧树脂。第一绝缘材料2和第二绝缘材料6可以是相同的材料。第二绝缘材料6可以是用于密封芯片(第二半导体元件5)和布线之间的间隙的树脂材料和用于密封第二半导体元件5的剩余部分的不同于前一树脂材料的另一树脂材料的组合。
虽然与第一半导体元件1的电路表面相反的其表面(下表面)与图1中的外部接线端子8齐平，但第一半导体元件1的下表面可从外部接线端子8略凹进。相反，第一半导体元件1的下表面可从外部接线端子8略凸出，但当考虑外部连接焊料13的高度时，第一半导体元件1的凸出优选不大于半导体器件1的厚度的一半。
虽然没有用图1中的金属填充通路7，但用如图2所示的金属填充的通路7可与未填充的通路组合使用。假设用金属填充通路7，当用绝缘材料6密封通路7时，可以抑制任何产生的空隙。虽然在该实施例中形成了单层布线3，但当填充的通路7与未填充的通路7适当组合时可以提高布线密度。当布线3的每层形成为多层时，这种组合的优点可以被最佳地利用。
现在，通过参考图12A至12F将描述第一实施例的半导体器件的制造方法。
首先，通过电镀在支撑基板23上形成外部接线端子8(图12A)。然后，面朝上安装第一半导体元件1以提供相对于外部接线端子8的高定位精度(图12B)。其后，布置第一绝缘材料2以掩埋第一半导体元件1和外部接线端子8(图12C)。随后，在与外部接线端子8和第一半导体元件1上的连接部分(电极)相对应的位置处制作穿过第一绝缘材料2的孔，并且通过电镀形成布线3、通路7和连接电极4(图12D)。然后，面朝下安装与在其上形成的焊料块有关的第二半导体元件5并且用第二绝缘材料6填充第二半导体元件5和布线3之间的间隙，但是第一绝缘材料2、布线3和第二半导体元件5的露出部分也通过第二绝缘材料6覆盖从而覆盖形成在支撑基板23上的整个结构(图12E)。借助在安装芯片之后通过用作第二绝缘材料6的液体树脂横向流动的技术或通过用作第二绝缘材料6的液体或片状材料供给芯片安装区域并进行电极结合的操作和当安装芯片时共同设置树脂的技术，可用第二绝缘材料6密封第二半导体元件5的芯片和布线3之间的间隙。
其后，移除支撑基板23以暴露出外部接线端子8。随后，通过外部连接焊料13形成焊料块并将该器件切片以完成制造工艺(图12F)。
由此，该实施例的制造半导体器件的方法包括：
在支撑基板23上形成外部接线端子8的步骤；
将第一半导体元件1面朝上在不同于用于形成外部接线端子8的区域的区域中布置在支撑基板23上的步骤；
将第一半导体元件1的侧面的至少一部分和外部接线端子8掩埋在第一绝缘材料2中的步骤；
将布线3、通路7和连接电极4作为导电构件的至少一部分形成在第一绝缘材料2中的步骤；
将第二半导体元件5面朝下借助连接电极4连接至第一半导体元件1的步骤；
借助第二绝缘材料6覆盖第二半导体元件5的至少电路表面的步骤；以及
移除支撑基板23的步骤。
支撑基板23优选由提供具有包括良好平整度和热膨胀系数的特性的材料制成，该热膨胀系数不会由于热膨胀和其他原因而使其变形并且等于或接近于第一半导体元件1的热膨胀系数和第二半导体元件5的热膨胀系数。利用上述实施例，与安装到器件的支撑基板进行所有的制造工艺。然后，通过使用这种支撑基板23可以以高的精确度执行形成外部接线端子8、布线3、通路7和连接电极4的操作、安装第一半导体元件1的操作和安装第二半导体元件5的操作。当对于第一绝缘材料2选择感光树脂材料时通过光刻在大量半导体器件上共同执行在第一绝缘材料2中形成通路7的步骤，由此该制造工艺的效率很高。
在布线形成步骤中，对于这么多的半导体器件，可以共同地形成许多连接电极4以使第一半导体器件1和第二半导体元件5相互电连接，以由此简化形成用于使半导体元件相互电连接的连接电极4的步骤。因此，可以以低成本制造半导体器件。
可以用于形成布线3的其它技术包括溅射、气相沉积、膏印刷和喷墨(膏)印刷。
在图12A至12F所示的制造方法中，可以共同地执行安装第一半导体元件1的操作、形成布线3并使该布线与外部接线端子8相互连接的操作、形成连接电极4并借助连接电极使第一半导体元件1与第二半导体元件5相互连接的操作，以使得能够简化该制造工艺和实现高的制造产率。该制造方法特征在于，首先通过在支撑基板23上将第一半导体元件1安装成面朝上。由于第一半导体元件1安装成面朝上，所以提高了安装精度并且最小化了连接失败的几率。由于共同形成用于安装在整个晶片上方的多个第一半导体元件1的布线的步骤简单且采用了晶片工艺，所以可以实现比有机基板上的普通布线工艺高的布线密度和布线精度。随后，在最后移除支撑基板23以形成外部接线端子8之前，将第二半导体元件5面朝下安装在第一半导体元件1上且半导体元件之间的间隙由第二绝缘材料6密封。由此，简化了整个制造工艺并且减少了制造步骤数。
当前应用到半导体器件制造工艺(例如研磨和蚀刻)的技术可以用于移除支撑基板23。当预先在支撑基板23上形成剥离层时可再使用支撑基板23，且沿着剥离层剥离而不通过加工来移除支撑基板23。于是，可以以低成本实现半导体器件的制造工艺。
图13A至13F示意性地示出了通过用金属填充通路7制造半导体器件的方法。通过将如图13D所示用金属填充通路7的操作加到图12D的步骤来生产所希望的半导体器件。
(第二实施例)
图3示意性地示出了本发明的第二实施例。该实施例不同于第一实施例之处在于，其中，金属板10被安装到与第一半导体元件1的电路表面相反的表面(下表面)上和因此在布置外部接线端子8的一侧。将金属板10以其至少一部分侧面掩埋在第一绝缘材料2中。
该实施例的特征在于，第一半导体元件1被安装在金属板10上以便金属板10工作为帽状结构并用作来自第一半导体元件1底表面(下表面)的吸湿气的阻挡层以提高器件的发热特性。另外，金属板10工作为绝缘材料2和半导体元件1的侧面之间间隙的加固物。
该实施例还提供了制造优点，金属板10可以提高安装第一半导体元件1的精度且因此对于用于使外部接线端子8借助布线3和第一半导体元件1相互连接的布线技术不需要高精度水平。
另外，金属板10与外部接线端子8同时布置在同一表面上以便可以提高器件的相对尺寸精度。更具体地，金属板10可以用作定位的基底，由此当利用用于电镀中曝光/显影或用于印刷的掩模共同处理多个器件以在上层中形成布线3时不会出现未对准。于是，可以提高制造产率并且使微布线规则可应用。
虽然在图3中没有用金属填充通路7，但如图4所示用金属填充的通路7可与未填充的通路组合使用。假设通路7填充有金属，当用绝缘材料6密封通路7时可以抑制可能产生的空隙。虽然在该实施例中形成单层布线3，但当填充的通路7与未填充的通路7适当组合时可以提高布线密度。当将布线3的每层形成为多层时，这种组合的优点可以被最佳地利用。
现在通过参考图14A至14F将描述第二实施例的半导体器件的制造方法。
该制造方法特征在于，首先在支撑基板23上形成外部接线端子8和金属板10(图14A)。换句话说，利用该实施例，在支撑基板23上形成外部接线端子8的步骤中将金属板10在不同于用于形成外部接线端子8的区域的区域中形成在支撑基板23上。金属板10与外部接线端子8同时布置在同一表面上，以便以相对于外部接线端子8的高定位精度安装第一半导体元件1。图14B至14F的步骤与图12B至12F的步骤基本相同。
图15A至15F示意性地示出了通过用金属填充通路7制造半导体器件的方法。可以通过将如图15D所示用金属填充通路7的操作加到图14D中的步骤生产所希望的半导体器件。
(第三实施例)
图5示意性地示出了本发明的第三实施例。该实施例不同于第二实施例之处在于，在该实施例中在第一半导体元件1的电路表面上形成金属凸起11，并且借助金属凸起11使第一半导体元件1和第二半导体元件5相互连接。换句话说，在本实施例中，安装于第一半导体元件1的金属凸起11工作为连接电极。
在图6所示的改进实施例中，第一半导体元件1和布线3还借助另外的金属凸起11连接。换句话说，在本实施例中，该导电构件包括安装于第一半导体元件1的附加的金属凸起11、沿着第一绝缘材料2和第二绝缘材料6的界面布置的布线3、和掩埋在第一绝缘材料2中的通路7。
现在，通过参考图16A至16F将描述第三实施例的半导体器件的制造方法。
首先，通过电镀在支撑基板23上形成外部接线端子8和金属板10(图16A)。然后，将第一半导体元件1安装成面朝上以提供相对于外部接线端子8的高定位精度。在待被安装的第一半导体元件1上预先形成金属凸起11，以操作为连接至第二半导体元件5的电极[连接电极](图16B)。在用第一绝缘材料2涂布形成在支撑基板23上的整个结构之后，暴露出金属凸起11(图16C)。其后，在对应于外部接线端子8和第一半导体元件1上的连接部分(电极)的位置穿过第一绝缘材料2制作孔，并且通过电镀形成布线3和通路7(图16D)。可通过电镀在金属凸起11的顶面上形成电镀膜。
由此，在该实施例中，预先将金属凸起11安装到第一半导体元件1的电路表面，并且在通过第一绝缘材料2将它们掩埋的步骤之后暴露出金属凸起11的表面。然后，在随后的步骤中使用金属凸起11作为用于使第二半导体元件5和第一半导体元件1相互电连接的连接电极。
暴露金属凸起11、以及暴露第一半导体元件1的电极和位于第一绝缘材料2中预定位置的外部接线端子8的操作可以根据第一绝缘材料2的特性变化。当对于第一绝缘材料2使用感光树脂时可使用光刻，而当对于第一绝缘材料2使用非感光热固性树脂或热塑性树脂时可使用借助激光移除树脂的技术。
图16E和16F的步骤与图12E和12F的步骤基本相同。
当在第一半导体元件1上形成金属凸起11作为用于使第一和第二半导体元件相互电连接的连接电极时，可以提高布线形成步骤的产率。于是，可以以低成本制造半导体器件。
另外，金属板10与外部接线端子8同时布置在同一表面上，以便可以以相对于外部接线端子8的高水平定位精度安装第一半导体元件1。当相对于外部接线端子8提高安装半导体元件1的定位精度时，该方法提供了如下优点，微图案可以应用到在布线形成步骤同时使整个晶片暴露于光的制造工艺。
图17A至17F示意性地示出了图6的改进实施例的制造方法。该方法不同于图16A至16F的方法之处仅在于在第一半导体元件1的电路表面上形成的金属凸起11的图案方面。该制造方法特征在于，其不需要形成如图16D所示的用于连接第一半导体元件1和布线3的微通路7。
利用图16A至16F的制造方法，形成在外部接线端子8上的通路7和形成在第一半导体元件1上的通路7的深度在很大程度上相互不同从而显著降低可加工性。更具体地，当在光刻步骤中调节暴露于光的程度以使其匹配深孔时，制作出浅孔以显示大直径防止任何的微粉化结果。另一方面，当调节暴露于光的范围以使其匹配浅孔时，深孔不能制作得令人满意地那样深。当使用激光制作孔时还会出现以上指出的问题。该问题可以通过形成用于如图17B所示的第一半导体元件1的所有电极的金属凸起11来避免。
(第四实施例)
图7是本发明第四实施例的示意图。该实施例不同于第三实施例之处在于，外部接线端子8和第一半导体元件1借助焊线相互连接。更具体地，该实施例的导电构件包括掩埋在第一绝缘材料2中的焊线12。用于使第一半导体元件1和第二半导体元件5相互连接的金属凸起11形成在第一半导体元件1的电路表面上，并且第一半导体元件1和第二半导体元件5借助凸块9以其电路表面相互面对地相互连接。包括凸块9的连接部分由第二绝缘材料6密封。
如果有关部件的安装位置不太准确则利用焊线12的连接的灵活性，且可以使用该部件的合适部分以便可以以低成本有效地执行装配工艺。另外，如果与电镀工艺相比，可以以显著低的成本实现引线键合工艺。此外，由于使外部接线端子8和第一半导体元件1相互连接的步骤可以采用高自由度的连接，所以不必为了安装半导体元件而需要具有高度安装精度的芯片安装器。由此，用该制造方法可以显著减少制造时间和制造成本。
当在布线形成步骤中要连接至外部接线端子8的第一半导体元件1的电极被微粉化且因此需要高的精度时，通过利用用于连接的引线键合可以大大增加连接的自由度。
如以上指出的那样，安装半导体元件的操作不需要显示出用高结构精度安装的芯片安装器，其中第一半导体元件1安装在形成于与装载外部接线端子8的表面相同的表面上的金属板10上，且第一半导体元件1和外部接线端子8借助引线键合相互连接，因为在使外部接线端子8和第一半导体元件1相互连接的步骤显著提高了连接的自由度。由此，利用该制造方法显著减少了制造时间和制造成本。
虽然图7中所示的第四实施例特征在于，简化了外部接线端子8连接至第一半导体元件1的步骤，因为它们通过焊线12相互连接，但在制造工艺中的相同水平面上的表面处露出了外部接线端子8和金属板10。因此，当以低间距布置外部接线端子8时，优选借助一般由流行的焊料抗蚀剂制成的保护膜将保护表面的步骤加到制造工艺以确保防止电迁移等的高度可靠性。
现在，通过参考图18A至18F将描述第四实施例的半导体器件的制造方法。该方法不同于图16A至16F所示的制造方法之处在于，在与图16B的步骤相似的图18B的步骤之后，外部接线端子8和第一半导体元件1借助焊线12相互连接，且随后如图18C所示布置第一绝缘材料2以及如图18D所示暴露出金属凸起11。用与图16D不同的该方法既不形成通路7也不形成布线3。图18E和18F的步骤与图16E和16F的步骤基本相同。
由此，该实施例的半导体器件的制造方法包括：
将外部接线端子8和金属板10形成在支撑基板23上的步骤；
将第一半导体元件1面朝上布置在金属板10上的步骤；
形成用于使第一半导体元件1和外部接线端子8相互电连接的焊线12的步骤；
将第一半导体元件1的侧面的至少一部分、外部接线端子8、和焊线12在掩埋第一绝缘材料2中的步骤；
将第二半导体元件5面朝下借助每个都用作连接电极的金属凸起11连接至第一半导体元件1的步骤；
借助第二绝缘材料6覆盖第二半导体元件5的至少电路表面的步骤；以及
移除支撑基板23的步骤。
(第五实施例)
图8是本发明的第五实施例的示意图。在该实施例中，从第一半导体元件1独立地形成布线3，并借助通路7连接到外部接线端子8。第一半导体元件1和布线3借助掩埋在第二绝缘材料6中的焊线12相互连接。
在该实施例中，通过第二绝缘材料6的至少一部分形成该绝缘层。该导电构件包括掩埋在第二绝缘材料6中的焊线12、沿着第一绝缘材料2和第二绝缘材料6的界面布置的布线3、和掩埋在第一绝缘材料2中的通路7。利用这种布置，可以实现器件的高可靠性，而没有向该器件的制造方法增加焊料抗蚀剂形成步骤。
图19A至19F示意性地示出了图8的实施例的制造方法。
首先，通过电镀在支撑基板23上形成外部接线端子8和金属板10(图19A)。然后，将第一半导体元件1面朝上安装在金属板10上，以便提供相对于外部接线端子8的高定位精度(图19B)。预先在第一半导体元件1上的要与第二半导体元件5连接的位置处形成金属凸起11。然后，在除了第一半导体元件1的电路表面和金属凸起11之外的支撑基板23的其整个区域中，在形成在支撑基板23上的结构上布置第一绝缘材料2(图19C)。其后，在外部接线端子8上面的部分上，穿过第一绝缘材料2制造通孔，并通过电镀形成布线3和通路7。随后，布线3和第一半导体元件1借助焊线12相互连接(图19D)。换句话说，在第一绝缘材料2中形成布线3和通路7作为导电构件的至少一部分的步骤之后，将布线3和第一半导体元件1相互电连接的焊线12形成为导电构件的至少一部分。然后，面朝下安装与形成在其上的焊料块相关的第二半导体元件5，并用第二绝缘材料6填充第二半导体元件5和布线3之间的间隙，以掩埋焊线12，同时第一绝缘材料2、布线3和第二半导体5的露出部分也被第二绝缘材料6覆盖，以由此覆盖形成在支撑基板23上的整个结构(图19E)。
其后，移除支撑基板23以暴露外部接线端子8。随后，通过外部连接焊料13形成焊料块并将该器件划片以完成该制造工艺(图19F)。
支撑基板23优选由能提供良好平整度和热膨胀系数的特征的材料制成，该热膨胀系数不会由于热膨胀或其它原因而使其变形，并且该热膨胀系数等于或接近于第一半导体元件1的热膨胀系数和第二半导体元件5的热膨胀系数。对于上述的实施例，利用安装到该器件的支撑基板进行所有制造工艺。然后，可以通过使用这种支撑基板23以高的精确度进行形成外部接线端子8、金属板10和布线3、安装第一半导体元件1和安装第二半导体元件5的操作。当对于第一绝缘材料2选择感光树脂材料时，可以通过光刻在大量半导体器件上共同进行在第一绝缘材料2中形成通路7的步骤。因此，该制造过程是高效的。
可以用来形成布线3的其它技术包括溅射、气相沉积、膏印刷和喷墨(膏)印刷。
在上面的描述中虽然预先在第一半导体元件1上形成金属凸起11，但是金属凸起11可以在形成布线3的步骤中选择性地或共同形成。如果是这种情况，则优选考虑焊线12回路的高度，以使用有助于实现低分布回路(low profile loop)的材料或工艺，或使用升高形成在第二半导体元件5上的凸起高度的技术。
当对于第一绝缘材料2使用感光树脂材料时，在第一绝缘材料2中形成通路7的步骤中，整个支撑基板23可以通过光刻共同处理，以由此使得制造工艺非常有效。当金属板10与外部接线端子8同时形成在相同的表面上时，可以安装第一半导体元件1，以相对于外部接线端子8提供更高的位置精度。
应用于半导体器件制造工艺(例如研磨或蚀刻)的技术可以用来移除支撑基板23。当预先在支撑基板23上形成剥离层，不通过机械加工而通过沿着该剥离层剥离移除支撑基板23时，该支撑基板23可重复使用。于是，可以以低成本实现该半导体器件制造工艺。
(第六实施例)
图9示意性地示出了一个实施例，其中金属板10被加工成像外部接线端子8的端子，以在其上形成外部连接焊料13。通过这种布置可以进一步提高该器件的散热特性。除了散热效果之外，当借助通路7和布线3将它们电连接到第一半导体元件1以灵活适应多引脚排列时，外部连接焊料13可以被布置在第一半导体元件1的底面上。在该实施例中，金属板10还用作布线层。
(第七实施例)
虽然在上面描述的每个实施例中两个半导体元件相互连接，但是第三个半导体元件22可以连接到金属板10，如图10所示。在这种情况下，处理金属板10，以制造其上可以形成外部连接焊料13的外部接线端子8，或实现允许第三半导体元件与之连接的电极尺寸，然后借助通路7和布线3连接到第一半导体元件1。由此，该器件是具有三个半导体元件的多芯片封装。
(第八实施例)
图11示意性地示出了一种半导体器件，其中第三半导体元件22面朝上安装在第二半导体元件5上。这种布置使其易于通过由引线键合将第三半导体元件22连接到布线3而制造多芯片封装。
虽然在上面描述的每个实施例中所有的连接部分都是通过第二绝缘材料6密封的，但是它们可以通过两种不同类型的树脂选择地密封。布线3和第二半导体元件5之间的间隙非常窄，使得其可以用具有高填充作用和高流动性的底层填料树脂材料填充，随后可将第二绝缘材料6应用为外涂层，以保护整个器件。
对于制造该实施例的方法，任何制造步骤都可以被一些其它的步骤交换或取代。换句话说，从位置精度、布线规则和成本的角度考虑，可以选择性地使用最佳的制造工艺。
[实例1]
硅晶片被引进作为支撑基板23并且通过电镀将在其上形成膜。然后通过蚀刻处理电镀膜以制造用于外部接线端子8的焊盘。对于每个半导体器件，利用外部接线端子8作为确定半导体元件1的安装位置的基准，在支撑基板23上将50微米厚的第一半导体元件1安装成面朝上，并借助热固性粘合剂结合。
在硅晶片上安装预定数量的第一半导体元件1并将感光第一绝缘材料2涂敷于此。准备了在用于形成通路7和要用于使第一半导体元件1电连接至相应的第二半导体元件5的连接电极4的位置处具有开口的通路形成掩模，并且借助曝光和显影处理第一绝缘材料2以在预定位置显示出开口。在形成开口之后，电镀铜作为用于形成用于电连接外部接线端子8和第一半导体元件1的布线3的材料。然后，将抗蚀剂涂敷到电镀的铜膜上，并且利用通过将抗蚀剂暴露于光并使其显影准备的掩模，通过蚀刻电镀的铜膜形成布线3。可在连接电极4的位置沉积的是用于防止扩散的金属镍和抗氧化金属金，因为在那里会出现焊料结合操作。可以通过适当地选择能保持一定程度机械强度的第一绝缘材料2来减小第一半导体元件1的厚度。从形成通路的观点来看，该厚度优选在10和20μm之间，而从机械强度的角度来看优选是约100至500微米。要根据所选择的材料适当地调节该厚度。
当执行该工艺而不蚀刻用于将能量供给形成外部接线端子8时使用的电镀的籽晶金属(seed metal)时，不必提供用于形成布线3的新籽晶金属。换句话说，可以将用于形成布线3的电镀用在用于形成外部接线端子8的籽晶金属以简化该工艺。
然后，准备与焊料块有关的第二半导体元件5并借助倒装芯片安装器使其面朝下安装。布线3和第二半导体元件5之间的间隙用然后被设置的底层填料树脂填充。随后，利用第二绝缘材料6，通过压模法共同铸造该器件。当模制树脂可以支撑该器件时移除工作为支撑基板23的硅晶片。借助研磨和蚀刻的组合移除支撑基板23直至露出外部接线端子8。由于采用焊料块作为外部连接的焊料，所以可在外部接线端子8的焊料安装表面上沉积防止扩散的镍和抗氧化的金。
至于要被填充在第二半导体元件5和布线3之间的空隙的树脂，当第二绝缘材料6流动性很高时，通过压模法共同地填充该空隙而无需利用底层填料树脂。
随后，通过安装焊球或通过印刷焊膏形成外部连接焊料。然后，通过划片制造单个的器件来完成所有的工艺。
虽然感光树脂用于上述中的对于第一绝缘材料2，但可选地可使用非感光树脂且可借助用于本发明目的的激光工艺形成通路。
[实例2]
将金属板10与外部接线端子8布置在安装了第一半导体元件1的位置处的同一表面上。金属板10提供了提高第一半导体元件1的定位的效果、防止半导体元件吸收湿气的效果、和提高半导体器件的散热效果的组合。虽然当在金属板10上安装第一半导体元件1时使用热固性粘合剂，但可使用包含金属粉末的导电粘合剂来提高半导体元件散热的效果。
[实例3]
当采用在对应于连接电极4的区域中预先在第一半导体元件1上形成金属凸起11的工艺时，研磨所提供的第一绝缘材料2直至露出金属凸起11。
[实例4]
当通过焊线12使外部接线端子8和第一半导体元件1相互连接时，优选在铜布线3的表面上沉积提高结合效果的金属。
可适当重新组合任意一个上述实例的步骤。
虽然参考示例性实施例及其实例已经具体示出和描述了本发明，但是本发明并不限于这些实施例和实例。本领域的普通技术人员应该理解，在没有背离如权利要求所限定的本发明的范围和精神的前提下，在形式和细节上可以进行不同的改变。
本申请是基于2007年3月30日提交的日本专利申请No.2007-92462并要求其优先权，其公开作为参考全部包含在这里。

Claims (22)

1.一种半导体器件，具有：第一半导体元件和第二半导体元件，它们各自的电路表面侧彼此相对定位；
所述第一半导体元件的侧面的至少一部分被掩埋在第一绝缘材料中；
所述第二半导体元件的至少所述电路表面由第二绝缘材料覆盖；
连接电极，其被掩埋在布置于所述第一半导体元件的所述电路表面和所述第二半导体元件的所述电路表面之间的绝缘层中；
外部接线端子，其被布置在所述第一绝缘材料的表面上，所述表面面向和与所述第一半导体元件的所述电路表面相反的表面相同的方向；
所述连接电极形成用于使所述第一半导体元件的所述电路表面和所述第二半导体元件的所述电路表面相互电连接的通路的至少一部分；
所述第一半导体元件和所述外部接线端子借助穿过所述绝缘层的除了掩埋所述连接电极的所述绝缘层区域之外的区域的导电构件相互电连接。
2.根据权利要求1所述的半导体器件，其中，所述导电构件穿过所述第一绝缘材料。
3.根据权利要求1所述的半导体器件，其中，所述绝缘层包括所述第一绝缘材料的至少一部分。
4.根据权利要求3所述的半导体器件，其中，所述导电构件包括沿着所述第一绝缘材料和所述第二绝缘材料的界面布置的布线和掩埋在所述第一绝缘材料中的通路。
5.根据权利要求4所述的半导体器件，其中，所述通路填充有金属。
6.根据权利要求3所述的半导体器件，其中，所述导电构件包括掩埋在所述第一绝缘材料中的焊线。
7.根据权利要求3所述的半导体器件，其中，所述导电构件包括安装于所述第一半导体元件的金属凸起、沿着所述第一绝缘材料和所述第二绝缘材料的界面布置的布线、和掩埋在所述第一绝缘材料中的通路。
8.根据权利要求7所述的半导体器件，其中，所述通路填充有金属。
9.根据权利要求1所述的半导体器件，其中，所述绝缘层由所述第二绝缘材料的至少一部分形成。
10.根据权利要求9所述的半导体器件，其中，所述导电构件包括掩埋在所述第二绝缘材料中的焊线、沿着所述第一绝缘材料和所述第二绝缘材料的界面布置的布线、和掩埋在所述第一绝缘材料中的通路。
11.根据权利要求10所述的半导体器件，其中，所述通路填充有金属。
12.根据权利要求1所述的半导体器件，其中，所述连接电极由安装于所述第一半导体元件的金属凸起制成。
13.根据权利要求1所述的半导体器件，其中，金属板安装于所述第一半导体元件的与其电路表面相反的表面。
14.根据权利要求13所述的半导体器件，其中，所述金属板的侧面的至少一部分被掩埋在所述第一绝缘材料中。
15.根据权利要求13所述的半导体器件，其中，所述金属板还用作布线层。
16.一种制造权利要求1的半导体器件的方法，包括：
在支撑基板上形成外部接线端子的步骤；
将第一半导体元件面朝上在不同于形成所述外部接线端子的区域的区域中布置在所述支撑基板上的步骤；
将所述第一半导体元件的侧面的至少一部分和所述外部接线端子掩埋在所述第一绝缘材料中的步骤；
将导电构件的至少一部分形成在所述第一绝缘材料中的步骤；
将所述第二半导体元件面朝下借助所述连接电极连接至所述第一半导体元件的步骤；
借助第二绝缘材料覆盖所述第二半导体元件的至少电路表面的步骤；以及
移除所述支撑基板的步骤。
17.根据权利要求16所述的制造半导体器件的方法，其中，在所述第一绝缘材料中形成所述导电构件的至少一部分的步骤中形成所述连接电极。
18.根据权利要求16所述的制造半导体器件的方法，其中，在所述支撑基板上形成所述外部接线端子的步骤中，在不同于形成所述外部接线端子的区域的区域中在所述支撑基板上形成金属板。
19.根据权利要求16所述的制造半导体器件的方法，其中，在所述第一绝缘材料中形成所述导电构件的至少一部分的步骤之后，形成用于使所述导电构件的至少一部分和所述第一半导体元件相互电连接的焊线。
20.根据权利要求16所述的制造半导体器件的方法，其中，将金属凸起预先安装于所述第一半导体元件的所述电路表面，并且在所述第一绝缘材料中掩埋的步骤之后暴露出所述金属凸起的表面，以在将所述第二半导体元件连接至所述第一半导体元件的步骤中使用所述金属凸起作为所述连接电极。
21.一种制造根据权利要求1所述的半导体器件的方法，包括：
在支撑基板上形成外部接线端子和金属板的步骤；
将第一半导体元件面朝上布置在所述金属板上的步骤；
形成用于使所述第一半导体元件和所述外部接线端子相互电连接的焊线的步骤；
将所述第一半导体元件的侧面的至少一部分、所述外部接线端子和所述焊线掩埋在所述第一绝缘材料中的步骤；
将所述第二半导体元件面朝下借助所述连接电极连接至所述第一半导体元件的步骤；
借助所述第二绝缘材料覆盖所述第二半导体元件的至少电路表面的步骤；以及
移除所述支撑基板的步骤。
22.根据权利要求21所述的制造半导体器件的方法，其中，将金属凸起预先安装于所述第一半导体元件的电路表面，并且在所述第一绝缘材料中掩埋的步骤之后暴露出所述金属凸起的表面，以便在将所述第二半导体元件连接至所述第一半导体元件的步骤中使用所述金属凸起作为所述连接电极。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103635999A (zh) * 2012-01-12 2014-03-12 松下电器产业株式会社 半导体装置
CN103650134A (zh) * 2011-10-20 2014-03-19 松下电器产业株式会社 半导体装置
CN104810299A (zh) * 2014-01-28 2015-07-29 英飞凌科技奥地利有限公司 电子部件、布置和方法
CN106169459A (zh) * 2015-05-21 2016-11-30 联发科技股份有限公司 半导体封装组件及其形成方法
CN106876364A (zh) * 2017-03-15 2017-06-20 三星半导体(中国)研究开发有限公司 半导体封装件及其制造方法
CN112103283A (zh) * 2019-06-17 2020-12-18 爱思开海力士有限公司 包括支撑基板的层叠封装件

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170088448A (ko) * 2009-11-19 2017-08-01 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치
KR101067216B1 (ko) * 2010-05-24 2011-09-22 삼성전기주식회사 인쇄회로기판 및 이를 구비하는 반도체 패키지
WO2013069192A1 (ja) * 2011-11-10 2013-05-16 パナソニック株式会社 半導体装置
WO2013114481A1 (ja) * 2012-01-30 2013-08-08 パナソニック株式会社 半導体装置
JP5979565B2 (ja) * 2012-04-11 2016-08-24 パナソニックＩｐマネジメント株式会社 半導体装置
KR101947722B1 (ko) 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
US9446943B2 (en) 2013-05-31 2016-09-20 Stmicroelectronics S.R.L. Wafer-level packaging of integrated devices, and manufacturing method thereof
GB2548070B (en) * 2014-12-19 2020-12-16 Intel Ip Corp Stacked semiconductor device package with improved interconnect bandwidth
US9802813B2 (en) 2014-12-24 2017-10-31 Stmicroelectronics (Malta) Ltd Wafer level package for a MEMS sensor device and corresponding manufacturing process
US20160343685A1 (en) * 2015-05-21 2016-11-24 Mediatek Inc. Semiconductor package assembly and method for forming the same
WO2016199437A1 (ja) * 2015-06-12 2016-12-15 株式会社ソシオネクスト 半導体装置
JP6936584B2 (ja) * 2017-02-22 2021-09-15 株式会社アムコー・テクノロジー・ジャパン 電子デバイス及びその製造方法
JP7269755B2 (ja) * 2019-02-26 2023-05-09 ローム株式会社 電子装置および電子装置の製造方法
US20230067352A1 (en) * 2020-03-13 2023-03-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3549294B2 (ja) * 1995-08-23 2004-08-04 新光電気工業株式会社 半導体装置及びその実装構造
JP2001094045A (ja) 1999-09-22 2001-04-06 Seiko Epson Corp 半導体装置
JP3649169B2 (ja) * 2001-08-08 2005-05-18 松下電器産業株式会社 半導体装置
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
JP2003332508A (ja) * 2002-05-16 2003-11-21 Renesas Technology Corp 半導体装置及びその製造方法
TW567566B (en) * 2002-10-25 2003-12-21 Siliconware Precision Industries Co Ltd Window-type ball grid array semiconductor package with lead frame as chip carrier and method for fabricating the same
US7208825B2 (en) * 2003-01-22 2007-04-24 Siliconware Precision Industries Co., Ltd. Stacked semiconductor packages
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100626380B1 (ko) * 2004-07-14 2006-09-20 삼성전자주식회사 반도체 패키지
JP4728079B2 (ja) * 2005-10-07 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置用基板および半導体装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103650134A (zh) * 2011-10-20 2014-03-19 松下电器产业株式会社 半导体装置
CN103635999A (zh) * 2012-01-12 2014-03-12 松下电器产业株式会社 半导体装置
CN103635999B (zh) * 2012-01-12 2017-04-05 松下电器产业株式会社 半导体装置
US9978719B2 (en) 2014-01-28 2018-05-22 Infineon Technologies Austria Ag Electronic component, arrangement and method
CN104810299A (zh) * 2014-01-28 2015-07-29 英飞凌科技奥地利有限公司 电子部件、布置和方法
CN106169459A (zh) * 2015-05-21 2016-11-30 联发科技股份有限公司 半导体封装组件及其形成方法
CN106876364A (zh) * 2017-03-15 2017-06-20 三星半导体(中国)研究开发有限公司 半导体封装件及其制造方法
KR20180105552A (ko) * 2017-03-15 2018-09-28 삼성전자주식회사 반도체 디바이스 패키지 및 그 제조 방법
US10319611B2 (en) 2017-03-15 2019-06-11 Samsung Electronics Co., Ltd. Semiconductor device package with warpage prevention
US10796930B2 (en) 2017-03-15 2020-10-06 Samsung Electronics Co., Ltd. Semiconductor device with decreased warpage and method of fabricating the same
KR102391517B1 (ko) 2017-03-15 2022-04-27 삼성전자주식회사 반도체 디바이스 패키지 및 그 제조 방법
CN112103283A (zh) * 2019-06-17 2020-12-18 爱思开海力士有限公司 包括支撑基板的层叠封装件
CN112103283B (zh) * 2019-06-17 2024-03-08 爱思开海力士有限公司 包括支撑基板的层叠封装件

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