KR100626380B1 - 반도체 패키지 - Google Patents

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Abstract

개시되는 반도체 패키지는 반도체 칩 및 배선 패턴이 형성된 기판이 놓여지는 금속판을 포함한다. 반도체 칩이 직접 금속판과 접촉하여 열적 특성이 향상되고 또한 기판이 금속판에 의해서 지지되어 패키지의 기계적 안정성을 높일 수 있다. 특히 본 발명의 반도체 패키지는 프로젝션 디스플레이 장치에 적용되는 DMD를 패키지 하는데 유용하게 적용될 수 있다.
반도체 패키지, DMD, PGA 패키지

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
도 1은 본 발명의 바람직한 실시예에 따른 반도체 패키지를 구성하는 성분들을 보여주기 위한 반도체 패키지의 분해 사시도이다.
도 2 및 도 3은 도 1의 구성 성분들이 결합되었을 때의 본 발명의 바람직한 실시예에 따른 반도체 패키지에 대한 개략적인 사시도들이다.
도 4 및 도 5는 각각 도 2 및 도 3에서 I-I선 및 II-II선을 따라 절취했을 때의 반도체 패키지를 개략적으로 도시하는 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 구성하는 성분들을 보여주기 위한 반도체 패키지의 분해 사시도이다.
본 발명은 반도체 패키지에 관한 것으로서 더욱 상세하게는 피지에이(PGA) 패키지에 관한 것이다.
웨이퍼 한 장에는 동일한 전기회로가 인쇄된 칩이 수십 개에서 혹은 수백 개까지 놓일 수 있다. 그러나 칩 그 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없습니다. 또한 칩은 미세한 회로를 담고 있기 때문에 외부의 충격에 쉽게 손상될 수 있다. 이런 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디게끔 밀봉 포장해주어 비로소 실생활에서 사용할 수 있게 물리적인 기능과 형상을 갖는 반도체 패키지(semiconductor package)를 형성하는 공정이 패키지 공정이다.
일반적으로 반도체 패키지는 그 종류에 따라 수지밀봉 패키지, 티씨피(TCP:Tape Carrier Package) 패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 다아이피(DIP:Dual In-line Package), 피지에이(PGA:Pin GridArray) 등이 있고, 표면실장형으로서 대표적인 것은 큐에프피(QFP:Quad Flat Package), 피엘씨씨(PLCC:Plastic Leaded Chip Carrier), 씨엘씨씨(CLCC:Ceramic Leaded Chip Carrier), 비지에이(BGA:Ball Grid Array) 등이 있다.
통상적인 반도체 패키지에서, 배선 패턴이 형성되고 반도체 칩을 수용할 수 있는 구조를 가진 회로 기판의 반도체 칩 수용부분에 반도체 칩이 놓이고 와이어 본딩을 통해서 반도체 칩이 배선 패턴에 전기적으로 연결된다. 통상적으로 회로 기판은 오가닉 재질(organic material)이 사용되었다. 즉 오가닉 회로 기판 상에 반도체 칩이 부착되었다. 오가닉 재질은 배선 패턴 형성이 아주 용이하고 또한 제조 비용이 저렴하기 때문에 회로 기판으로 널리 사용되고 있다.
하지만, 회로 기판이 오가닉 물질로 형성되고 반도체 칩과 직접 접촉하고 있기 때문에, 반도체 패키지의 열 특성이 저하될 수 있다. 즉, 오가닉 회로 기판이 반도체 칩 및 회로 기판에서 발생되는 고열을 방출하기에 충분하지 않을 수 있다. 또한 오가닉 회로 기판은 외부의 열적, 물리적 손상에 취약하다.
이에 오가닉 재질보다 열 특성이 우수한 세라믹 재질을 회로 기판으로 사용한 패키지가 소개된 바 있다. 하지만, 세라믹 재질 상에 배선 패턴을 형성하는 것은 오가닉 재질 상에 배선 패턴을 형성하는 것에 비해서 높은 제조 비용을 요구한다. 또한, 세라믹 재질 역시 외부의 높은 압력에 취약하여 패키지의 기계적 안정성을 제공하기에 충분하지 않다.
세라믹 재질이 가지는 기계적 안정성과 관련된 문제점을 해결하기 위해 금속 재질로 회로 기판을 사용한 금속 PGA 패키지가 소개된 바 있다. 세라믹 재질이 가지는 기계적 안정성과 관련된 문제점을 해결하기 위해 금속 재질로 회로 기판을 사용한 금속 PGA 패키지가 소개된 바 있다. 하지만 핀들에 대응하는 개수만큼의 삽입 구멍들이 금속판에 형성되어야 하며 또한 개개의 미세한 삽입 구멍에 절연물질이 채워져야 하기 때문에, 공정이 복잡하고 어려우며 높은 제조 비용을 요구한다.
따라서, 본 발명은 저비용의 높은 기계적 안정성을 가지는 반도체 패키지를 제공하는 것을 목적으로 한다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 양상에 따른 반도체 패키지는, 배선 패턴을 구비하는 회로 기판과 반도체 칩이 부착되는 금속판을 포함한다. 상기 금속판 상에 상기 반도체 칩 및 상기 회로 기판이 적당한 접착제에 의해서 부착된다. 상기 회로 기판은 상기 반도체 칩의 크기보다 더 큰 개구부를 가지 며 상기 개구부 아래에 노출된 금속판 상에 상기 반도체 칩이 부착된다.
상기 회로 기판의 앞면 (상기 금속판과 접촉하지 않는 회로 기판의 면)의 배선 패턴과 상기 반도체 칩이 와이어 본딩을 통해서 전기적으로 연결되며 상기 회로 기판의 뒷면 (상기 금속판과 접촉하는 회로 기판의 면)의 배선 패턴으로부터 다른 회로 기판에 전기적으로 연결되는 도전성 연결 핀들이 돌출한다.
상기 금속판은 절연 부재가 삽입되는 개구부를 가지며 상기 도전성 연결 핀들은 상기 절연 부재에 형성된 복수 개의 개구부들을 관통한다. 예컨대, 상기 절연 부재는 플라스틱 재질로 형성될 수 있다. 즉, 상기 금속판은 단지 플라스틱 절연 부재에 대응하는 개구부를 가지며, 상기 플라스틱 절연 부재가 상기 도전성 연결 핀들의 개수에 대응하는 개구부를 가진다. 이 경우 플라스틱 재질에 도전성 연결 핀들을 위한 개구부들을 형성하는 것은 천공 공정을 통해서 아주 용이하게 이루어질 수 있으며 또한 제조 비용을 낮출 수 있다. 뿐만 아니라, 상기 금속판에 개구부들을 형성할 때와 달리 도전성 연결 핀들을 절연시키기 위한 별도의 절연 재질을 형성할 필요도 없다.
이와 다르게, 상기 금속판은 상기 다수 개의 도전성 연결 핀들이 관통하는 개구부를 구비한다. 이때, 상기 금속판의 개구부를 관통하는 복수 개의 도전성 핀들이 휘어지는 것을 방지하고 또 이들을 절연시키기 위한 합성수지, 예컨대 에폭시 수지가 상기 금속판의 개구부를 채운다.
이 같은 본 발명의 반도체 패키지에 따르면 상기 금속판에 연결 핀들 개수에 대응하는 개수의 삽입 구멍들을 형성할 필요가 없게 된다.
또한, 상기 금속판이 상기 반도체 칩 및 상기 회로 기판과 직접 접촉하고 있어 열 방열 특성이 양호한 패키지를 제공할 수 있고 또한 상기 금속판이 상기 회로 기판을 지지하여 기계적 안정성이 우수한 반도체 패키지를 제공할 수 있다.
상기 회로 기판은 예컨대 오가닉 재질로 형성되며 따라서, 용이하고 저렴하게 배선 패턴을 형성할 수 있어 패키지 제조 비용을 줄일 수 있다
본 발명의 일 실시예에 있어서, 상기 회로 기판 앞면 상에 금속 프레임이 더 부착될 수 있다. 이 경우, 상기 금속 프레임 및 상기 금속판 사이에 상기 회로 기판이 개재하며 따라서, 반도체 패키지의 기계적 안정성을 더욱 높일 수 있다.
본 발명의 일 실시예에 있어서, 상기 금속판 및 상기 금속 프레임 중 어느 하나 또는 각각에 방열 부재가 더 부착될 수 있으며, 이에 따라 반도체 패키지의 열 방출 특성을 더욱 향상시킬 수 있다.
본 발명의 일 실시예에 있어서, 고속 소자용 패키지의 전기적 특성을 확보하기 위해서 상기 회로 기판의 뒷면에 디커플링 캐패시터가 더 형성될 수 있으며, 이 경우, 상기 디커플링 캐패시터를 노출시키도록 상기 금속판은 개구부를 가진다. 바람직하게, 상기 디커플링 캐패시터를 노출시키는 개구부는 상기 금속판의 측면 부분이 일부 절단되어 형성된다.
본 발명의 반도체 패키지는 밀봉 절연부재를 더 포함한다. 상기 밀봉 절연부재는 상기 회로 기판 및 상기 반도체 칩을 보호한다. 한편, 상기 밀봉 절연부재는 상기 반도체 칩의 표면은 덮지 않을 수 있다. 이 경우 상기 반도체 칩은 그 표면 상에 복수 개의 거울들을 포함하며 이 같은 반도체 칩은 DMD(Digital Micromirror Device) 소자에 해당한다. DMD 소자는 거울반사원리를 이용하여 상(image)을 형성하는 DLP (Digital Light Processing) 기술에 사용된다. 또, 상기 금속 프레임 상에 DMD 소자 동작시 입사되는 빛을 정렬시키기 위한 다툼이 더 형성될 수 있다.
본 발명의 반도체 패키지에서, 상기 금속판에 형성되는 각종 개구부들, 예컨대, 상기 도전성 연결 핀들을 위한 개구부들 또는 상기 절연 부재가 삽입되는 개구부 그리고 상기 디커플링 캐패시터를 노출시키는 개구부, 그리고 상기 회로 기판에 형성된 개구부의 위치는 다양하게 구현될 수 있다. 바람직하게 상기 회로 기판에 형성되는 개구부는 상기 금속판 상에 상기 회로 기판이 부착된 상태에서 상기 금속판의 중심부를 노출시키도록 형성된다. 이때, 상기 금속판에 형성된 상기 절연 부재를 위한 개구부는 상기 회로 기판의 개구부의 양측에 또는 4방면에 위치한다. 예컨대, 상기 회로 기판의 개구부가 사각형 형상이라면, 상기 절연 부재를 위한 개구부는 상기 사각형 형상의 개구부의 서로 마주 보는 두 변 또는 네 변들의 외측에 형성된다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
도면들에 있어서, 반도체 패키지를 구성하는 성분(component) 또는 부재 (member)들은 명확성을 기하기 위하여 다소 과장되어진 것이다. 또한 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 개구부를 기술하기 위해서 사용되었지만, 이들 개구부가 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 개구부를 다른 개구부와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 개구부로 언급된 개구부가 다른 실시예에서는 제 2 개구부로 언급될 수 도 있다.
(제 1 실시예)
도 1은 본 발명의 바람직한 제 1 실시예에 따른 반도체 패키지를 구성하는 성분들을 보여주기 위한 반도체 패키지의 분해 사시도이고, 도 2 및 도 3은 도 1의 구성 성분들이 결합되었을 때의 본 발명의 바람직한 실시예에 따른 반도체 패키지에 대한 개략적인 사시도들이고 도 4 및 도 5는 각각 도 2 및 도 3에서 I-I선 및 II-II선을 따라 절취했을 때의 반도체 패키지를 개략적으로 도시하는 단면도들이다.
도 1을 참조하여, 본 발명에 따른 반도체 패키지(10)는 반도체 칩(17)이 부착되는 금속판(11), 상기 금속판(11)에 부착되며 상기 반도체 칩(17)이 놓이는 영역(18)을 노출시키는 제 2 개구부(13h)를 가지며 배선 패턴이 형성된 회로 기판(13)을 포함한다. 상기 금속판(11)은 상기 회로 기판(13)의 뒷면에 형성된 다수의 도전성 연결 핀들(21a, 21b)을 위한 두 개의 큰 제 1 개구부(11h1, 11h2)를 구비한다. 본 발명에 따르면, 다수 개의 핀들(21a)이 금속판(11)에 형성된 하나의 제 1 개구부(11h1)을 관통하다. 따라서 종래와 달리 다수 개의 금속 핀들에 대응하는 개 수 만큼의 핀 구멍을 금속판에 형성할 필요가 없다. 제 1 개구부들(11h1, 11h2)은 금속판(11)의 반도체 칩 부착 영역(18)의 양측에 형성된다. 다수의 도전성 연결 핀들(21a)은 상기 금속판(11)의 하나의 제 1 개구부(11h1)를 관통하고 다수의 도전성 연결 핀들(21b)은 상기 금속판(11)의 다른 하나의 제 1 개구부(11h2)를 관통한다. 또, 본 발명의 반도체 패키지(10)는 상기 도전성 핀들(21a, 21b)의 휨 및 절연을 위해서 상기 금속판(11)의 제 1 개구부들(11h1, 11h2)에 각각 삽입되며 상기 도전성 핀들(21a, 21b)에 대응하는 핀 구멍(19h)들을 가지는 절연성 부재들(19a, 19b)을 포함한다.
상기 절연성 부재들(19a, 19b)은 플라스틱 재질로 형성된다. 이 같은 다수의 개구부들을 가지는 플라스틱 부재는 천공 공정(puncturing)을 통해서 아주 용이하고 저렴하게 형성할 수 있다.
다른 방법으로, 상기 절연성 부재들(19a, 19b)을 사용하는 대신, 합성수지, 예컨대, 에폭시 수지를 사용하여 상기 금속판(11)의 제 1 개구부들(11h1, 11h2)을 채움으로써, 제 1 개구부들(11h1, 11h2)을 관통하는 다수 개의 도전성 연결 핀들(21a, 21b)의 휨을 방지하고 그것들을 절연시킬 수 있다.
비록 도시되지는 않았지만, 패키지의 방열 특성을 더 향상시키기 위해서 금속판(13)에 방열부재(미도시)가 더 부착될 수 있다.
또, 본 발명의 패키지에서 고속 소자용 패키지의 전기적 특성을 확보하기 위해서 상기 회로 기판(13)의 뒷면의 가장자리에, 즉, 상기 제 2 개구부(13h)의 양측에 디커플링 캐패시터들(23a, 23b)이 더 형성될 수 있다. 이 경우, 상기 금속판 (11)은 그 가장 자리에 상기 디커플링 캐패시터들(23a, 23b)을 각각 노출시키는 제 3 개구부들(11h3, 11h4)을 더 포함한다. 상기 금속판(11)의 제 3 개구부들(11h3, 11h4)은 예컨대, 상기 금속판(11)의 가장자리 일부분을 절단하는 것에 의해 형성된다.
또한, 패키지의 기계적 안정성을 더 확보하기 위해서 상기 회로 기판(13)의 앞면에 금속 프레임(15)이 더 부착될 수 있다. 상기 금속 프레임(15)은 상기 반도체 칩(17)을 노출시키는 개구부(15h)를 가진다.
또, 비록 도시되지는 않았지만 상기 금속 프레임(15) 상에 방열부재(미도시)가 더 부착될 수 있다.
본 발명의 패키지 기술이 DMD 소자에 적용될 경우, 상기 반도체 칩(17) 상에 복수 개의 거울들(17a)이 부착될 것이다. 이 경우 상기 회로 기판(13) 및 상기 반도체 칩(17)을 보호하기 위한 에폭시 몰딩(27)은 반도체 칩(17) 상에 부착된 거울들(17a)은 피복하지 않는다(도 4 및 도 5 참조).
이제, 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 공정을 도 1 내지 도 5를 참조하여 설명하기로 한다. 응용 분야에 따라 적절하게 반도체 칩(17)을 제조하고, 도 1에 도시된 바와 같은 금속판(11), 회로 기판(13), 절연 부재들(19a, 19b), 금속 프레임(15)을 준비한다. 금속판(11)은 다수 개의 핀들(21a, 21b)을 위한 개구부들(11h1, 11h2), 커플링 캐패시터들(23a, 23b)을 노출시키기 위한 개구부들(11h3, 11h4)을 가지며 이 같은 금속판(11)은 잘 알려진 금속 가공 공정을 통해서 용이하게 제조될 수 있다. 마찬가지로 금속 프레임(15)도 통상적인 금속 가공 공정을 통해서 용이하게 제조될 수 있다. 회로 기판(13)에는 배선 패턴(미도시), 핀들(21a, 21b), 커플링 캐패시터들(23a, 23b)이 형성되어 있으며 이 같은 배선 패턴은 통상적인 방법에 따라 형성된다. 절연 부재들(19a, 19b)은 예컨대 플라스틱 재질로 이루어지며 각각 핀들(21a, 21b)을 위한 다수 개의 구멍들(19h)을 가지며, 이 같은 절연 부재들(19a, 19b) 역시 잘 알려진 방법에 따라 용이하게 제조된다.
금속판(11) 상에 회로 기판(13)을 부착시킨다. 이때, 다수 개의 핀들(21a)은 금속판(11)의 제 1 개구부(11h1)를 관통하고, 다수 개의 핀들(21b)은 제 1 개구부(11h2)를 관통한다. 그리고, 커플링 캐패시터(23a)는 제 3 개구부(11h3)를 통해서, 커플링 캐패시터(23b)는 제 3 개구부(1h4)를 통해서 노출된다. 거울들(17a)이 부착된 반도체 칩(17)을 금속판(11)의 칩 부착 영역(18)에 적절한 접착제를 사용하여 부착시킨다. 절연 부재(19a)를 금속판(11)의 제 1 개구부들(11h1, 11h2)에, 절연 부재(19b)를 제 1 개구부(11h2)에 삽입하여 각각 핀들(21a, 21b)을 절연시키고 지지한다. 금속 프레임(15)을 회로 기판(13)에 부착시킨다. 한편, 절연 부재들(19a, 19b)을 사용하는 대신에, 다수 개의 핀들(21a)이 관통하는 제 1 개구부(11h1), 다수 개의 핀들(21b)이 관통하는 제 1 개구부(11h2)를 적절한 에폭시 수지를 사용하여 채워 다수 개의 핀들(21a, 21b)을 절연시킬 수 있다.
상기 반도체 칩(17)과 회로 기판(13)을, 예컨대 와이어 본딩(25)을 통해서 서로 전기적으로 연결시킨다. 회로 기판(13) 및 반도체 칩(17)을 보호하기 위한 밀봉 절연부재(27)를 형성하기 위해서 에폭시 몰딩 공정을 진행한다. 여기서, DMD 패키지의 경우 반도체 칩(17) 상에 부착된 상기 거울들(17a)이 덮이지 않도록 에폭시 몰딩 공정을 진행한다. 또, 거울들(17a)을 보호하기 위하여 투명한 재질의 캐핑막(미도시)이 더 부착된다. 반면 반도체 칩(17) 상에 추가적인 구조물이 부착되지 않을 경우, 반도체 칩(17)을 완전히 보호할 필요가 있으며, 이때, 반도체 칩(17) 표면을 덮도록 에폭시 몰딩 공정을 진행한다.
이 같은 패키지 공정에 의해 제조된 반도체 패키지가 도 2 및 도 3에 개략적으로 도시되어져 있다. 도 4 및 도 5는 각 각 도 2 및 도 3의 I-I선 및 II-II선을 따라 절단했을 때의 반도체 칩의 단면도들이다.
도 2 내지 도 5를 참조하여, 본 발명의 바람직한 실시예에 따른 반도체 패키지에 따르면, 상기 금속판(11) 상에 상기 회로 기판(13)의 뒷면이 부착되고 상기 회로 기판(13)의 제 1 개구부(13h)에 의해 노출된 상기 금속판(11)의 일부(18) 상에 상기 반도체 칩(17)이 부착된다. 따라서, 상기 금속판(11)에 상기 반도체 칩(17)이 부착되어 패키지의 열 특성이 향상되고, 또한 상기 금속판(11)이 상기 회로 기판(13)에 부착되어 패키지의 기계적 안정성이 확보된다.
상기 금속판(11)의 제 1 개구부(11h1)에 플라스틱으로 제조되며 도전성 연결 핀들에 개수에 대응하는 핀 구멍(19h)을 구비한 절연 부재(19a)가 삽입되어, 상기 회로 기판(13)의 도전성 연결 핀들(21a)이 상기 금속판(11)의 제 1 개구부(11h1)에 삽입된 상기 절연부재(19a)의 핀 구멍들(19h)을 관통한다. 따라서, 본 발명에 따르면, 공정이 어렵고 비용이 많이 요구되는 금속판(11)에 핀들(21a, 21b)의 개수에 대응하는 개수의 핀 구멍들을 형성하는 공정을 피할 수 있다. 공정이 간단하고 낮은 비용을 요구하는 플라스틱 재질에 핀들(21a, 21b)의 개수에 대응하는 개수의 핀 구멍들을 형성하는 공정을 진행한다.
또, 상기 회로 기판(13)이 오가닉 재질을 사용하여 형성된다. 따라서 저렴하고 용이하게 회로 기판(13)을 형성할 수 있다.
(제 2 실시예)
도 6은 본 발명의 제 2 실시예에 따른 반도체 패키지를 구성하는 성분들을 보여주기 위한 반도체 패키지의 분해 사시도이다.
본 실시예의 반도체 패키지(10)는 제 1 실시예와 마찬가지로 반도체 칩(17)이 부착되는 금속판(11), 상기 금속판(11)에 부착되며 상기 반도체 칩(17)이 놓이는 영역(18)을 노출시키는 제 2 개구부(13h)를 가지며 배선 패턴이 형성된 회로 기판(13), 금속 프레임(15)을 포함한다. 하지만, 앞서 설명한 실시예와 달리 디커플링 캐패시터(23)가 회로 기판(13)의 모서리들에 형성되며, 금속판(11)은 이들 디커플링 캐패시터(23)를 노출시키기 위한 네 개의 개구부들(11h3, 11h4, 11h3', 11h4')을 구비한다. 또 금속판(11)은 회로 기판(13)의 개구부(13h)의 네 변에 대응하는 위치(즉, 반도체 칩 부착 영역(18)의 주위에)에 4개의 개구부들(11h1, 11h2, 11h1', 11h2')을 구비한다. 따라서, 각각 연결 핀들(21)을 위한 구멍들(19h)이 형성된 네 개의 절연부재들(19)이 금속판(11)의 네 개의 개구부들(11h1, 11h2, 11h1', 11h2')에 삽입된다.
본 실시예의 반도체 패키지(10)의 패키징 방법은 앞서 상술한 제 1 실시예와 동일하므로 설명의 중복을 피하기 위하여 생략을 한다.
이상에서 설명한 실시예들에서, 상기 금속판(11)에 형성되는 상기 절연부재 (19) 또는 다수 개의 핀들을 위한 개구부 및 디커플링 캐패시터를 위한 개구부의 모양 및 배열은 다양하게 변경될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명의 실시예들에 따르면, 금속판에 반도체 칩이 부착되고 또한 금속판에 회로 기판이 부착되어 열 방열 특성이 양호하고 기계적 안정성이 우수한 패키지가 제공될 수 있다.
또, 회로 기판은 예컨대 오가닉 재질로 형성되며 따라서, 용이하고 저렴하게 배선 패턴을 형성할 수 있어 패키지 제조 비용을 줄일 수 있다.
또, 연결 핀들의 개수에 대응하는 핀 구멍들을 가진 플라스틱이 금속판에 형성된 큰 구멍에 삽입되기 때문에, 금속판에 연결 핀들의 개수에 대응하는 개수의 구멍들을 형성할 필요가 없어, 핀 공정이 용이하고 제조 단가를 낮출 수 있다.

Claims (14)

  1. 적어도 하나의 제 1 개구부를 갖는 금속판;
    배선 패턴을 가지며 상기 금속판 위에 놓여지되 상기 금속판을 일부 노출시키는 제 2 개구부를 가지는 기판;
    상기 기판의 제 2 개구부에 의해 노출된 금속판의 칩 부착 영역에 놓여지며 상기 기판의 배선 패턴에 전기적으로 연결되는 반도체 칩;
    복수 개의 핀 구멍들을 가지며 상기 제 1 개구부에 삽입되는 절연부재;
    상기 핀 구멍들을 관통하면서 상기 기판의 배선 패턴에 전기적으로 연결된 복수 개의 핀들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 기판은 디커플링 캐패시터를 더 포함하고;
    상기 금속판은 상기 기판의 디커플링 캐패시터를 노출시키는 제 3 개구부를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연부재는 플라스틱 재질이고 상기 기판은 오가닉 재질인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 개구부는 상기 금속판의 중심부에 위치하고,
    상기 적어도 하나의 제 1 개구부는 상기 제 2 개구부의 양측에 또는 4방면에 위치하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 기판은 디커플링 캐패시터를 더 포함하고;
    상기 금속판은 상기 기판의 디커플링 캐패시터를 노출시키는 제 3 개구부를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 2 항에 있어서,
    상기 제 2 개구부는 상기 금속판의 중심부에 위치하고,
    상기 적어도 하나의 제 1 개구부는 상기 제 2 개구부의 양측 또는 4방면에 위치하고,
    상기 제 3 개구부는 상기 금속판의 측면 일부분이 절단되어 형성되는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 기판에 놓여지며 상기 반도체 칩을 노출시키는 금속 프레임을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 칩과 상기 기판 사이의 공간을 채우는 밀봉 절연부재를 더 포함하고,
    상기 반도체 칩은 그 표면 상에 복수 개의 거울들을 가지는 것을 특징으로 하는 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 제 1 개구부를 갖는 금속판;
    배선 패턴을 가지며 상기 금속판 위에 놓여지되 상기 금속판을 일부 노출시키는 제 2 개구부를 가지는 기판;
    상기 기판의 제 2 개구부에 의해 노출된 금속판의 칩 부착 영역에 놓여지며 상기 기판의 배선 패턴에 전기적으로 연결되는 DMD 칩;
    상기 제 1 개구부를 관통하면서 상기 기판의 배선 패턴에 전기적으로 연결된 다수 개의 핀들; 그리고,
    상기 제 1 개구부에 삽입되며 상기 다수 개의 핀들의 개수에 대응하는 개수의 핀 구멍들을 가져 상기 다수 개의 핀들이 관통하는 플라스틱 절연부재를 더 포함하는 패키지.
  12. 제 11 항에 있어서,
    상기 기판에 놓여지며 상기 DMD 칩을 노출시키는 금속 프레임을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 기판은 디커플링 캐패시터를 더 포함하고;
    상기 금속판은 상기 디커플링 캐패시터를 노출시키는 제 3 개구부를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 11 항에 있어서,
    상기 DMD 칩은 그 표면 상에 복수 개의 거울들을 포함하는 것을 특징으로 하는 반도체 패키지.
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