CN107342265B - 扇出型封装结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种扇出型封装结构，包括：衬底，所述衬底包括凹槽；嵌入在所述衬底的凹槽中的第一芯片，所述第一芯片具有第一表面、以及与所述第一表面相对的第二表面，所述第一芯片的第一表面包括器件区、芯片电路和导电焊盘，其中所述衬底的材料在外界热处理条件下能够流动从而将所述第一芯片的第二表面和侧面包裹，所述第一芯片的第一表面与衬底的顶面齐平；倒装贴装在所述第一芯片的第一表面上的第二芯片，所述第二芯片具有第一面、以及与第一面相对的第二面，所述第二芯片的第一面包括器件区、芯片电路和位于芯片电路上方的焊料凸起，所述第二芯片通过所述焊料凸起电连接到所述第一芯片的导电焊盘。

Description

扇出型封装结构及其制造方法
技术领域
本发明涉及封装领域，尤其涉及扇出型封装结构及其制造方法。
背景技术
为了满足电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展，芯片的小型化、智能化使得芯片封装引脚的数量在提升的同时，封装引脚的尺寸也在快速下降。传统的倒装芯片晶圆级封装方案中I/O连接端子散布在芯片表面面积之内，从而限制了I/O连接数目。扇出型晶圆级封装能很好的解决这个问题，同时由于其具有小型化、低成本和高集成度等优点，因此正在迅速成为新型芯片和晶圆级封装技术的选择。
现有的扇出型封装通常将裸芯片的背面嵌入在环氧树脂中，然后在裸芯片的正面形成介电层和重布线层，并在裸芯片正面的焊盘与重布线层之间形成电连接，重布线层可重新规划从裸芯片上的I/O连接到外围环氧树脂区域的路线，再在重布线层的焊盘上形成焊球突起结构，由此形成扇出型封装结构。
扇出型晶圆级封装能够实现三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片性能和低功耗，但也存在着一定的缺陷。在将裸芯片的背面嵌入在环氧树脂中的过程中，通常是将裸芯片直接粘贴于粘合层上，然后将裸芯片转移至支撑衬底或支架上。然而，由于粘合层容易变形扭曲，大大影响了产品封装的可靠性，降低了产品性能。采用注塑工艺的扇出型封装在翘曲控制方面非常困难；另外因注塑封装材料收缩引起的滑移也很难得到控制。
因此，需要新型的扇出型封装结构及其制造方法，从而至少部分地解决现有技术中存在的问题。
发明内容
针对现有技术中存在的问题，根据本发明的一个实施例，提供一种扇出型封装结构，包括：衬底，所述衬底包括凹槽；嵌入在所述衬底的凹槽中的第一芯片，所述第一芯片具有第一表面、以及与所述第一表面相对的第二表面，所述第一芯片的第一表面包括器件区、芯片电路和导电焊盘，其中所述衬底的材料在外界热处理条件下能够流动从而将所述第一芯片的第二表面和侧面包裹，所述第一芯片的第一表面与衬底的顶面齐平；倒装贴装在所述第一芯片的第一表面上的第二芯片，所述第二芯片具有第一面、以及与第一面相对的第二面，所述第二芯片的第一面包括器件区、芯片电路和位于芯片电路上方的焊料凸起，所述第二芯片通过所述焊料凸起电连接到所述第一芯片的导电焊盘；塑封体，所述塑封体将所述第二芯片、所述第一芯片的第一表面以及衬底的顶面包封起来；以及设置在所述塑封体和/或所述第二芯片上的重布线结构，所述重布线结构通过贯穿所述塑封体的导电通孔与所述第一芯片的第一表面上的导电焊盘电连接。
在本发明的一个实施例中，衬底的材料选自半固化片、纯胶、ABF、膜状塑封料、含有填充材料的黏胶。
在本发明的一个实施例中，扇出型封装结构还包括设置在所述重布线结构上的至少一个焊料凸点，所述重布线结构将所述第一芯片的第一表面上的导电焊盘电分别连接到对应的焊料凸点。
在本发明的一个实施例中，重布线结构包括导电线路以及设置在导电线路之间的绝缘介质，所述导电线路的一端与贯穿所述塑封体的导电通孔电连接，所述导电线路的另一端电连接到对应的焊料凸点。
根据本发明的另一个实施例，提供一种扇出型封装结构的制造方法，包括：制作带有凹槽的衬底；将第一芯片放置在凹槽的底部，所述第一芯片具有第一表面、以及与所述第一表面相对的第二表面，所述第一芯片的第一表面包括器件区、芯片电路和导电焊盘，所述第一芯片的第一表面与凹槽顶部基本齐平，而所述第一芯片的第二表面与凹槽底部接触；将第二芯片倒装贴装在所述第一芯片的第一表面，所述第二芯片具有第一面、以及与第一面相对的第二面，所述第二芯片的第一面包括器件区、芯片电路和位于芯片电路上方的焊料凸起，通过所述焊料凸起将所述第二芯片电连接到所述第一芯片的导电焊盘；进行塑封，将所述第二芯片包裹并填满所述第一芯片与所述第二芯片之间的间隙，其中塑封体的顶面与所述第二芯片的第二面齐平或者高于所述第二芯片的第二面；以及在所述塑封体的顶面和/或所述第二芯片的第二面上形成重布线结构，所述重布线结构通过贯穿所述塑封体的导电通孔与所述第一芯片的第一表面上的导电焊盘电连接。
在本发明的另一个实施例中，在进行塑封之前或将第二芯片倒装贴装在所述第一芯片的第一表面之前，填满所述第一芯片与所述凹槽之间的间隙。
在本发明的另一个实施例中，所述衬底的材料选自半固化片、纯胶、ABF、膜状塑封料、含有填充材料的黏胶，采用注塑或压铸方式制作带有凹槽的衬底；填满所述第一芯片与所述凹槽之间的间隙采用加热加压的方法，达到凹槽材料的玻璃化转变温度Tg，衬底的材料软化流动，在压力的辅助下填满间隙。
在本发明的另一个实施例中，在填满所述第一芯片与所述凹槽之间的间隙之后，继续加热加压，使得所述衬底的材料固化。
在本发明的另一个实施例中，该方法还包括在所述重布线结构上形成至少一个焊料凸点。
在本发明的另一个实施例中，形成重布线结构包括：在所述塑封体的顶面和/或所述第二芯片的第二面上形成第一介质层；在第一介质层和塑封体内打孔，直至暴露第一芯片上的导电焊盘；形成一层或多层导电材料；以及通过光刻和刻蚀技术去除不需要导电的区域，从而形成所需导电通孔和导电线路。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出根据本发明的一个实施例的扇出型封装结构100的横截面示意图。
图2A至图2D示出根据本发明的实施例形成扇出型封装结构的过程的剖面示意图。
图3示出根据本发明的实施例形成扇出型封装结构的流程图。
图4示出根据本发明的另一个实施例的扇出型封装结构400的横截面示意图。
图5示出根据本发明的第二芯片450的横截面示意图。
图6A至图6F示出根据本发明的另一个实施例形成扇出型封装结构的过程的剖面示意图。
图7示出根据本发明的另一个实施例形成扇出型封装结构的流程图。
图8示出根据本发明的又一个实施例的扇出型封装结构800的横截面示意图。
图9示出根据本发明的再一个实施例的扇出型封装结构900的横截面示意图。
图10A至图10F示出根据本发明的又一个实施例形成扇出型封装结构的过程的剖面示意图。
图11示出根据本发明的又一个实施例形成扇出型封装结构的流程图。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
为了解决现有技术中，将裸芯片直接粘贴于粘合层上再将裸芯片转移至支撑衬底或支架上的过程中，粘合层容易变形扭曲，影响产品封装的可靠性的问题，本发明提供一种扇出型封装结构，该扇出型封装结构不包括用于固定芯片的粘结层结构，并且在扇出型封装结构的制造过程中，不使用粘结层临时固定芯片。从而避免了粘结层扭曲造成的封装可靠性问题。
图1示出根据本发明的一个实施例的扇出型封装结构100的横截面示意图。扇出型封装结构100包括衬底110以及嵌入在衬底110中的芯片120。衬底110具有用于容纳芯片120的凹槽。在将芯片120置于该凹槽后，衬底110的材料在外界热处理条件下能够流动从而将芯片包裹。例如，衬底110的材料可以是半固化片、纯胶、ABF(Ajinomoto Build-up Film)、膜状塑封料(Epoxy Molding Compound Sheet)、含有填充材料的黏胶等材料。
芯片120具有第一表面120a、以及与第一表面120a相对的第二表面120b，芯片120的第一表面120a可包括器件区、芯片电路和导电焊盘(图中未示出)。
衬底110将芯片120的第二表面120b以及侧面包封起来，芯片120的第一表面120a与衬底110的顶面110a基本齐平。
在芯片120的第一表面120a以及与第一表面120a齐平的衬底110的表面上具有重布线结构130，重布线结构130用于将芯片120上的导电焊盘电连接到一个或多个焊料凸点140。在本发明的一些实施例中，重布线结构130可包括导电线路131以及设置在导电线路之间的绝缘介质132。导电线路131的一端与芯片120的导电焊盘电连接。导电线路131的另一端上设置有一个或多个外接焊盘133。一个或多个焊料凸点140与一个或多个外接焊盘133直接接触。在本发明的其它一些实施例中，重布线结构130可不包括外接焊盘133，一个或多个焊料凸点140直接形成在导电线路131的顶部，形成BOT结构(Bump On Tracing)。
通过重布线结构130可重新规划芯片120的外接焊盘的位置以及与外部电路连接的路线。由于可充分利用芯片120表面的面积以及扇出的衬底表面的面积，因此可用于电互连排布的表面积大大增加，从而使互联密度最大化，同时可增大焊球140的尺寸。
下面结合图2和图3描述根据本发明的一个实施例形成扇出型封装结构的过程。图2A至图2D示出根据本发明的实施例形成扇出型封装结构的过程的剖面示意图。图3示出根据本发明的实施例形成扇出型封装结构的流程图。
首先，在步骤310，制作带有凹槽的衬底210，如图2A所示。在本发明的一些实施例中，可采用注塑、压铸等方式，利用树脂或粉末形成带有凹槽的衬底。衬底可以是方片或圆片。衬底210的材料在外界热处理条件下能够流动从而将芯片包裹。例如，衬底210的材料可以是半固化片、纯胶、ABF(Ajinomoto Build-up Film)、膜状塑封料(Epoxy MoldingCompound Sheet)、含有填充材料的黏胶等材料。当衬底210的材料为半固化片时，应当采用低温压铸的方式形成带有凹槽的衬底，从而确保半固化片的半固化状态不发生变化。衬底210中凹槽的形状可类似于待封装芯片的形状，并且略大于待封装芯片。然而，衬底210中凹槽的形状不限于此，凹槽的形状可不同于待封装芯片的形状。
接下来，在步骤320，将芯片220放置在凹槽的底部，如图2B所示。芯片220具有第一表面220a、以及与第一表面220a相对的第二表面220b，芯片220的第一表面220a可包括器件区、芯片电路和导电焊盘(图中未示出)。在图2B所示的实施例中，芯片220的第一表面220a与凹槽顶部基本齐平，而芯片220的第二表面220b与凹槽底部接触。
在本发明的具体实施例中，由于衬底210的材质是树脂材质，衬底210在加热包裹芯片前没有完全固化，树脂在一定温度条件下可以具有一定的粘性，所以在将芯片220放置在凹槽的底部过程中，只需对芯片或衬底210进行加热，且加热温度不超过材料的Tg点，且时间较短，即可保证芯片与凹槽粘结良好。另外，衬底210凹槽通常为矩形，在通过贴片机将芯片220放置在凹槽的底部过程中，贴片机的视觉识别系统(CCD)可以抓取凹槽外围边框进行定位，定位精度较高，能够确保芯片220定位准确。
在步骤330，使凹槽融化，填满芯片与凹槽之间的间隙，如图2C所示。在本发明的一些实施例中，可采用加热加压的方法，达到凹槽材料的玻璃化转变温度Tg，材料软化流动，在压力的辅助下填满间隙。当加热加压到一定时间，材料中的胶体转化为固化状态，从而保证形状不发生变化。通过上述步骤，衬底210将芯片220的第二表面220b以及侧面包封起来，芯片220的第一表面220a与衬底210的一面基本齐平。
接下来，在步骤340，在芯片的第一表面以及与第一表面齐平的衬底的表面上形成重布线结构以及一个或多个焊料凸点，最终获得如图2D所示的封装结构。重布线结构用于将芯片上的导电焊盘电连接到一个或多个焊料凸点。例如，形成重布线结构的具体工艺可包括在芯片的第一表面以及与第一表面齐平的衬底的表面上形成介质层，通过光刻和刻蚀技术去除部分介质层以暴露芯片上的导电焊盘，然后通过PVD、ALD、化学镀以及电镀等工艺形成一层或多层导电材料，再通过光刻和刻蚀技术去除不需要导电的区域，从而形成所需导电线路。还可任选地在导电线路上形成第二介质层，并通过光刻和刻蚀技术去除部分第二介质层以暴露重布线结构的外接焊盘。
示例实施例
在本发明的一个具体实施例中，可利用半固化片来形成带有凹槽的衬底210。半固化片的材料为半固化绝缘材料，可选用结构中包含玻纤布和半固化树脂以及树脂填料颗粒的BT或FR4半固化片，也可选用结构中不含增强材料的ABF半固化片或其他所有电路板材料的半固化绝缘树脂片。半固化片中所采用的增强材料可以是纤维，例如，碳纤维、玻璃纤维、芳族聚酰胺纤维、高强度聚乙烯纤维、硼纤维、钢丝纤维等，优选使用碳纤维。
半固化片的基体树脂可以使用热固性树脂或热塑性树脂，优选使用热固性树脂。热固性树脂可选自环氧树脂、酚醛树脂、乙烯酯树脂、不饱和聚酯树脂、双马来酰亚胺树脂、双马来酰亚胺三嗪树脂、氰酸酯树脂、苯并噁嗪树脂等。
通过对半固化片进行低温压铸可形成带有凹槽的衬底210，其中低温压铸的温度在100℃至120℃范围内，从而确保半固化片的半固化状态不变。衬底210中凹槽的形状可类似于待封装芯片的形状，并且略大于待封装芯片。
在将芯片220放置在凹槽的底部之后，通过低温加热加压使半固化数值软化并填满芯片与凹槽之间的间隙，提高加热温度使半固化数值固化。
接下来，在芯片的第一表面以及与第一表面齐平的衬底的表面上形成重布线结构以及一个或多个焊料凸点，最终获得如图1所示的封装结构。
由于在衬底固化后，包封芯片的衬底材料一般不再具有流动性，因此根据本发明的方案形成的扇出型封装结构可避免用于粘结芯片的粘结层扭曲造成的封装可靠性问题。另一方面，本发明通过提前制备带凹槽的衬底，再将芯片置于凹槽中，通过加热加压等方法填满芯片与凹槽之间的间隙，与传统的塑封结构相比，本发明所形成的封装结构稳定，尺寸精度高，不易变形扭曲。
图4示出根据本发明的另一个实施例的扇出型封装结构400的横截面示意图。扇出型封装结构400包括衬底410以及嵌入在衬底410中的第一芯片420。衬底410具有用于容纳第一芯片420的凹槽。在将第一芯片420置于该凹槽后，衬底410的材料在外界热处理条件下能够流动从而将第一芯片包裹。例如，衬底410的材料可以是半固化片、纯胶、ABF(Ajinomoto Build-up Film)、膜状塑封料(Epoxy Molding Compound Sheet)、含有填充材料的黏胶等材料。
第一芯片420具有第一表面420a、以及与第一表面420a相对的第二表面420b，第一芯片420的第一表面420a可包括器件区、芯片电路和导电焊盘(图中未示出)。
衬底410将第一芯片420的第二表面420b以及侧面包封起来，第一芯片420的第一表面420a与衬底410的顶面410a基本齐平。
扇出型封装结构400还包括倒装在第一芯片420的第一表面420a上的第二芯片450。图5示出根据本发明的第二芯片450的横截面示意图。第二芯片450具有第一表面450a、以及与第一表面450a相对的第二表面450b，第二芯片450的第一表面450a可包括器件区、芯片电路(图中未示出)和位于芯片电路上方的焊料凸起451。焊料凸起451可以是焊球或焊柱。
返回图4，第二芯片450的焊料凸起451与第一芯片420的导电焊盘电连接。在第二芯片450外部具有塑封体460，塑封体460将第二芯片450以及第一芯片420的第一表面420a以及衬底410的顶面410a包封起来。塑封体460的顶面460a与第二芯片450的第二表面450b基本齐平或者略高于第二芯片450的第二表面450b。
在塑封体460的顶面460a和/或第二芯片450的第二表面450b上具有重布线结构430，重布线结构430用于将第一芯片420上的导电焊盘电连接到一个或多个焊料凸点440。在本发明的一些实施例中，重布线结构430可包括导电线路431以及设置在导电线路之间的绝缘介质432。导电线路431的一端通过塑封体460内的导电通孔461与第一芯片420的导电焊盘电连接。导电线路431的另一端上设置有一个或多个外接焊盘433。一个或多个焊料凸点440与一个或多个外接焊盘433直接接触。在本发明的其它一些实施例中，重布线结构430可不包括外接焊盘433，一个或多个焊料凸点440直接形成在导电线路431的顶部。
通过重布线结构430可重新规划第一芯片420的外接焊盘的位置以及与外部电路连接的路线。由于可充分利用塑封体460的顶面460a和/或第二芯片450的第二表面450b的面积，因此可用于电互连排布的表面积大大增加，从而使互联密度最大化，同时可增大焊球440的尺寸。
下面结合图6和图7描述根据本发明的另一个实施例形成扇出型封装结构的过程。图6A至图6F示出根据本发明的另一个实施例形成扇出型封装结构的过程的剖面示意图。图7示出根据本发明的另一个实施例形成扇出型封装结构的流程图。
首先，在步骤710，制作带有凹槽的衬底610，如图6A所示。在本发明的一些实施例中，可采用注塑、压铸等方式，利用树脂或粉末形成带有凹槽的衬底。衬底可以是方片或圆片。衬底610的材料在外界热处理条件下能够流动从而将芯片包裹。例如，衬底610的材料可以是半固化片、纯胶、ABF(Ajinomoto Build-up Film)、膜状塑封料(Epoxy MoldingCompound Sheet)、含有填充材料的黏胶等材料。当衬底610的材料为半固化片时，应当采用低温压铸的方式形成带有凹槽的衬底，从而确保半固化片的半固化状态不发生变化。衬底610中凹槽的形状可类似于待封装芯片的形状，并且略大于待封装芯片。然而，衬底610中凹槽的形状不限于此，凹槽的形状可不同于待封装芯片的形状。
接下来，在步骤720，将第一芯片620放置在凹槽的底部，如图6B所示。第一芯片620具有第一表面620a、以及与第一表面620a相对的第二表面620b，第一芯片620的第一表面620a可包括器件区、芯片电路和导电焊盘(图中未示出)。在图6B所示的实施例中，第一芯片620的第一表面620a与凹槽顶部基本齐平，而第一芯片620的第二表面620b与凹槽底部接触。
在步骤730，将第二芯片650倒装贴装在第一芯片620的第一表面620a，如图6C所示。第二芯片650的第一表面650a可包括器件区、芯片电路(图中未示出)和位于芯片电路上方的焊料凸起651。第二芯片650与第一芯片620通过焊料凸起651形成互连。
可任选地，在步骤720之后且在步骤730之前或之后，使衬底610的凹槽融化，填满第一芯片与凹槽之间的间隙，如图6D所示。在本发明的一些实施例中，可采用加热加压的方法，达到凹槽材料的玻璃化转变温度Tg，材料软化流动，在压力的辅助下填满间隙。当加热加压到一定时间，材料中的胶体转化为固化状态，从而保证形状不发生变化。通过上述步骤，衬底610将第一芯片620的第二表面620b以及侧面包封起来，第一芯片620的第一表面620a与衬底610的一面基本齐平。
在本发明的可选实施例中，可以不进行凹槽融化的步骤。而是在后续对第二芯片650进行塑封时，利用塑封工艺的温度和压力使衬底610的凹槽融化，填满第一芯片与凹槽之间的间隙。
接下来，在步骤740，进行塑封过程，将第二芯片650包裹住，并填满第一芯片620与第二芯片650之间的间隙，如图6E所示。塑封体660的顶面660a与第二芯片650的第二表面650b基本齐平或者略高于第二芯片650的第二表面650b。
接下来，在步骤750，在塑封体内形成导电通孔，并在塑封体的顶面和/或第二芯片的第二表面上形成重布线结构以及一个或多个焊料凸点，最终获得图6F所示的结构。重布线结构用于将第一芯片上的导电焊盘电连接到一个或多个焊料凸点。例如，形成导电通孔和重布线结构的具体工艺可包括在塑封体的顶面上形成第一介质层，在第一介质层和塑封体内打孔，直至暴露第一芯片上的导电焊盘，然后通过PVD、ALD、化学镀或电镀等工艺形成一层或多层导电材料，再通过光刻和刻蚀技术去除不需要导电的区域，从而形成所需导电线路。还可任选地在导电线路上形成第二介质层，并通过光刻和刻蚀技术去除部分第二介质层以暴露重布线结构的外接焊盘。
图8示出根据本发明的又一个实施例的扇出型封装结构800的横截面示意图。扇出型封装结构800包括衬底810以及嵌入在衬底810中的第一芯片820。衬底810具有用于容纳第一芯片820的凹槽。在将第一芯片820置于该凹槽后，衬底810的材料在外界热处理条件下能够流动从而将第一芯片包裹。例如，衬底810的材料可以是半固化片、纯胶、ABF(Ajinomoto Build-up Film)、膜状塑封料(Epoxy Molding Compound Sheet)、含有填充材料的黏胶等材料。
第一芯片820具有第一表面820a、以及与第一表面820a相对的第二表面820b，第一芯片820的第一表面820a可包括器件区、芯片电路和导电焊盘(图中未示出)。
衬底810将第一芯片820的第二表面820b以及侧面包封起来，第一芯片820的第一表面820a与衬底810的顶面810a基本齐平。
扇出型封装结构800还包括通过引线键合方式贴装在第一芯片820第一表面820a上的第二芯片850。第二芯片850具有第一表面850a、以及与第一表面850a相对的第二表面850b，第二芯片850的第一表面850a可包括器件区、芯片电路和导电焊盘(图中未示出)。第二芯片850的第一面850a上的导电焊盘通过引线电连接到第一芯片820上的导电焊盘。第二芯片850的第二表面可通过中间层固定在所述第一芯片820的第一表面820a上。
在第二芯片850外部具有塑封体860，塑封体860将第二芯片850以及第一芯片820的第一表面820a以及衬底810的顶面810a包封起来。
在塑封体860的顶面860a上具有重布线结构830，重布线结构830用于将第一芯片820上的导电焊盘电连接到一个或多个焊料凸点840。在本发明的一些实施例中，重布线结构830可包括导电线路831以及设置在导电线路之间的绝缘介质832。导电线路831的一端通过塑封体860内的导电通孔861与第一芯片820的导电焊盘电连接。导电线路831的另一端上设置有一个或多个外接焊盘833。一个或多个焊料凸点840与一个或多个外接焊盘833直接接触。在本发明的其它一些实施例中，重布线结构830可不包括外接焊盘833，一个或多个焊料凸点840直接形成在导电线路831的顶部。
通过重布线结构830可重新规划第一芯片820的外接焊盘的位置以及与外部电路连接的路线。由于可充分利用塑封体860的顶面860a和/或第二芯片850的第二表面850b的面积，因此可用于电互连排布的表面积大大增加，从而使互联密度最大化，同时可增大焊球840的尺寸。
图9示出根据本发明的再一个实施例的扇出型封装结构900的横截面示意图。扇出型封装结构900与图8所示的扇出型封装结构800类似，不同之处在于，在扇出型封装结构900中，重布线结构930通过一个或多个导电通孔962直接电连接到第二芯片的导电焊盘。
下面结合图10和图11描述根据本发明的又一个实施例形成扇出型封装结构的过程。图10A至图10F示出根据本发明的又一个实施例形成扇出型封装结构的过程的剖面示意图。图11示出根据本发明的又一个实施例形成扇出型封装结构的流程图。
步骤1110至步骤1120与图7所示的步骤710至步骤720类似，为了简化说明，省略其具体描述。
在步骤1130，通过引线键合将第二芯片1050贴装在第一芯片1020第一表面1020a，如图10C所示。第二芯片1050的第一表面1050a可包括器件区、芯片电路和导电焊盘(图中未示出)。第二芯片1050与第一芯片1020通过引线形成互连。
可任选地，在步骤1120之后且在步骤1130之前或之后，使衬底1010的凹槽融化，填满第一芯片与凹槽之间的间隙，如图10D所示。在本发明的一些实施例中，可采用加热加压的方法，达到凹槽材料的玻璃化转变温度Tg，材料软化流动，在压力的辅助下填满间隙。当加热加压到一定时间，材料中的胶体转化为固化状态，从而保证形状不发生变化。通过上述步骤，衬底1010将第一芯片1020的第二表面1020b以及侧面包封起来，第一芯片1020的第一表面1020a与衬底1010的顶面基本齐平。
在本发明的可选实施例中，可以不进行凹槽融化的步骤。而是在后续对第二芯片1050进行塑封时，利用塑封工艺的温度和压力使衬底1010的凹槽融化，填满第一芯片与凹槽之间的间隙。
接下来，在步骤1140，进行塑封过程，将第二芯片1050包裹住，并填满第一芯片1020与第二芯片1050之间的间隙，如图10E所示。塑封体1060的顶面1060a与第二芯片1050的第二表面1050b基本齐平或者略高于第二芯片1050的第二表面1050b。
接下来，在步骤1150，在塑封体内形成导电通孔，并在塑封体的顶面1060a和/或第二芯片的第二表面上形成重布线结构以及一个或多个焊料凸点，最终获得图10F所示的结构。重布线结构用于将第一芯片上的导电焊盘电连接到一个或多个焊料凸点。例如，形成导电通孔和重布线结构的具体工艺可包括在塑封体的顶面上形成第一介质层，在第一介质层和塑封体内打孔，直至暴露第一芯片上的导电焊盘，然后通过PVD、ALD、化学镀或电镀等工艺形成一层或多层导电材料，再通过光刻和刻蚀技术去除不需要导电的区域，从而形成所需导电线路。还可任选地在导电线路上形成第二介质层，并通过光刻和刻蚀技术去除部分第二介质层以暴露重布线结构的外接焊盘。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (4)

1.一种扇出型封装结构的制造方法，包括：
制作带有凹槽的衬底，所述衬底的材料选自半固化片、纯胶、ABF、膜状塑封料、含有填充材料的黏胶，采用注塑或压铸方式制作带有凹槽的衬底；
通过视觉识别系统抓取所述凹槽外围边框进行定位，将第一芯片放置在凹槽的底部，以确保所述芯片定位准确，所述第一芯片具有第一表面、以及与所述第一表面相对的第二表面，所述第一芯片的第一表面包括器件区、芯片电路和导电焊盘，所述第一芯片的第一表面与凹槽顶部齐平，而所述第一芯片的第二表面与凹槽底部接触，在将第一芯片放置在凹槽的底部过程中，对第一芯片或衬底进行加热，且加热温度不超过衬底材料的玻璃化转变温度Tg点，保证第一芯片与凹槽粘结良好；
将第二芯片倒装贴装在所述第一芯片的第一表面，所述第二芯片具有第一面、以及与第一面相对的第二面，所述第二芯片的第一面包括器件区、芯片电路和位于芯片电路上方的焊料凸起，通过所述焊料凸起将所述第二芯片电连接到所述第一芯片的导电焊盘；
进行塑封，将所述第二芯片包裹并填满所述第一芯片与所述第二芯片之间的间隙，其中塑封体的顶面与所述第二芯片的第二面齐平或者高于所述第二芯片的第二面；以及
在所述塑封体的顶面和/或所述第二芯片的第二面上形成重布线结构，所述重布线结构通过贯穿所述塑封体的导电通孔与所述第一芯片的第一表面上的导电焊盘电连接，
其中在进行塑封之前或将第二芯片倒装贴装在所述第一芯片的第一表面之前，填满所述第一芯片与所述凹槽之间的间隙，填满所述第一芯片与所述凹槽之间的间隙采用加热加压的方法，达到凹槽材料的玻璃化转变温度Tg，衬底的材料软化流动，在压力的辅助下填满间隙。
2.如权利要求1所述的方法，其特征在于，在填满所述第一芯片与所述凹槽之间的间隙之后，继续加热加压，使得所述衬底的材料固化。
3.如权利要求1所述的方法，其特征在于，还包括在所述重布线结构上形成至少一个焊料凸点。
4.如权利要求1所述的方法，其特征在于，形成重布线结构包括：
在所述塑封体的顶面和/或所述第二芯片的第二面上形成第一介质层；
在第一介质层和塑封体内打孔，直至暴露第一芯片上的导电焊盘；
形成一层或多层导电材料；以及
通过光刻和刻蚀技术去除不需要导电的区域，从而形成所需导电通孔和导电线路。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7282535B2 (ja) * 2019-01-28 2023-05-29 株式会社ダイセル ファンアウトパッケージ封止用シート状プリプレグ
CN111463189B (zh) * 2020-04-13 2022-03-18 清华大学 基于系统级封装的柔性装置及其制造方法
CN111490019B (zh) * 2020-04-24 2022-01-07 天津恒立远大仪表股份有限公司 一种集成电路结构及其制造方法
CN112188728B (zh) * 2020-09-17 2021-09-07 西安交通大学 一种基于倒装芯片的温度压力集成传感器及其封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101246882A (zh) * 2007-02-16 2008-08-20 育霈科技股份有限公司 具有多芯片的半导体组件封装结构及其方法
CN102986314A (zh) * 2010-07-06 2013-03-20 株式会社藤仓 层叠配线基板及其制造方法
CN103650134A (zh) * 2011-10-20 2014-03-19 松下电器产业株式会社 半导体装置
CN105810647A (zh) * 2016-04-22 2016-07-27 宜确半导体（苏州）有限公司 射频开关集成模块及其集成方法、射频前端集成电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101246882A (zh) * 2007-02-16 2008-08-20 育霈科技股份有限公司 具有多芯片的半导体组件封装结构及其方法
CN102986314A (zh) * 2010-07-06 2013-03-20 株式会社藤仓 层叠配线基板及其制造方法
CN103650134A (zh) * 2011-10-20 2014-03-19 松下电器产业株式会社 半导体装置
CN105810647A (zh) * 2016-04-22 2016-07-27 宜确半导体（苏州）有限公司 射频开关集成模块及其集成方法、射频前端集成电路

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Application publication date: 20171110

Assignee: Huajin semiconductor (Jiashan) Co.,Ltd.

Assignor: National Center for Advanced Packaging Co.,Ltd.

Contract record no.: X2021980017402

Denomination of invention: Fan out packaging structure and manufacturing method thereof

Granted publication date: 20190830

License type: Exclusive License

Record date: 20220111