CN103730428B - 封装结构 - Google Patents

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Abstract

一种封装结构，包括：引线框架，引线框架包括第一表面和与第二表面，引线框架上具有若干承载单元和固定承载单元的中筋，每个承载单元具有若干分立的引脚，相邻引脚之间具有开口；填充满相邻引脚之间开口的第一塑封层；位于引脚的第一表面上的第一金属凸块；预封面板，预封面板包括第二塑封层，第二塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第二塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有第二金属凸块，第二金属凸块上形成有焊料层；预封面板倒装在引线框架上，第二金属凸块与引脚上的第一金属凸块焊接在一起。本发明的封装结构集成度提高。

Description

封装结构
技术领域
本发明涉及半导体封装领域，特别涉及一种封装结构。
背景技术
随着电子产品如手机、笔记本电脑等朝着小型化，便携式，超薄化，多媒体化以及满足大众需求的低成本方向发展，高密度、高性能、高可靠性和低成本的封装形式及其组装技术得到了快速的发展。与价格昂贵的BGA(Ball Grid Array)等封装形式相比，近年来快速发展的新型封装技术，如四边扁平无引脚QFN(Quad Flat No-leadPackage)封装，由于其具有良好的热性能和电性能、尺寸小、成本低以及高生产率等众多的优点，引发了微电子封装技术领域的一场新的革命。
图1为现有的QFN封装结构的结构示意图，所述QFN封装结构包括：半导体芯片14，所述半导体芯片14上具有焊盘15；引脚16(引线框架)，所述引脚16围绕所述半导体芯片14的四周排列；金属导线17，金属导线17将半导体芯片14的焊盘15与环绕所述半导体芯片14的引脚16电连接；塑封材料18，所述塑封材料18将半导体芯片15、金属线17和引脚16密封，引脚16的表面裸露在塑封材料的底面，通过引脚16实现半导体芯片14与外部电路的电连接。
现有的引线框封装只能针对单个的半导体芯片和引线框架的封装，封装效率较低。
发明内容
本发明解决的问题是怎样提高封装结构的封装效率。
为解决上述问题，本发明提供了一种封装结构，包括：引线框架，所述引线框架包括第一表面和与第一表面相对的第二表面，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚，相邻引脚之间具有开口；填充满相邻引脚之间开口的第一塑封层；位于引脚的第一表面上的第一金属凸块；预封面板，所述预封面板包括第二塑封层，第二塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第二塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有第二金属凸块，第二金属凸块上形成有焊料层；预封面板倒装在引线框架的第一表面上，使得预封面板中的集成单元与引线框架中的承载单元对应，集成单元中的半导体芯片上的第二金属凸块与承载单元中引脚上的第一金属凸块焊接在一起，形成若干矩阵排布的封装单元；填充满所述预封面板与引线框架的第一表面之间空间的填充层。
可选的，所述第一金属凸块包括本体和位于本体上的尖端，所述尖端的体积小于本体的体积。
可选的，还包括，位于所述引脚的第二表面上的焊接层。
可选的，所述焊接层的材料为镍、铂、金、钯、银或锡中的一种或几种。
可选的，所述填充层的材料为树脂。
可选的，所述开口包括相互贯穿的第一开口和第二开口，所述第一开口的宽度小于第二开口的宽度，所述第一金属凸块位于引脚远离第二开口的表面上。
可选的，还包括：位于所述预封面板的相邻集成单元之间的部分第一塑封层内形成的若干分立的贯穿第一塑封层厚度的第一槽孔。
可选的，还包括：位于所述承载单元之间的部分中筋中形成的若干分立的贯穿中筋厚度的第二槽孔。
可选的，所述填充层还填充满所述第一槽孔或第二槽孔。
可选的，第二塑封层和第一塑封层的材料相同或不相同。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的封装机构包括：将多个半导体芯片封装在一起的预封面板，预封面板倒装在引线框架上，集成单元中的半导体芯片的焊盘上的第二金属凸块与承载单元中的引脚上的第一金属凸块焊接在一起，相比现有的单个半导体芯片上的焊盘与引脚通过金属线连接的封装结构，本发明的封装结构实现多个半导体芯片与引脚的一体封装，提高了封装的效率，并且金属凸块的连接方式相比于金属线的连接方式，占据的横向的面积减小，有利于提高整个封装结构的集成度。并且，第一金属凸块的存在，在封装的过程中，在将半导体芯片倒装在引线框架上时，所述第一金属凸块能起到定位对准的作用，有利于半导体芯片的第二金属凸块与第一金属凸块的精确焊接，另一方面，第一金属凸块的存在，相比于将半导体芯片上的第二金属凸块直接焊接在引脚上，在引脚上形成第一金属凸块后，在进行焊接时，半导体芯片与引脚之间的连接结构的坡度变陡，连接结构占据的引脚表面的面积减小，再一方面，第一金属凸块的存在，使得半导体芯片和引脚之间的距离增大，在形成密封所述塑封所述半导体芯片和引脚的塑封层时，增强了塑封材料的流动性，防止在半导体芯片和引脚之间的塑封层中形成空隙等缺陷。
进一步，所述第一塑封层一方面是保护和隔离相邻的引脚，并使得引脚的位置固定，另一方面，能防止引脚悬空，在采用引线键合工艺在引脚的第一表面形成金属凸块时，防止引脚在受到键合头的压力时移位或变形
进一步，所述引线框架的承载单元之间的部分中筋中形成有若干分立的贯穿中筋厚度的第二槽孔，在封装的过程中，一方面，第二槽孔的存在，在将预封面板倒装在引线框架上时，将预封面板的上的第二金属凸块与承载单元中的引脚上的第一金属凸块焊接在一起后，当形成填充满所述预封面板与引线框架的第一表面之间空间的填充层时，第二槽孔与预封面板与引线框架的第一表面之间空间是相通的，有利于填充材料填充时的排气，增强了填充材料的流动性，从而防止在填充层中产生空隙缺陷；另一方面，引线框架上的第二槽孔与相邻的承载区域中的引脚(或引脚上的第一金属凸块)的位置是固定的，所述第二槽孔可以作为将预封面板倒装在引线框架上时的对准标记，通过检测该对准标记，可以很精确的将预封面板倒装在引线框架上，实现预封面板上的每个集成单元中的第二金属凸块与引线框架的对应的承载单元中的引脚上的第二金属凸块的准确焊接；再一方面，所述第二槽孔是位于相邻承载单元之间的中筋内，不会占据额外的面积；再一方面，引线框架的中筋的槽孔是空的或者后续被填充材料填充，使得中筋区域的材料的硬度降低，后续在切割中筋形成若干分立的封装结构时，减小了切割的难度并防止了切割缺陷的产生。
进一步，预封面板的相邻集成单元之间的部分第一塑封层内形成有若干分立的贯穿第一塑封层厚度的第一槽孔，在封装的过程中，第一槽孔的存在，一方面，所述第一槽孔释放预封面板中积聚的应力，减小预封面板的翘曲效应；另一方面，在将预封面板倒装在引线框架上，将集成单元中的半导体芯片上的第二金属凸块与引线框架的承载单元中的引脚的上的第一金属凸块焊接在一起，形成填充满所述预封面板与引线框架的第一表面之间空间的填充层时，由于预封面板中的第一槽孔与预封面板与引线框架的第一表面之间空间是相通的，有利于填充材料填充时的排气，增强了填充材料的流动性，从而防止在填充层中产生空隙缺陷；再一方面，所述第一槽孔位于相邻集成单元之间的第一塑封层内不会占据额外的空间；再一方面，形成填充层时，填充层可以填充满第一槽孔，填充层与第一槽孔构成类似“插销”的结构(还可以包括引脚中的第二槽孔，填充层填充第二槽孔)，从而将预封面板和引线框架两部分进行锁定，防止预封面板和引线框架向相反的方向发生形变时，造成焊接处不良的问题。
附图说明
图1为现有技术封装结构的结构示意图；
图2～图13为本发明实施例封装结构的形成过程的结构示意图。
具体实施方式
现有的引线框进行封装时，请参考图1，首先需要将晶圆切割形成一个一个的半导体芯片14，然后通过引线键合工艺形成金属线17，金属线17将半导体芯片14上的焊盘15与周围的引脚16连接在一起，最后通过塑封材料18将半导体芯片14和引脚16塑封，现有的封装工艺只能实现单个半导体芯片和引脚的封装，封装效率较低。另外，所述引脚16是环绕的排布在半导体芯片14的周围，半导体芯片14上的焊盘15需要通过金属导线17与周围的引脚16电连接，使得整个封装结构占据的体积较大，不利于封装结构集成度的提高。
为此，本发明提供了一种封装结构包括预封面板，通过金属凸块将预封面板和引脚连接在一起，实现多个半导体芯片与引线框的封装，提高了封装效率，并减小了封装结构的体积。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2～图13为本发明实施例封装结构的形成过程的结构示意图。
首先，参考图2，提供引线框金属层100。
所述引线框金属层100后续形成引线框架，所述引线框金属层100具有第一表面11和与第一表面11相对的第二表面12。
所述引线框金属层100的材料为金属或合金。所述引线框金属层100的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni中一种或几种。
所述引线框金属层100可以为单层的金属或者多层金属的堆叠结构。
所述引线框金属层100包括若干呈矩阵排布的承载区域和位于相邻的承载区域之间的中筋区域(图中未标示)，后续通过刻蚀所述引线框金属层的承载区域，形成若干分立的引脚，相邻引脚之间具有开口，引脚的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚构成引线框架的承载单元，固定引脚的中筋区域构成引线框架的中筋。后续在形成封装结构后，通过切割去除引线金属层100的中筋，释放出每个封装结构的若干分立的引脚。
接着，请参考图3，刻蚀所述引线框金属层100(参考图2)的承载区域，形成若干分立的引脚103，相邻引脚103之间具有开口，引脚的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚构成引线框架的承载单元，固定引脚的中筋区域构成引线框架的中筋。
所述引脚103的形成过程为：在所述引线框金属层100的第一表面11上形成第一图形化的掩膜层(图中未示出)；以所述第一图形化的掩膜层为掩膜，刻蚀引线框金属层100的承载区域的第一表面11，在引线框金属层100的承载区域内形成若干第一开口102；在所述引线框金属层100的第二表面12上形成第二图形化的掩膜层(图中未示出)；以所述第二图形化的掩膜层为掩膜，刻蚀引线框金属层100的承载区域的第二表面12，在引线框金属层100的承载区域内形成若干第二开口101，第一开口102和第二开口101相互贯穿，第一开口102和第二开口101构成开口，相邻开口之间为引脚103。在本发明的其他实施例中，也可以采用机械加工的方式形成所述开口。
所述第一图形化的掩膜层或第二图形化的掩膜层的材料可以为环氧树脂胶或其他合适的材料。第一图形化的掩膜层或第二图形化的掩膜层的形成工艺为贴干膜工艺或压印工艺。所述第一图形化的掩膜层或第二图形化的掩膜层的形成工艺也可以为喷涂或旋涂工艺。
所述第一开口102的宽度小于第二开口101的宽度，使得形成的引脚103的第一表面11的面积大于第二表面12的面积，后续在引脚103的第一表面上形成第一金属凸块时，由于引脚103的第一表面11的面积较大，在采用引线键合工艺形成第一金属凸块时，引脚103的第一表面能承受较大的压力并具有较大的接触面积，减小了采用引线键合工艺形成第一金属凸块的难度，引脚103的第二表面12的面积较小，使得相邻引脚103的第二表面12之间的距离较大，后续将引脚103的第二表面12与外部电路(比如PCB板电路)相连时，防止相邻引脚103之间的短路，另外，第一开口102和第二开口101的宽度不一样，后续在第一开口102和第二开口101中填充满塑封材料时，使得引脚103与塑封层的接触面的数量增多，引脚不容易从塑封材料中脱落。
在本发明的其他实施例中，在形成第一开口102和第二开口101之后，还可以在所述引脚103的第二表面12上形成一层干膜薄膜，所述干膜薄膜将引脚103的第二表面12覆盖，后续在开口中填充塑封材料时，防止塑封材料向引脚103的底部表面的溢料。
本发明实施例中，刻蚀引线框金属层100，形成若干分立的引脚103后，引线框架形成，所述引线框架包括第一表面11和与第一表面11相对的第二表面12，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚103，相邻引脚103之间具有开口。
接着，请参考图4，在所述开口内填充满塑封材料，形成第一塑封层104。
本实施例中，在第一开口102和第二开口101内填充塑封材料，形成第一塑封层104，所述第一塑封层104暴露出引脚103的第一表面11和第二表面12。
所述第一塑封层104一方面是保护和隔离相邻的引脚，并使得引脚的位置固定，另一方面，能防止引脚103悬空，在后续采用引线键合工艺在引脚103的第一表面11形成金属凸块时，防止引脚103在受到外部压力时移位或变形。
所述第一塑封层104填充满第一开口102和第二开口101，第一塑封层104的两端表面与引脚103的第一表面11和第二表面12齐平。
所述第一塑封层104的材料为树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂；所述树脂也可以为聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述第一塑封层104还可以为其他合适的塑封材料。
所述第一塑封层104的形成工艺为注塑工艺(injection molding)或转塑工艺(transfer molding)。所述第一塑封层104的形成工艺还可以为其他合适的工艺。
在本发明的其他实施例中，在形成第一塑封层后，在所述引线框架的承载单元之间的部分中筋中形成若干分立的贯穿中筋厚度的第二槽孔，一方面，第二槽孔的存在，后续在将预封面板倒装在引线框架上时，将预封面板的上的第二金属凸块与承载单元中的引脚上的第一金属凸块焊接在一起后，当形成填充满所述预封面板与引线框架的第一表面之间空间的填充层时，第二槽孔与预封面板与引线框架的第一表面之间空间是相通的，有利于填充材料填充时的排气，增强了填充材料的流动性，从而防止在填充层中产生空隙缺陷；另一方面，引线框架上的第二槽孔与相邻的承载区域中的引脚(或引脚上的第一金属凸块)的位置是固定的，所述第二槽孔可以作为将预封面板倒装在引线框架上时的对准标记，通过检测该对准标记，可以很精确的将预封面板倒装在引线框架上，实现预封面板上的每个集成单元中的第二金属凸块与引线框架的对应的承载单元中的引脚上的第二金属凸块的准确焊接；再一方面，所述第二槽孔是位于相邻承载单元之间的中筋内，不会占据额外的面积；再一方面，引线框架的中筋的槽孔是空的或者后续被填充材料填充，使得中筋区域的材料的硬度降低，后续在切割中筋形成若干分立的封装结构时，减小了切割的难度并防止了切割缺陷的产生。所述第二槽孔可以通过冲孔或钻孔工艺或冲压工艺形成。所述第二槽孔也可以通过刻蚀工艺形成。
在本发明的其他实施例中，所述第二槽孔可以在后续形成第一金属凸块后形成。
接着，请参考图5，在所述引脚103的第一表面11上形成第一金属凸块105。
所述第一金属凸块105的材料可以为铝、镍、锡、钨、铂、铜、钛、铬、钽、金、银中的一种或几种。
本实施例中，所述第一金属凸块105包括本体和位于本体上的尖端，所述尖端的体积小于本体的体积，使得第一金属凸块105的表面积增大，后续在将预封面板上的第二金属凸块与第一金属凸块105焊接时，使得第一金属凸块105与焊料层的接触面积增大，增强了焊料层与第一金属凸块105的结合性能，当将半导体芯片倒装在引线框架上方，将半导体芯片焊盘上的第二金属凸块与第一金属凸块105焊接时，提高了第一金属凸块105和第二金属凸块之间的结合力和机械稳定性。在本发明的其他实施例中，所述第一金属凸块可以没有尖端。
形成具有尖端的第一金属凸块105可以采用引线键合工艺，形成不具有尖端的第一金属凸块105可以采用引线键合工艺或印刷工艺。在本发明的其他实施例中，所述第一金属凸块105还可以采用其他合适的工艺形成。
引线键合形成第一金属凸块105的具体过程为：进行引线键合时，将金属线穿过键合设备的键合头(或键合头中劈刀毛细管)达到其顶部；通过氢氧焰或电气系统产生电火花使得键合头中伸出的金属线熔融形成金属凸块的本体(本体为圆球状或其他的形状)；键合头将本体压合在引脚103的第一表面11上；键合头向远离引脚103的方向运动(垂直于引脚103的第一表面11向上运动)，露出本体上的部分金属线；键合头中的劈刀切断金属线，本体上剩余的金属线构成尖端。通过引线键合工艺形成的金属凸块，工艺简单，效率较高，并且不会带来污染。在进行引线键合工艺时，由于相邻引脚103之间的开口被第一塑封层104填充，引脚103在受到键合头的压力时，不会变形或错位。
采用印刷工艺形成第一金属凸块105的过程为：将带有网孔的网板贴合引脚103的第一表面11，网孔暴露出引脚103的部分第一表面11；在网孔中刷如金属填充料(比如：焊锡等)；然后，移除网板，在引脚103的第一表面11上形成第一金属凸块105。
本发明实施例中，在引脚103上形成第一金属凸块105，在后续的封装过程中，一方面，第一金属凸块105的存在，当在将半导体芯片倒装在引线框架上时，所述第一金属凸块105能起到定位对准的作用，有利于半导体芯片的第二金属凸块与第一金属凸块105的精确焊接，另一方面，第一金属凸块105的存在，相比于将半导体芯片上的第二金属凸块直接焊接在引脚103上，在引脚103上形成第一金属凸块105后，在进行焊接时，半导体芯片与引脚103之间的连接结构的坡度变陡，连接结构占据的引脚103表面的面积减小，再一方面，第一金属凸块105的存在，使得半导体芯片和引脚103之间的距离增大，在形成密封所述塑封所述半导体芯片和引脚的塑封层，增强了塑封材料的流动性，防止在半导体芯片和引脚之间的塑封层中形成空隙等缺陷。
接着，请参考图6和图7，提供晶圆21，所述晶圆21上形成有若干半导体芯片200；切割所述晶圆21，形成若干分立的半导体芯片200。
所述半导体芯片200内具有集成电路(图中未示出)，所述半导体芯片200的表面具有若干焊盘201，半导体芯片200表面的焊盘201与半导体芯片内的集成电路电连接，所述焊盘201作为半导体芯片200内的集成电路与外部电连接的端口。后续将若干分立的半导体芯片200封装在一起，形成预封面板。
需要说明是，所述焊盘201可以为通过半导体芯片200上形成的再布线金属层引出的焊盘。
接着，请参考图8，通过第二塑封层205将若干半导体芯片200封装在一起，第二塑封层205暴露出半导体芯片200上的焊盘201。
将若干半导体芯片200封装的具体过程为：提供载板300，所述载板300上具有胶合层301，所述胶合层301包括若干呈矩阵排布的粘合区；将至少一个半导体芯片200的具有焊盘201的一面贴于所述胶合层301的每个粘合区上；形成第二塑封层205，将若干半导体芯片200塑封在一起；在形成第二塑封层205后，去除(剥离)所述载板300和胶合层301，暴露出半导体芯片200上的焊盘201。
通过第二塑封层205将若干半导体芯片200封装在一起，形成预封面板，每个预封面板具有若干矩阵排布的集成单元(图中未标示)，每个集成单元的位置与胶合层301上的粘合区的位置对应，所述胶合层301上的每个粘合区上粘贴的半导体芯片为预封面板中的每个集成单元中的集成的半导体芯片。所述预封面板的相邻集成单元之间区域为分割区域。
胶合层301的每个粘合区上具有至少一个半导体芯片200，半导体芯片200的数量大于1个时，半导体芯片200的种类可以相同或不相同。相应的预封面板中的每个集成单元中具有至少一个半导体芯片200，半导体芯片200的数量大于1个时，半导体芯片200的种类可以相同或不相同。
所述载板300可以为玻璃基板、硅基板或金属基板。
胶合层301可选用的材质有多种，在本发明一个优选的实施例中，胶合层301采用UV胶。UV胶是一种能对特殊波长的紫外光照射产生反应的胶合材料。UV胶根据紫外光照射后粘性的变化可分为两种，一种是UV固化胶，即材料中的光引发剂或光敏剂在紫外线的照射下吸收紫外光后产生活性自由基或阳离子，引发单体聚合、交联和接支化学反应，使紫外光固化胶在数秒钟内由液态转化为固态，从而将与其接触的物体表面粘合；另一种是UV胶是在未经过紫外线照射时粘性很高，而经过紫外光照射后材料内的交联化学键被打断导致粘性大幅下降或消失。这里的胶合层301所采用的UV胶即是后者。
在载板300上形成胶合层301的方法可以例如是通过旋涂或印刷等方法将胶合层301涂覆在载板300上。这样的方法在半导体制造领域中已为本领域技术人员所熟知，在此不再赘述。
所述第二塑封层205的材料为树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂；所述树脂也可以为聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述第二塑封层205还可以为其他合适的塑封材料。
所述第二塑封层205的形成工艺为注塑工艺(injection molding)、转塑工艺(transfer molding)或印刷工艺。所述第二塑封层205还可以采用其他的工艺。
在本发明的其他实施例中，所述预封面板的每个集成单元中还具有若干无源器件，可以将无源器件与半导体芯片封装在一起，所述无源器件的表面具有焊盘，将无源器件具有焊盘的一面贴于胶合层上，然后通过第一塑封层将半导体芯片和无源器件塑封在一起。
所述无源器件可以为电容、电感或电阻中的一种或几种。
接着，请参考图9，在预封面板的每个集成单元的半导体芯片200的焊盘201上形成第二金属凸块203，在第二金属凸块203上形成焊料层106，所述第二金属凸块203和焊料层106作为集成单元的一部分。
所述第二金属凸块203可以为金属柱，所述金属柱的材料为铝、镍、钨、铂、铜、钛、铬、钽、锡合金、金或银。所述焊料层106可以为焊球，所述焊料层106的材料为锡或锡合金，锡合金可以为锡银、锡铅、锡银铜、锡银锌、锡锌、锡铋铟、锡铟、锡金、锡铜、锡锌铟或者锡银锑中的一种或者多种。所述第二金属凸块203和焊料层106通过电镀工艺形成。
本实施例中，所述第二金属凸块203和焊料层106的形成过程为：形成覆盖所述第二塑封层205、半导体芯片200和焊盘201的绝缘层206，所述绝缘层206中具有暴露焊盘201的部分表面的第一开口；在所述绝缘层206上以及第一开口的侧壁和底部形成导电金属层；在所述导电金属层上形成光刻胶掩膜，所述光刻胶掩膜中具有暴露第一开口上的导电金属层的第二开口；采用电镀工艺在所述第二开口中填充金属，形成金属柱(第二金属凸块203)，在金属柱上形成焊料层106；去除所述光刻胶掩膜；刻蚀去除第二金属凸块203两侧的导电金属层，在第二金属凸块203的底部形成凸下金属层202。在形成焊料层后，可以通过回流工艺使得焊料层呈球形。
在本发明的其他实施例中，在去除所述载板和胶合层后，在第二塑封层上形成线路整合层，所述线路整合层包括输入端、输出端和将输入端和输出端相连的多层线路，所述输入端与半导体芯片的焊盘相连接；在所述输出端上形成第二金属凸块。
在本发明的其他实施例，所述预封面板的每个集成单元中还具有若干无源器件，所述无源器件的表面具有焊盘，线路整合层的输入端还与无源器件的焊盘相连接。
在焊盘201上形成第二金属凸块203后，整个预封面板形成，所述预封面板包括第二塑封层205，第二塑封层205内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片200，所述半导体芯片200表面上具有若干焊盘201，第二塑封层205暴露出半导体芯片上的焊盘201，所述焊盘201上具有第二金属凸块203。
通过将多个半导体芯片200封装在一起，形成预封面板，后续可以将预封面板倒装在引线框架上，将集成单元中的半导体芯片200的焊盘201上的第二金属凸块203与引脚上的第一金属凸块焊接在一起，相比现有的单个半导体芯片上的焊盘与引脚通过金属线连接的封装方法，本发明的封装方法实现多个半导体芯片200与引脚的一体封装，提高了封装的效率，并且金属凸块的连接方式相比于金属线的连接方式，占据的横向的面积减小，有利于提高整个封装结构的集成度。
在本发明的其他实施例中，在形成预封面板后，还可以在预封面板的相邻集成单元之间的部分第一塑封层内形成若干分立的贯穿第一塑封层厚度的第一槽孔，本实施例中，所述第一槽孔还贯穿对应的相邻集成单元之间的绝缘层。第一槽孔的存在，一方面，所述第一槽孔释放预封面板中积聚的应力，减小预封面板的翘曲效应；另一方面，后续在将预封面板倒装在引线框架上，将集成单元中的半导体芯片上的第二金属凸块与引线框架的承载单元中的引脚的上的第一金属凸块焊接在一起，形成填充满所述预封面板与引线框架的第一表面之间空间的填充层时，由于预封面板中的第一槽孔与预封面板与引线框架的第一表面之间空间是相通的，有利于填充材料填充时的排气，增强了填充材料的流动性，从而防止在填充层中产生空隙缺陷；再一方面，所述第一槽孔位于相邻集成单元之间的第一塑封层内不会占据额外的空间；再一方面，后续形成填充层时，填充层可以填充满第一槽孔，填充层与第一槽孔构成类似“插销”的结构(还可以包括引脚中的第二槽孔，填充层填充第二槽孔)，从而将预封面板和引线框架两部分进行锁定，防止预封面板和引线框架向相反的方向发生形变时，造成焊接处不良的问题。所述第一槽孔可以通过冲孔或钻孔工艺或冲压工艺形成。在本发明的其他实施例中，当前述采用网板印刷或注塑工艺形成第二塑封层时，将印刷网板或注塑模板的部分结构覆盖需要形成第一槽孔的地方，第二塑封层形成后，在移除印刷网板或注塑模板，可以直接在预封面板的相邻集成单元之间的部分第二塑封层内形成若干分立的贯穿第二塑封层厚度的第一槽孔，后续通过刻蚀或者曝光去除第一槽孔上覆盖的绝缘层。
接着，请参考图10，将所述预封面板倒装在引线框架的第一表面11上，使得预封面板中的集成单元与引线框架中的承载单元对应，将集成单元中的半导体芯片200上的第二金属凸块203与承载单元中的引脚103上的第一金属凸块105通过焊料层106焊接在一起，形成若干矩阵排布的封装单元，每个封装单元包括一个集成单元和与该集成单元对应的承载单元。
具体的，首先将预封面板倒装在引线框架上方，使得预封面板中的集成单元与引线框架中的承载单元对应，使得半导体芯片200上的第二金属凸块203表面的焊料层106与引脚103上的第一金属凸块105相接触；对所述焊料层106进行回流工艺，使得焊料层106熔化将第二金属凸块203和第一金属凸块105焊接在一起；对整个封装结构进行冷却。
每个半导体芯片200上具有若干焊盘201，每个焊盘201上的第二金属凸块203与对应的引脚103上的第一金属凸块105焊接在一起。需要说明的是，图11中每个半导体芯片200上具有两个焊盘201、两个第二金属凸块203和两个第一金属凸块105仅作为示例，不应限制本发明的保护范围。
参考图11，形成填充满所述预封面板与引脚103的第一表面11之间空间的填充层208。
所述填充层208的材料可以为流动性较高、颗粒较小、黏度较低的树脂，比如环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂。所述填充层208还可以为其他合适的材料。
所述填充层208的形成工艺为注塑工艺(injection molding)或转塑工艺(transfer molding)或其他合适的工艺。由于第一金属凸块203的垫高作用，使得预封面板与引脚103的第一表面11之间空间的距离增大，从而提高了塑封材料的流动性，防止形成的填充层208中产生空隙等缺陷。
还包括：采用电镀工艺在引脚103第二表面12上形成焊接层(图中未示出)。
所述焊接层用于提高所述引脚103与其他的金属材料连接时的粘附性，并同时防止引脚103的氧化。所述焊接层的材料可以为镍、金、钯、银、锡或铂等。可以采用电镀工艺在引脚103的第二表面12形成焊接层。
在本发明的另一实施例中，请参考图12，所述预封面板的相邻集成单元之间的部分第二塑封层205和绝缘层206内形成若干分立的贯穿第一塑封层厚度的第一槽孔210，在形成填充满所述预封面板与引线框架的第一表面11之间空间的填充层208时，由于预封面板中的第一槽孔210与预封面板和引线框架的第一表面11之间空间是相通的，有利于填充材料填充时的排气，增强了填充材料的流动性，从而防止在填充层中产生空隙缺陷。本实施例中，填充填充层208时，所述填充层208可以同时填充满第一槽孔210。在本发明的其他实施例中，所填充层可以不填充或部分填充所述第一槽孔。
在本发明的另一实施例中，所述承载单元之间的部分中筋中形成有若干分立的贯穿中筋厚度的第二槽孔时，在形成填充层时，填充材料的流动性进一步提高，防止在填充层中形成空隙等缺陷。所述填充层还可以填充满第二槽孔。
最后，请参考图11和图13，沿封装单元进行切割，形成若干分立的封装结构13。
沿封装单元进行切割包括：切割相邻集成单元之间的第二塑封层205、第一塑封层104、填充层208及引线框架的中筋，以释放出每个分立的封装结构中的引脚103。
每个分立的封装结构13，包括：若干分立的引脚103，所述引脚具有第一表面和与第一表面相对的第二表面，相邻引脚103之间具有开口；填充满相邻引脚103之间开口的第一塑封层104；位于引脚103的第一表面上的第一金属凸块105；半导体芯片200，每个半导体芯片200表面上具有若干焊盘201，第二塑封层205密封所述半导体芯片200，第二塑封层205暴露出焊盘201，所述焊盘201上具有第二金属凸块203，第二金属凸块上形成有焊料层106；所述半导体芯片倒装在引线框架的第一表面11上，半导体芯片200上的第二金属凸块203与引脚103的上的第一金属凸块105通过焊料层106焊接在一起；填充满半导体芯片与引脚103的第一表面111之间空间的填充层208。
本发明还提供了一种封装结构，请参考图11，包括：
引线框架，所述引线框架包括第一表面11和与第一表面11相对的第二表面12，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚103，相邻引脚103之间具有开口；
填充满相邻引脚103之间开口的第一塑封层104；
位于引脚103的第一表面11上的第一金属凸块105；
预封面板，所述预封面板包括第二塑封层205，第二塑封层205内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片200，所述半导体芯片200表面上具有若干焊盘201，第二塑封层205暴露出半导体芯片200上的焊盘201，所述焊盘201上具有第二金属凸块203，第二金属凸块203上形成有焊料层106；
所述预封面板倒装在引线框架的第一表面11上，使得预封面板中的集成单元与引线框架中的承载单元对应，集成单元中的半导体芯片200上的第二金属凸块203与承载单元中引脚103的上的第一金属凸块105通过焊料层106焊接在一起，形成若干矩阵排布的封装单元，每个封装单元包括一个承载单元和与该承载单元对应的集成单元；
填充满所述预封面板与引脚103的第一表面11之间空间的填充层208。
具体的，所述第一金属凸块105包括本体和位于本体上的尖端，所述尖端的体积小于本体的体积。
还包括：位于所述引脚的第二表面上的焊接层(图中未示出)。所述焊接层焊接层的材料为镍、铂、金、钯、银或锡中的一种或几种。
所述第二金属凸块203为焊球或金属柱，或者包括金属柱和金属柱顶部的焊球。所述填充层208的材料为树脂。
所述开口包括相互贯穿的第一开口和第二开口，所述第一开口的宽度小于第二开口的宽度，所述第一金属凸块位于引脚远离第二开口的表面上。
在本发明的其他实施例中，第二塑封层上形成有线路整合层，所述线路整合层包括输入端、输出端和将输入端和输出端相连的多层线路，所述输入端与半导体芯片的焊盘相连接，第二金属凸块位于输出端上。
在本发明的其他实施例，所述预封面板的每个集成单元中还具有若干无源器件，所述无源器件的表面具有焊盘，线路整合层的输入端还与无源器件的焊盘相连接。
第二塑封层205和第一塑封层104的材料相同或不相同。
还包括：位于所述预封面板的相邻集成单元之间的部分第一塑封层内形成的若干分立的贯穿第一塑封层厚度的第一槽孔。
还包括：位于所述承载单元之间的部分中筋中形成的若干分立的贯穿中筋厚度的第二槽孔。
所述填充层还填充满所述第一槽孔或第二槽孔。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种封装结构，其特征在于，包括：
引线框架，所述引线框架包括第一表面和与第一表面相对的第二表面，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚，相邻引脚之间具有开口；
填充满相邻引脚之间开口的第一塑封层；
位于引脚的第一表面上的第一金属凸块；
预封面板，所述预封面板包括第二塑封层，第二塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第二塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有第二金属凸块，第二金属凸块上形成有焊料层；
预封面板倒装在引线框架的第一表面上，使得预封面板中的集成单元与引线框架中的承载单元对应，集成单元中的半导体芯片上的第二金属凸块与承载单元中引脚上的第一金属凸块焊接在一起，形成若干矩阵排布的封装单元；
填充满所述预封面板与引线框架的第一表面之间空间的填充层。
2.如权利要求1所述的封装结构，其特征在于，所述第一金属凸块包括本体和位于本体上的尖端，所述尖端的体积小于本体的体积。
3.如权利要求1所述的封装结构，其特征在于，还包括，位于所述引脚的第二表面上的焊接层。
4.如权利要求3所述的封装结构，其特征在于，所述焊接层的材料为镍、铂、金、钯、银或锡中的一种或几种。
5.如权利要求1所述的封装结构，其特征在于，所述填充层的材料为树脂。
6.如权利要求1所述的封装结构，其特征在于，所述开口包括相互贯穿的第一开口和第二开口，所述第一开口的宽度小于第二开口的宽度，所述第一金属凸块位于引脚远离第二开口的表面上。
7.如权利要求1所述的封装结构，其特征在于，还包括：位于所述预封面板的相邻集成单元之间的部分第一塑封层内形成的若干分立的贯穿第一塑封层厚度的第一槽孔。
8.如权利要求7所述的封装结构，其特征在于，还包括：位于所述承载单元之间的部分中筋中形成的若干分立的贯穿中筋厚度的第二槽孔。
9.如权利要求8所述的封装结构，其特征在于，所述填充层还填充满所述第一槽孔或第二槽孔。
10.如权利要求1所述的封装结构，其特征在于，第二塑封层和第一塑封层的材料相同或不相同。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115799075B (zh) * 2023-01-31 2023-05-05 江苏长电科技股份有限公司 封装框架及其制作方法、封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102244012A (zh) * 2010-05-13 2011-11-16 新科金朋有限公司 半导体器件及其制造方法
CN102820276A (zh) * 2011-06-10 2012-12-12 南茂科技股份有限公司 四方扁平无接脚封装及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050023682A1 (en) * 2003-07-31 2005-02-03 Morio Nakao High reliability chip scale package
JP3910598B2 (ja) * 2004-03-04 2007-04-25 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
KR101091896B1 (ko) * 2004-09-04 2011-12-08 삼성테크윈 주식회사 플립칩 반도체 패키지 및 그 제조방법
US20080142946A1 (en) * 2006-12-13 2008-06-19 Advanced Chip Engineering Technology Inc. Wafer level package with good cte performance
US20080242003A1 (en) * 2007-03-26 2008-10-02 National Semiconductor Corporation Integrated circuit devices with integral heat sinks
EP2206145A4 (en) * 2007-09-28 2012-03-28 Tessera Inc FLIP-CHIP CONNECTION WITH DOUBLE POSTS
US8669137B2 (en) * 2011-04-01 2014-03-11 International Business Machines Corporation Copper post solder bumps on substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102244012A (zh) * 2010-05-13 2011-11-16 新科金朋有限公司 半导体器件及其制造方法
CN102820276A (zh) * 2011-06-10 2012-12-12 南茂科技股份有限公司 四方扁平无接脚封装及其制造方法

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