CN103730440B - 封装结构 - Google Patents

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Abstract

一种封装结构，包括：引线框架，引线框架包括第一表面和相对的第二表面，引线框架上具有若干呈矩阵排布的承载单元和用于固定承载单元的中筋，每个承载单元具有若干分立的引脚，相邻引脚之间具有开口；位于引脚的第一表面的第一金属凸块；预封面板，所述预封面板包括第一塑封层，第一塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第一塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有第二金属凸块，第二金属凸块上形成有焊料层；预封面板倒装在引线框架的第一表面上，半导体芯片上的第二金属凸块与引脚上的第一金属凸块通过焊料层焊接在一起。本发明的封装结构集成度提高。

Description

封装结构
技术领域
本发明涉及半导体封装领域，特别涉及一种封装结构。
背景技术
随着电子产品如手机、笔记本电脑等朝着小型化，便携式，超薄化，多媒体化以及满足大众需求的低成本方向发展，高密度、高性能、高可靠性和低成本的封装形式及其组装技术得到了快速的发展。与价格昂贵的BGA(Ball Grid Array)等封装形式相比，近年来快速发展的新型封装技术，如四边扁平无引脚QFN(Quad Flat No-leadPackage)封装，由于其具有良好的热性能和电性能、尺寸小、成本低以及高生产率等众多的优点，引发了微电子封装技术领域的一场新的革命。
图1为现有的QFN封装结构的结构示意图，所述QFN封装结构包括：半导体芯片14，所述半导体芯片14上具有焊盘15；引脚16(引线框架)，所述引脚16围绕所述半导体芯片14的四周排列；金属导线17，金属导线17将半导体芯片14的焊盘15与环绕所述半导体芯片14的引脚16电连接；塑封材料18，所述塑封材料18将半导体芯片15、金属线17和引脚16密封，引脚16的表面裸露在塑封材料的底面，通过引脚16实现半导体芯片14与外部电路的电连接。
现有的引线框封装只能针对单个的半导体芯片和引线框架的封装，封装效率较低。
发明内容
本发明解决的问题是怎么提高封装的效率。
为解决上述问题，本发明提供了一种封装结构，包括：引线框金属层，所述引线框金属层内形成有若干分立的引脚，相邻引脚之间具有开口；位于引脚的表面的第一金属凸块；预封面板，所述预封面板包括第一塑封层，第一塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第一塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有第二金属凸块，第二金属凸块上形成有焊料层；预封面板倒装在引线框架的第一表面上，使得预封面板中的集成单元与引线框架中的承载单元对应，集成单元中的半导体芯片上的第二金属凸块与承载单元中引脚上的第一金属凸块通过焊料层焊接在一起，形成若干矩阵排布的封装单元；填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层，第二塑封层暴露出引脚的第二表面。
可选的，所述开口包括相互贯穿的第一开口和第二开口，所述第一开口的宽度小于第二开口的宽度，所述第一金属凸块位于引脚的远离第二开口的表面上。
可选的，所述引脚内形成有凹槽，第一金属凸块位于凹槽内。
可选的，所述第一金属凸块的宽度小于凹槽的宽度。
可选的，所述焊料层还覆盖第一金属凸块两侧的凹槽的侧壁和底部表面。
可选的，所述焊料层还覆盖第一金属凸块两侧的凹槽的侧壁和底部表面、以及引脚的部分表面。
可选的，还包括：位于所述预封面板的相邻集成单元之间的部分第一塑封层内形成的若干分立的贯穿第一塑封层厚度的第一槽孔。
可选的，还包括：位于所述承载单元之间的部分中筋中形成的若干分立的贯穿中筋厚度的第二槽孔。
可选的，所述引脚的第二表面上还具有焊接层。
可选的，所述焊接层的材料为镍、铂、金、钯、银或锡中的一种或几种。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的封装结构，若干半导体芯片倒装在引线框架上方，通过第一金属凸块、焊料层和第二金属凸块构成的连接结构将若干半导体芯片上的焊盘与承载单元中的引脚表面电连接。相对于现有的将引脚设置在单个半导体芯片周围然后通过金属导线将半导体芯片上的焊盘与引脚连接的封装方法，本发明的封装结构实现多个半导体芯片与引脚的一体封装，提高了封装的效率。另外，第一金属凸块的存在，在封装的过程中，一方面当在将半导体芯片倒装在引线框架上时，所述第一金属凸块能起到定位的作用；另一方面，第一金属凸块的存在，相比于将半导体芯片上的第二金属凸块直接焊接在引脚上，在引脚上形成第一金属凸块后，在进行焊接时，半导体芯片与引脚之间的连接结构的坡度变陡，连接结构占据的引脚表面的面积减小；再一方面，第一金属凸块的存在，使得半导体芯片和引脚之间的距离增大，在形成填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层时，增强了塑封材料的流动性，防止在半导体芯片和引脚之间的第二塑封层中形成空隙等缺陷。
进一步，引脚内形成有凹槽，在凹槽内形成有第一金属凸块，所述第一金属凸块的顶部表面高于凹槽的开口表面，第一金属凸块的宽度小于凹槽的宽度，使得第一金属凸块的两侧有部分凹槽未被覆盖，在封装的过程中，在将导体芯片上的第二金属凸块与引脚上的第一金属凸块通过焊料层焊接时，使得焊料层可以覆盖第一金属凸块两侧的凹槽的侧壁和底部表面，使得焊料层与引脚和第一金属凸块的接触面积，提高了半导体芯片和引脚之间形成的连接结构与引脚之间结合力和机械稳定性。
进一步，所述承载单元之间的部分中筋中形成有若干分立的贯穿中筋厚度的第二槽孔。在封装的过程中，一方面，第二槽孔的存在，后续在将预封面板倒装在引线框架上时，将预封面板的上的金属凸块与承载单元中的引脚焊接在一起后，当形成填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二第二塑封层时，第二槽孔与引线框架的第一表面和预封面板之间的空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二第二塑封层中产生空隙缺陷；另一方面，引线框架上的第二槽孔与相邻的承载区域中的引脚的位置是固定的，所述第二槽孔可以作为将预封面板倒装在引线框架上时的对准标记，通过检测该对准标记，可以很精确的将预封面板倒装在引线框架上，实现预封面板上的每个集成单元中的金属凸块与引线框架的对应的承载单元中的引脚的第一表面准确焊接；再一方面，所述第二槽孔是位于相邻承载单元之间的中筋内，不会占据额外的面积；再一方面，引线框架的中筋的第二槽孔是空的或者被塑封材料填充，使得中筋区域的材料的硬度降低，在切割中筋形成若干分立的封装结构时，减小了切割的难度并防止了切割缺陷的产生。
进一步，所述预封面板的相邻集成单元之间的部分第一塑封层内形成有若干分立的贯穿第一塑封层厚度的第一槽孔。在封装的过程中，一方面，所述第一槽孔释放预封面板中积聚的应力，减小预封面板的翘曲效应；另一方面，在将预封面板倒装在引线框架上，将集成单元中的半导体芯片上的第二金属凸块与引线框架的承载单元中的引脚的上的第一金属凸块焊接在一起，形成填充满引脚之间的开口以及所述预封面板与引线框架的第一表面之间空间的第二塑封层时，由于预封面板中的第一槽孔与预封面板与引线框架的第一表面之间空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二塑封层中产生空隙缺陷；再一方面，所述第一槽孔位于相邻集成单元之间的第一塑封层内不会占据额外的空间；再一方面，形成第二塑封层时，第二塑封层可以填充满第一槽孔，填充层与第一槽孔和引脚之间的开口构成类似“插销”的结构，从而将预封面板和引线框架两部分进行锁定，防止预封面板和引线框架向相反的方向发生形变时，造成焊接处不良的问题。
附图说明
图1为现有的QFN封装结构的结构示意图；
图2～图10为本发明实施例封装结构的形成过程的结构示意图。
具体实施方式
现有的引线框进行封装时，请参考图1，首先需要将晶圆切割形成一个一个的半导体芯片14，然后通过引线键合工艺形成金属线17，金属线17将半导体芯片14上的焊盘15与周围的引脚16连接在一起，最后通过塑封材料18将半导体芯片14和引脚16塑封，现有的封装工艺只能实现单个半导体芯片和引脚的封装，封装效率较低。另外，所述引脚16是环绕的排布在半导体芯片14的周围，半导体芯片14上的焊盘15需要通过金属导线17与周围的引脚16电连接，使得整个封装结构占据的体积较大，不利于封装结构集成度的提高。
本发明提供了一种封装结构，预封面板倒装在引线框架上，半导体芯片上的第二金属凸块与引脚上的第一金属凸块焊接在一起，从而实现了多个半导体芯片与引脚的一体封装，提高了封装的效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2～图10为本发明实施例封装结构的形成过程的结构示意图。
首先，请参考图2，提供引线框金属层100。
所述引线框金属层100后续形成引线框架，所述引线框金属层100具有第一表面11和与第一表面11相对的第二表面12。
所述引线框金属层100的材料为金属或合金。所述引线框金属层100的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni中一种或几种。
所述引线框金属层100可以为单层的金属或者多层金属的堆叠结构。
所述引线框金属层100包括若干呈矩阵排布的承载区域和位于相邻的承载区域之间的中筋区域(图中未标示)，后续通过刻蚀所述引线框金属层的承载区域，形成若干分立的引脚，相邻引脚之间具有开口，引脚的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚构成引线框架的承载单元，固定引脚的中筋区域构成引线框架的中筋。在形成封装结构，通过切割去除引线金属层100的中筋，释放出每个封装结构的若干分立的引脚。
接着，请参考图3，刻蚀所述引线框金属层100(参考图2)的承载区域，形成若干分立的引脚103，相邻引脚103之间具有开口，引脚的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚构成引线框架的承载单元，固定引脚的中筋区域构成引线框架的中筋。
所述引脚103的形成过程为：在所述引线框金属层100的第一表面11上形成第一图形化的掩膜层(图中未示出)；以所述第一图形化的掩膜层为掩膜，刻蚀引线框金属层100的承载区域的第一表面11，在引线框金属层100的承载区域内形成若干第一开口102；在所述引线框金属层100的第二表面12上形成第二图形化的掩膜层(图中未示出)；以所述第二图形化的掩膜层为掩膜，刻蚀引线框金属层100的承载区域的第二表面12，在引线框金属层100的承载区域内形成若干第二开口101，第一开口102和第二开口101相互贯穿，第一开口102和第二开口101构成开口，相邻开口之间为引脚103。
所述第一图形化的掩膜层或第二图形化的掩膜层的材料可以为环氧树脂胶或其他合适的材料。第一图形化的掩膜层或第二图形化的掩膜层的形成工艺为贴干膜工艺或压印工艺。所述第一图形化的掩膜层或第二图形化的掩膜层的形成工艺也可以为喷涂或旋涂工艺。
所述第一开口102的宽度小于第二开口101的宽度，使得形成的引脚103的第一表面11的面积大于第二表面12的面积，由于引脚103的第一表面11的面积较大，后续在引脚103的第一表面形成第一金属凸块时，减小了工艺的难度，引脚103的第二表面12的面积较小，使得相邻引脚103的第二表面12之间的距离较大，后续将引脚103的第二表面12与外部电路(比如PCB板电路)相连时，防止相邻引脚103之间的短路。另外，第一开口102和第二开口101的宽度不一样，后续在第一开口102和第二开口101中填充满塑封料时，使得引脚103与第二塑封层的接触面的数量增多，引脚不容易从塑封料中脱落。
在本发明的其他实施例中，在形成第一开口102和第二开口101之后，还可以在所述引脚103的第二表面12上形成一层干膜薄膜，所述干膜薄膜将引脚103的第二表面12覆盖，后续在开口中填充塑封料时，防止塑封料向引脚103的底部表面的溢料。
本发明实施例中，刻蚀引线框金属层100，形成若干分立的引脚103后，引线框架形成，所述引线框架包括第一表面11和与第一表面11相对的第二表面12，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚103，相邻引脚103之间具有开口。在本发明的其他实施例中，在形成引线框架后，还包括：在所述承载单元之间的部分中筋中形成若干分立的贯穿中筋厚度的第二槽孔。所述第二槽孔可以在刻蚀引线框金属层形成引脚是同时形成，也可以在后续形成第一金属凸块之后形成，第二槽孔的尺寸或形状与引脚之间的开口的尺寸或形状不相同。一方面，第二槽孔的存在，后续在将预封面板倒装在引线框架上时，将预封面板的上的金属凸块与承载单元中的引脚焊接在一起后，当形成填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二第二塑封层时，第二槽孔与引线框架的第一表面和预封面板之间的空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二第二塑封层中产生空隙缺陷；另一方面，引线框架上的第二槽孔与相邻的承载区域中的引脚的位置是固定的，所述第二槽孔可以作为将预封面板倒装在引线框架上时的对准标记，通过检测该对准标记，可以很精确的将预封面板倒装在引线框架上，实现预封面板上的每个集成单元中的金属凸块与引线框架的对应的承载单元中的引脚的第一表面准确焊接；再一方面，所述第二槽孔是位于相邻承载单元之间的中筋内，不会占据额外的面积；再一方面，引线框架的中筋的第二槽孔是空的或者被塑封材料填充，使得中筋区域的材料的硬度降低，后续在切割中筋形成若干分立的封装结构时，减小了切割的难度并防止了切割缺陷的产生。
接着，请参考图4和图5，在引脚103的第一表面11上形成第一金属凸块104。
本实施例中，在形成第一金属凸块104之前，还包括：刻蚀引脚103的表面(后续在其上形成第一金属凸块的表面或引脚103的第一表面11)，在引脚103内形成凹槽107。所述凹槽107可以在第一开口102形成之前或形成之后形成。在形成凹槽107之前，在所述引脚103的第一表面11上形成第三图形化的掩膜层，以所述第三图形化的掩膜层为掩膜刻蚀所述引脚103的第一表面11，形成凹槽107。在本发明的其他实施例中，可以不形成所述凹槽。
在形成凹槽107后，在凹槽107内形成第一金属凸块104，所述第一金属凸块104的顶部表面高于凹槽107的开口表面，第一金属凸块104的宽度小于凹槽107的宽度，使得第一金属凸块104的两侧有部分凹槽107未被覆盖，后续将导体芯片上的第二金属凸块与引脚103上的第一金属凸块通过焊料层焊接时时，使得焊料层可以覆盖第一金属凸块104两侧的凹槽107的侧壁和底部表面，使得焊料层与引脚103和第一金属凸块104的接触面积，提高了后续半导体芯片和引脚之间形成的连接结构与引脚103之间结合力和机械稳定性。
所述第一金属凸块104的材料可以为铝、镍、锡、钨、铂、铜、钛、铬、钽、金、银中的一种或几种。
所述第一金属凸块104包括本体和位于本体上的尖端，所述尖端的体积小于本体的体积，使得第一金属凸块104的表面积增大，后续在将导体芯片上的第二金属凸块与引脚上的第一金属凸块通过焊料层焊接时，使得第一金属凸块104与焊料层的接触面积增大，增强了焊料层与第一金属凸块104的结合性能，当将半导体芯片倒装在引线框架上方，将半导体芯片焊盘上的第二金属凸块与第一金属凸块104焊接时，提高了第一金属凸块104和第二金属凸块之间的结合力和机械稳定性。在本发明的其他实施例中，所述第一金属凸块可以没有尖端。
形成具有尖端的第一金属凸块104可以采用引线键合工艺，形成不具有尖端的第一金属凸块104可以采用引线键合工艺或印刷工艺。在本发明的其他实施例中，所述第一金属凸块104还可以采用其他合适的工艺形成。
引线键合形成第一金属凸块104的具体过程为：进行引线键合时，将金属线穿过键合设备的键合头(或键合头中劈刀毛细管)达到其顶部；通过氢氧焰或电气系统产生电火花使得键合头中伸出的金属线熔融形成金属凸块的本体(本体为圆球状或其他的形状)；键合头将本体压合在引脚103的第一表面11上(凹槽107的底部表面上)；键合头向远离引脚103的方向运动(垂直于引脚103的第一表面11向上运动)，露出本体上的部分金属线；键合头中的劈刀切断金属线，本体上剩余的金属线构成尖端。通过引线键合工艺形成的金属凸块，工艺简单，效率较高，并且不会带来污染。在本发明的其他实施例中，所述第一金属凸块104还可以采用其他合适的工艺形成。
采用印刷工艺形成第一金属凸块104的过程为：将带有网孔的网板贴合引脚103的第一表面11，网孔暴露出引脚103的部分第一表面11(凹槽107的底部部分表面)；在网孔中刷如金属填充料(比如：焊锡等)；然后，移除网板，在引脚103的第一表面11上(凹槽107内)形成第一金属凸块104。
本发明实施例中，在引脚103上形成第一金属凸块104，在后续的封装过程中，一方面，第一金属凸块104的存在，当在将半导体芯片倒装在引线框架上时，所述第一金属凸块104能起到定位的作用，另一方面，第一金属凸块104的存在，相比于将半导体芯片上的第二金属凸块直接焊接在引脚103上，在引脚103上形成第一金属凸块104后，在进行焊接时，半导体芯片与引脚103之间的连接结构的坡度变陡，连接结构占据的引脚103表面的面积减小，再一方面，第一金属凸块104的存在，使得半导体芯片和引脚103之间的距离增大，在形成填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层时，，增强了塑封材料的流动性，防止在半导体芯片和引脚之间的第二塑封层中形成空隙等缺陷。
接着，请参考图6，提供预封面板，所述预封面板包括第一塑封层205，第一塑封层205内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片200，所述半导体芯片200表面上具有若干焊盘201，第一塑封层205暴露出半导体芯片上的焊盘201，所述焊盘201上具有第二金属凸块203，第二金属凸块203上形成有焊料层105。
所述半导体芯片200通过晶圆切割形成。所述半导体芯片200内具有集成电路(图中未示出)，所述半导体芯片200的表面具有若干焊盘201，半导体芯片200表面的焊盘201与半导体芯片内的集成电路电连接，所述焊盘201作为半导体芯片200内的集成电路与外部电连接的端口。将若干分立的半导体芯片200封装在一起，形成晶圆级封装面板。
所述预封面板的形成过程为：提供载板，所述载板上具有胶合层，所述胶合层包括若干呈矩阵排布的粘合区；将至少一个半导体芯片200的具有焊盘201的一面贴于所述胶合层的每个粘合区上；形成第一塑封层205，将若干半导体芯片200塑封在一起；去除(剥离)所述载板和胶合层，暴露出半导体芯片200上的焊盘201；形成覆盖所述第一塑封层205、半导体芯片200和焊盘201的绝缘层206，所述绝缘层206中具有暴露焊盘201的部分表面的第一开口；在所述绝缘层206上以及第一开口的侧壁和底部形成导电金属层；在所述导电金属层上形成光刻胶掩膜，所述光刻胶掩膜中具有暴露第一开口上的导电金属层的第二开口；采用电镀工艺在所述第二开口中填充金属，形成金属柱(第二金属凸块203)，在金属柱上形成焊料层105；去除所述光刻胶掩膜；刻蚀去除第二金属凸块203两侧的导电金属层，在第二金属凸块203的底部形成凸下金属层202。在形成焊料层后，可以通过回流工艺使得焊料层呈球形。
通过第一塑封层205将若干半导体芯片200封装在一起，形成预封面板，每个预封面板具有若干矩阵排布的集成单元(图中未标示)，每个集成单元的位置与胶合层上的粘合区的位置对应，所述胶合层上的每个粘合区上粘贴的半导体芯片为预封面板中的每个集成单元中的集成的半导体芯片。所述预封面板的相邻集成单元之间区域为分割区域。
胶合层的每个粘合区上具有至少一个半导体芯片200，半导体芯片200的数量大于1个时，半导体芯片200的种类可以相同或不相同。相应的预封面板中的每个集成单元中具有至少一个半导体芯片200，半导体芯片200的数量大于1个时，半导体芯片200的种类可以相同或不相同。
所述载板可以为玻璃基板、硅基板或金属基板。
胶合层可选用的材质有多种，在本发明一个优选的实施例中，胶合层采用UV胶。UV胶是一种能对特殊波长的紫外光照射产生反应的胶合材料。UV胶根据紫外光照射后粘性的变化可分为两种，一种是UV固化胶，即材料中的光引发剂或光敏剂在紫外线的照射下吸收紫外光后产生活性自由基或阳离子，引发单体聚合、交联和接支化学反应，使紫外光固化胶在数秒钟内由液态转化为固态，从而将与其接触的物体表面粘合；另一种是UV胶是在未经过紫外线照射时粘性很高，而经过紫外光照射后材料内的交联化学键被打断导致粘性大幅下降或消失。这里的胶合层所采用的UV胶即是后者。
在载板上形成胶合层的方法可以例如是通过旋涂或印刷等方法将胶合层涂覆在载板上。这样的方法在半导体制造领域中已为本领域技术人员所熟知，在此不再赘述。
所述第一塑封层205的材料为树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂；所述树脂也可以为聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述第一塑封层205还可以为其他合适的塑封材料。
所述第一塑封层205的形成工艺为注塑工艺(injection molding)、转塑工艺(transfer molding)或印刷工艺。所述第一塑封层205还可以采用其他的工艺。
所述第二金属凸块203可以为金属柱，所述金属柱的材料为铝、镍、钨、铂、铜、钛、铬、钽、锡合金、金或银。所述焊料层105可以为焊球，所述焊料层105的材料为锡或锡合金，锡合金可以为锡银、锡铅、锡银铜、锡银锌、锡锌、锡铋铟、锡铟、锡金、锡铜、锡锌铟或者锡银锑中的一种或者多种。所述第二金属凸块203和焊料层105通过电镀工艺形成。
通过将多个半导体芯片200封装在一起，形成预封面板，后续可以将预封面板倒装在引线框架上，将集成单元中的半导体芯片200的焊盘201上的第二金属凸块203与引脚上的第一金属凸块焊接在一起，相比现有的单个半导体芯片上的焊盘与引脚通过金属线连接的封装方法，本发明的封装方法实现多个半导体芯片200与引脚的一体封装，提高了封装的效率，并且金属凸块的连接方式相比于金属线的连接方式，占据的横向的面积减小，有利于提高整个封装结构的集成度。
在本发明的其他实施例中，在形成预封面板后，还可以在预封面板的相邻集成单元之间的部分第一塑封层内形成若干分立的贯穿第一塑封层厚度的第一槽孔，本实施例中，所述第一槽孔还贯穿对应的相邻集成单元之间的绝缘层。第一槽孔的存在，一方面，所述第一槽孔释放预封面板中积聚的应力，减小预封面板的翘曲效应；另一方面，后续在将预封面板倒装在引线框架上，将集成单元中的半导体芯片上的第二金属凸块与引线框架的承载单元中的引脚的上的第一金属凸块焊接在一起，形成填充满引脚之间的开口以及所述预封面板与引线框架的第一表面之间空间的第二塑封层时，由于预封面板中的第一槽孔与预封面板与引线框架的第一表面之间空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二塑封层中产生空隙缺陷；再一方面，所述第一槽孔位于相邻集成单元之间的第一塑封层内不会占据额外的空间；再一方面，后续形成第二塑封层时，第二塑封层可以填充满第一槽孔，填充层与第一槽孔和引脚之间的开口构成类似“插销”的结构，从而将预封面板和引线框架两部分进行锁定，防止预封面板和引线框架向相反的方向发生形变时，造成焊接处不良的问题。所述第一槽孔可以通过冲孔或钻孔工艺或冲压工艺形成。在本发明的其他实施例中，当前述采用网板印刷或注塑工艺形成第一塑封层时，将印刷网板或注塑模板的部分结构覆盖需要形成第一槽孔的地方，第一塑封层形成后，在移除印刷网板或注塑模板，可以直接在预封面板的相邻集成单元之间的部分第一塑封层内形成若干分立的贯穿第一塑封层厚度的第一槽孔，后续通过刻蚀或者曝光去除第一槽孔上覆盖的绝缘层。接着，请参考图7，将所述预封面板倒装在引线框架的第一表面11上，使得预封面板中的集成单元与引线框架中的承载单元对应，将集成单元中的半导体芯片200上的第二金属凸块203与承载单元中的引脚103上的第一金属凸块104通过焊料层105焊接在一起，形成若干矩阵排布的封装单元，每个封装单元包括一个集成单元和与该集成单元对应的承载单元。
具体的，首先将预封面板倒装在引线框架上方，使得预封面板中的集成单元与引线框架中的承载单元对应，使得半导体芯片200上的第二金属凸块203表面的焊料层105与引脚103上的第一金属凸块104相接触；对所述焊料层105进行回流工艺，使得焊料层105熔化将第二金属凸块203和第一金属凸块104焊接在一起；对整个封装结构进行冷却。
本实施例中，所述焊料层105还覆盖第一金属凸块104两侧的凹槽107(参考图5)的侧壁和底部表面，由于凹槽107具有底部和侧壁，焊料层覆盖第一金属凸块104两侧的凹槽107(参考图5)的侧壁和底部表面时，使得焊料层105与第一金属凸块104和引脚103的接触面积增大，后续在半导体芯片和引脚103之间形成有第一金属凸块、焊料层和第二金属凸块构成的连接结构时，提高了半导体芯片和引脚之间形成的连接结构与引脚103之间结合力和机械稳定性。
本发明的其他实施例中，所述焊料层除了覆盖第一金属凸块两侧的凹槽的侧壁和底部表面，所述焊料层还覆盖第一金属凸块两侧的引脚的部分表面，在形成连接结构时，使得连接结构与引脚103之间结合力和机械稳定性进一步提高。
由于焊料层105与第一金属凸块104两侧的凹槽的底部和侧壁相接触，引脚103的材料为金属，在进行回流时，凹槽的侧壁会对焊料层有牵引作用，使得回流后的焊料层仍会覆盖凹槽的第一金属凸块104两侧的凹槽的侧壁和底部。
将半导体芯片200倒装在引线框架上方，通过第一金属凸块104、焊料层105和第二金属凸块203构成的连接结构将半导体芯片200上的焊盘201与引脚103电连接，相对于现有的将引脚设置在单个半导体芯片周围然后通过金属导线将半导体芯片上的焊盘与引脚连接的封装方法，本发明实施例的封装方法形成的封装结构实现多个半导体芯片200与引脚的一体封装，提高了封装的效率，另外本发明的封装结构占据的横向的面积减小，整个封装结构的体积较小，并且该封装方法能实现引线框结构的晶圆级的封装，提高了封装结构的集成度。
接着，请参考图8，填充满引脚103之间的开口并填充所述预封面板与引线框架的第一表面11之间空间的第二塑封层208，第二塑封层208暴露出引脚的第二表面。。
所述第二塑封层208填充满引脚103之间的开口(包括第一开口和第二开口)、填充满相邻半导体芯片200之间以及半导体芯片200和引脚103的第一表面11之间的区域，第二塑封层208还填充满引脚103之间的开口(第一开口和第二开口)，第二塑封层208的底部暴露出引脚的远离第一金属凸块104一侧表面(第二表面12)。填充第二塑封层208时，由于引脚103之间的开口与半导体芯片200与引脚103的第一表面11之间的空间是相通的，提高了塑封材料的流动性，从而防止在第二塑封层208中产生空隙等缺陷。另外，对相邻引脚103之间的开口的塑封料的填充是在将半导体芯片200上的第二金属凸块203和引脚103上的第一金属凸块104焊接之后进行，防止在焊接之前在开口中提前填充塑封料后，在进行回流工艺时对开口中塑封材料的损伤。
所述第二塑封层208用于保护和隔离封装结构，所述第二塑封层208的材料为树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂；所述树脂也可以为聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述第二塑封层208还可以为其他合适的塑封材料。
所述第二塑封层208的形成工艺为注塑工艺或转塑工艺(transfer molding)。所述第二塑封层208的形成工艺还可以为其他合适的工艺。
在本发明的另一实施例中，请参考图9，所述预封面板的相邻集成单元之间的部分第一塑封层205和绝缘层206内形成若干分立的贯穿第一塑封层厚度的第一槽孔210，在形成填充满所述预封面板与引线框架的第一表面11之间空间的第二塑封层208时，由于预封面板中的第一槽孔210与预封面板和引线框架的第一表面11之间空间是相通的，有利于第二塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二塑封层中产生空隙缺陷。本实施例中，填充第二塑封层208时，所述第二塑封层208可以同时填充满第一槽孔210。在本发明的其他实施例中，所第二塑封层可以不填充或部分填充所述第一槽孔。
在本发明的另一实施例中，所述引线框架的承载单元之间的部分中筋中形成有若干分立的贯穿中筋厚度的第二槽孔时，在形成第二塑封层时，塑封材料的流动性进一步提高，防止在第二第二塑封层中形成空隙等缺陷。
最后，请参考图8和图10，沿封装单元进行切割，形成若干分立的封装结构13。
沿封装单元进行切割包括：切割相邻半导体芯片200之间的第一塑封层、第二塑封层和引线框架的中筋，具体的切割工艺请参考现有的切割工艺，在此不再赘述。
所述分立的封装结构13，包括：若干分立的引脚103，相邻引脚103之间具有开口；位于引脚103的表面的第一金属凸块104；位于第一金属凸块104的顶部和侧壁表面的焊料层105；半导体芯片200，半导体芯片200上具有若干焊盘201，第一塑封层205密封所述半导体芯片200，第一塑封层205暴露出半导体芯片200上的焊盘201，焊盘201上形成有第二金属凸块203；半导体芯片200倒装在引线框架上，半导体芯片200上的第二金属凸块203与引脚103上的第一金属凸块104焊接在一起；填充满引脚103之间的开口以及半导体芯片200和引脚的第一表面11之间空间的第二塑封层，第二塑封层208暴露出引脚103的第二表面12(远离第一金属凸块104的表面)。
本发明还提供了一种封装结构，请参考图8，包括：
引线框架，所述引线框架包括第一表面11和与第一表面11相对的第二表面12，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚103，相邻引脚103之间具有开口；
位于引脚103的第一表面的第一金属凸块104；
位于第一金属凸块104的顶部和侧壁表面的焊料层105；
预封面板，所述预封面板包括第一塑封层205，第一塑封层205内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片200，所述半导体芯片200表面上具有若干焊盘201，第一塑封层205暴露出半导体芯片200上的焊盘201，所述焊盘201上具有第二金属凸块203，第二金属凸块203上形成有焊料层105；
预封面板倒装在引线框架的第一表面11上，使得预封面板中的集成单元与引线框架中的承载单元对应，集成单元中的半导体芯片200上的第二金属凸块203与承载单元中引脚103上的第一金属凸块104通过焊料层105焊接在一起，形成若干矩阵排布的封装单元，每个封装单元包括一个承载单元和与该承载单元对应的集成单元；
填充满引脚103之间的开口并填充所述预封面板与引线框架103的第一表面11之间空间的第二塑封层208，第二塑封层208暴露出引脚103的第二表面12。
具体的，所述引脚103具有第一表面11和与第一表面11相对的第二表面12，所述开口包括相互贯穿的第一开口和第二开口，所述第一开口的宽度小于第二开口的宽度，所述第一金属凸块位于引脚的远离第二开口的表面上。
所述引脚103第一表面11内形成有凹槽，第一金属凸块104位于凹槽内。
所述第一金属凸块104的宽度小于凹槽的宽度，所述焊料层105还覆盖第一金属凸块104两侧的凹槽的侧壁和底部表面。
在本发明的其他实施例，所述焊料层还覆盖第一金属凸块两侧的凹槽的侧壁和底部表面、以及引脚的部分表面。
所述第二金属凸块203为焊球或金属柱，或者包括金属柱和金属柱顶部的焊球。
所述焊料层105填充满相邻引脚103之间的开口、填充满相邻半导体芯片200之间的区域以及半导体芯片200的焊盘201与引脚103的第一表面11之间的区域。
所述引脚103的第二表面上还具有焊接层(图中未示出)。所述焊接层的材料为镍、铂、金、钯、银或锡中的一种或几种。
所述半导体芯片200的表面上还具有隔离层206，隔离层206中具有暴露部分焊盘201表面的开口，开口内和部分隔离层206上具有凸下金属层202，金属凸块203通过凸下金属层202与焊盘201相连。
还包括：位于所述预封面板的相邻集成单元之间的部分第一塑封层内形成的若干分立的贯穿第一塑封层厚度的第一槽孔。
还包括：位于所述引线框架的承载单元之间的部分中筋中形成的若干分立的贯穿中筋厚度的第二槽孔。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种封装结构，其特征在于，包括：
引线框架，所述引线框架包括第一表面和与第一表面相对的第二表面，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚，相邻引脚之间具有开口；
位于引脚的第一表面的第一金属凸块；
预封面板，所述预封面板包括第一塑封层，第一塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第一塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有第二金属凸块，第二金属凸块上形成有焊料层；
预封面板倒装在引线框架的第一表面上，使得预封面板中的集成单元与引线框架中的承载单元对应，集成单元中的半导体芯片上的第二金属凸块与承载单元中引脚上的第一金属凸块通过焊料层焊接在一起，形成若干矩阵排布的封装单元；
填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层，第二塑封层暴露出引脚的第二表面。
2.如权利要求1所述的封装结构，其特征在于，所述开口包括相互贯穿的第一开口和第二开口，所述第一开口的宽度小于第二开口的宽度，所述第一金属凸块位于引脚的远离第二开口的表面上。
3.如权利要求1所述的封装结构，其特征在于，所述引脚内形成有凹槽，第一金属凸块位于凹槽内。
4.如权利要求3所述的封装结构，其特征在于，所述第一金属凸块的宽度小于凹槽的宽度。
5.如权利要求4所述的封装结构，其特征在于，所述焊料层还覆盖第一金属凸块两侧的凹槽的侧壁和底部表面。
6.如权利要求4所述的封装结构，其特征在于，所述焊料层还覆盖第一金属凸块两侧的凹槽的侧壁和底部表面、以及凹槽两侧的引脚的部分表面。
7.如权利要求1所述的封装结构，其特征在于，还包括：位于所述预封面板的相邻集成单元之间的部分第一塑封层内形成的若干分立的贯穿第一塑封层厚度的第一槽孔。
8.如权利要求1所述的封装结构，其特征在于，还包括：位于所述承载单元之间的部分中筋中形成的若干分立的贯穿中筋厚度的第二槽孔。
9.如权利要求1所述的封装结构，其特征在于，所述引脚的第二表面上还具有焊接层。
10.如权利要求9所述的封装结构，其特征在于，所述焊接层的材料为镍、铂、金、钯、银或锡中的一种或几种。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538378A (zh) * 2014-12-26 2015-04-22 江苏长电科技股份有限公司 一种圆片级封装结构及其工艺方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276763A (zh) * 2007-03-26 2008-10-01 国家半导体公司 具有集成热沉的集成电路装置
CN101874296A (zh) * 2007-09-28 2010-10-27 泰塞拉公司 利用成对凸柱进行倒装芯片互连
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669137B2 (en) * 2011-04-01 2014-03-11 International Business Machines Corporation Copper post solder bumps on substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276763A (zh) * 2007-03-26 2008-10-01 国家半导体公司 具有集成热沉的集成电路装置
CN101874296A (zh) * 2007-09-28 2010-10-27 泰塞拉公司 利用成对凸柱进行倒装芯片互连
CN103000538A (zh) * 2011-09-14 2013-03-27 南茂科技股份有限公司 半导体封装结构的制造方法

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