JP4955648B2 - 電子デバイスパッケージ、モジュール、および電子機器 - Google Patents

Description

本発明は、電子機器を動作させるために必要なあらゆる電子デバイスを電子機器に実装し易いようにした（電子デバイスの外部端子を実質的に広げることで実装を容易化した）電子デバイスパッケージに関する。特に、電子デバイスパッケージの外形寸法を自由に変更できるＦａｎ−ｏｕｔ型のパッケージング技術に関するものである。また、電子デバイスパッケージが回路基板上に実装されたモジュール、および、該電子デバイスパッケージを備えた電子機器に関する。

図１は、特許文献１に記載された半導体パッケージを示す断面図である。

半導体パッケージ５００は、回路面（図示下面）上に外部電極（不図示）が形成された半導体デバイス５０６と、配線パターン５０５の片面または両面に熱可塑性絶縁樹脂層５０４を有する可撓性基板５０８と、半導体デバイス５０６の周囲に配置された少なくとも１つの挿入基板５０７とを備えている。

可撓性基板５０８には電極が設けられており、この電極が半導体デバイス５０６の所定の電極に接続されている。この電極同士の接続部は、熱可塑性絶縁樹脂層５０４により封止されている。可撓性基板５０８は、挿入基板５０７の側面に沿って折り曲げられて、半導体デバイス５０６の電極の形成面とその他の面に外部電極が形成されている。

上記のような構成は、いわゆる「Ｆａｎ−ｏｕｔ型」のパッケージであり、半導体デバイス５０６における外部電極のピッチ（参考としてバンプ５０２間の距離参照）よりも、可撓性基板５０８における外部電極のピッチ（参考として半田バンプ５０１間の距離参照）が広くなっていることを１つの特徴とする。このような構成が採られる理由は下記の通りである。

すなわち、半導体パッケージを搭載する側の２次実装基板（マザーボード）の外部端子の狭ピッチ化技術は、半導体デバイスのシュリンク（外形サイズの縮小）化技術に十分追いついていけないのが現状である。したがって、半導体デバイス５０６単体をマザーボード等にそのまま実装するのは実際的には困難であり、よってこれを解決するために、上記Ｆａｎ−ｏｕｔ型の構成が採られている。

図１に示すような構造にすることにより、半導体デバイス５０６よりも外形サイズが大きく、寸法を自由に変更することが可能なパッケージを実現することができる。しかも、パッケージの両面（上下面）に外部端子を有しているので、他のパッケージと組み合わせて積層すれば、３次元実装パッケージも実現することができる。
特開２００４−１７２３２２号公報

図１に示す外形寸法を自由に変更可能なＦａｎ−ｏｕｔ型半導体パッケージでは、挿入基板５０７として半導体デバイス５０６（Ｓｉをベースとしたもの）と同じ熱膨張率を有するＳｉが用いられることもある。このように両部材の熱膨張率が同じである場合には特に問題は生じないが、挿入基板と半導体デバイスとでその線膨張係数が異なっている場合、次のような問題が生じうる。例えば、半導体デバイス５０６の材質の線膨張係数が０．０３ｐｐｍであり、挿入基板（例えばＣｕ）の線膨張係数が１７ｐｐｍであるような場合、半導体デバイス５０６と挿入基板５０７との熱膨張係数の差によって生じる可撓性基板５０８の伸び縮みにより、可撓性基板の配線、特に半導体デバイス５０６と挿入基板５０７との隙間５１０近傍の配線５０９が断線しやすく、オープン不良が発生しやすいという課題があった。

本発明は上記問題点に鑑みてなされたものであって、その目的は、インターポーザ基板上に電子デバイスと挿入基板とが配置された構成の電子デバイスパッケージに関し、仮に電子デバイスと挿入基板とが異なる材質からなる場合であっても、電子デバイスと挿入基板との間などに形成される隙間部分における、インターポーザ基板の配線パターンの損傷が生じにくい電子デバイスパッケージ等を提供することにある。

上記目的を達成するための本発明の第１の態様に係る電子デバイスパッケージは、内部に配線パターンを有する可撓性のインターポーザ基板と、前記インターポーザ基板上に配置された少なくとも１つの電子デバイスと、同じく前記インターポーザ基板上に配置された挿入基板と、を有する電子デバイスパッケージであって、前記インターポーザ基板の、前記電子デバイスと前記挿入基板との間の隙間に対応する領域に、前記配線パターンの破断強度を増加させる補強手段が設けられており、前記補強手段として、前記配線パターンの一部を突起させた金属突起が設けられていることを特徴とする。
また、本発明の第２の態様に係る電子デバイスパッケージは、内部に配線パターンを有する可撓性のインターポーザ基板と、前記インターポーザ基板上に配置された少なくとも１つの電子デバイスと、同じく前記インターポーザ基板上に配置された挿入基板と、を有する電子デバイスパッケージであって、前記インターポーザ基板の、前記電子デバイスと前記挿入基板との間の隙間に対応する領域に、前記配線パターンの破断強度を増加させる補強手段が設けられており、前記インターポーザ基板は前記配線パターンを少なくとも２層有し、前記補強手段として、前記配線パターン同士を接続する、導体が充填されたビアが設けられていることを特徴とする。

本発明の電子デバイスパッケージによれば、インターポーザ基板に、配線パターンを補強するための手段が設けられているため、隙間部分における配線パターンの損傷が生じにくいものとなる。本発明において「補強手段」とは、例えば、配線パターン上に形成された金属膜であってもよく、この金属膜の材質は、上記配線パターンよりも引張強度の高い材質であることが好ましい。「補強手段」としては他にも、配線パターンの一部を部分的に突起させた構造部（「金属突起」という）であってもよいし、あるいは、配線パターン同士を接続する、導体が充填されたビアであってもよい。

本発明の電子デバイスパッケージによれば、上記の通り、インターポーザ基板内の配線パターンの強度を増加させる補強手段が設けられていることから、配線パターンが損傷しにくいものとなり、ひいては電子デバイスパッケージの高信頼性化が実現される。

以下、図面を参照し、本発明の実施の形態について詳しく述べる。なお、以下に説明する実施形態では、本発明の電子デバイスパッケージの一例として半導体パッケージを例に挙げる。

（第１の実施形態）
図２、図３は、本発明の第１の実施形態の半導体パッケージを示す断面図である。

図２に示す半導体パッケージは、半導体デバイス１と、厚み５μｍ〜１８μｍのＣｕ、Ａｌ等の配線パターン６、６’を有する可撓性のインターポーザ基板３と、挿入基板２、１８とを有している。

半導体デバイス１は例えばロジックＬＳＩなどである。挿入基板２、１８は、図４（上面図）に示すような複数の部材２からなるものであってもよいし、図５（上面図）に示すような単一の枠状部材１８であってもよい。挿入基板１８は、別の言い方をすれば、単一平板の中心部に貫通穴が形成された部材である。

インターポーザ基板３に用いられている絶縁樹脂のうち、少なくとも半導体デバイス１と接触する側（内側面）の箇所は熱可塑性樹脂１０（接着剤）により構成されていることが好ましい。これにより、インターポーザ基板３と半導体デバイス１との接着が良好に行われるものとなる。また、このように熱可塑性樹脂１０が形成されていることにより、インターポーザ基板３の折り曲げも容易に行えるようになる。

熱可塑性樹脂１０にはシリコーン変成のポリイミドと可撓性エポキシ樹脂とを複合させた材料などを用いる。この場合、１５０℃〜２００℃に加熱することにより弾性率が数１０ＭＰａ以下まで低下する（室温では１ＧＰａ程度の弾性率）のでインターポーザ基板３の折り曲げは容易になり、折り曲げた配線パターンへのダメージも防止できる。しかも、加熱することにより接着力が出現するため、インターポーザ基板３と半導体デバイス１および挿入基板２、１８との接着を容易に実現できる。また組み立て時に半導体デバイス１に加わるストレスも小さくできるので半導体デバイス１を薄くすることも可能になり、最終的な半導体パッケージの厚みも薄くできるという特徴がある。

インターポーザ基板３は、１５０℃〜２００℃に加熱された状態で、その一部が基板２、１８の側面、及び裏面に沿って折り曲げられる。こうして折り曲げられた基板端部は、挿入基板２、１８の外周面および半導体デバイス１の図示上面に接着される。

なお、本実施形態では、折り曲げられた部分が、挿入基板と半導体デバイスとの双方を覆うような構成となっているが、これに限らず、例えば挿入基板のみを覆うような（換言すれば、挿入基板の上面のみに貼り付けられる）構成であってもよい。

図２及び図３に示す形態では、インターポーザ基板３が図４、図５に示す基板２、１８で構成された４角形の４辺のうち向かい合う２辺の端で折り曲げられている。図では省略するが、配線の引回しが２辺折り曲げ方法で困難な場合は、基板２、１８で構成された４角形の３辺の端、または４辺の端でインターポーザ基板３を折り曲げる方法もあることは言うまでもない。

挿入基板２、１８の材質としては、Ｃｕ、セラミックス、ガラスエポキシ、またはＢＴレジン等を利用可能であり、すなわち、導電性材料および絶縁性材料のいずれであってもよい。なお、Ｃｕは、エポキシ樹脂やガラスエポキシ樹脂等を基材とするマザーボード基板と同等な線膨張率（約１５ｐｐｍ）を有する。セラミックス、ガラスエポキシ、またはＢＴレジンの具体的な材質としては、半導体デバイス１を構成する材質よりはマザーボード基板に近い線膨張率（９〜１５ｐｐｍ）を有するものが好ましい。図２及び図３に示すように、これらの挿入基板２、１８の厚みは、半導体デバイス１の厚みと同じほぼ同じである。

本実施形態の半導体パッケージ（図２）は、半導体デバイス１と基板２との間の隙間８に対応する領域において、配線パターン６が部分的に補強されていることを主たる特徴とする。具体的には、配線パターン６上の一部に金属膜７が形成されていることにより、部分的な補強がなされている。

金属膜７の材質としては、配線パターンの材質（Ｃｕ又はＡｌ等）よりも引張強度の高いＮｉまたはＷ等であることが好ましいが、これに限定されるものではない。これらの膜は、メッキ法またはスパッタ法などにより形成可能であり、膜厚は例えば１μｍ〜５μｍである。

このように金属膜７が形成されていることにより、半導体デバイス１と基板２との線膨張率差に起因して熱応力により生じる、隙間８のところでの配線パターン６の断線が発生しにくくなる。なお上記にいう「隙間８に対応する領域」とは、図６に示すような、隙間８を覆う領域Ａ8のことをいう。金属膜７が、少なくともこの領域Ａ8を含むような大きさに形成されていることにより、金属膜による補強作用が効果的に得られることとなる。

図３を参照して、本実施形態のもう１つの例を説明する。図３の構成では、金属膜７が、隙間８に対応する領域のみだけではなく、配線パターン６の一方の全面に形成されている。なお、図３における金属膜７の材質も、上記同様、ＣｕやＡｌよりも引張強度の強いＮｉ（ニッケル）やＷ（タングステン）などである。図３では、図２と同一機能の構造部に、図２と同一の符号を付して示している。

熱応力による配線パターンの断線を防止する手段として、例えば配線パターンとは別にダミーパターン（例えば導体）を、隙間８に対応する領域に設けるという方法も考えられる。しかしながら、配線パターンとは別のダミーパターンを同一面内に形成するには、より高密度な配線形成が必要になる。そのため、配線幅が細くなってしまい、配線強度が低下してしまって効果があまり得られないという問題がある。また、上記の問題を改善するために、ダミーパターンを配線パターンとは別の層に設けるという手段も考えられるが、その場合、配線層数が１層増えるためインターポーザ基板の製造コストが高くなってしまうという問題がある。

以下、金属膜７を形成するための工程等について説明する。

図２に示すような部分的な金属膜７の形成には、フォトリソグラフィープロセスが必要である。一方、図３に示すような全面的な金属膜７の場合、フォトリソグラフィープロセスは不要である。製造コストの観点からすると、図３の構成の方が有利である。

ただし、図２、図３では図示が省略されているが、実際には、インターポーザ基板の折曲げ部においても配線パターン６および金属膜７が存在しているため、次のような問題が生じるおそれがある。すなわち、金属膜７が折曲げ部にも存在しているため、金属膜の膜厚や硬度によってはインターポーザ基板を折り曲げにくくなる可能性がある、ということである。こうした問題が生じ得る場合には、図２のように、金属膜７を部分的に残す構成とし、折曲げ部に金属膜７が存在しないようにすることが好ましい。

なお、特に限定されるものでないが、本実施形態の半導体パッケージ（図２、図３）の各部は、詳細には下記のような構成となっていてもよい。半導体デバイス１とインターポーザ基板３とを接続する導体バンプ５としては、Ａｕスタッドバンプ、もしくは、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｂｉ、またはＳｎ−Ｚｎ等の半田を利用可能である。導体バンプ５により、半導体デバイス１とインターポーザ基板３（正確にはそのうちの配線パターン６）とがフリップチップ接続される。

インターポーザ基板３の内周面（バンプ５に対向する箇所）には、予め穴があけられている。この穴あけは、例えば、ＵＶ−ＹＡＧレーザー、炭酸ガスレーザー、またはエキシマレーザーなどを用いた加工により実施可能である。もっとも、本発明は、予め穴を形成する形態に限定されるわけではない。絶縁樹脂として熱可塑性樹脂１０が用いられている場合、導体バンプ５が熱可塑性樹脂層に突き刺さり、同樹脂層を破って配線パターン６と電気的接続するようになっていてもよい。この場合、導体バンプ５とパターンとが電気的接続するのと同時に、導体バンプ５が熱可塑性樹脂によって封止される。

導体バンプ５がＡｕスタッドバンプである場合、配線パターン６上の金属膜７の表面に、Ａｕ膜（例えば、厚み０．１μｍ〜１μｍ）、あるいは半田からなる膜（例えば、厚み３μｍ〜１０μｍ）が形成されていてもよい。Ａｕ膜は、メッキ法またはスパッタ法等により形成可能である。金属膜７の表面にＡｕ膜が形成されている場合、Ａｕスタッドバンプ５とＡｕ膜とを、熱圧着法または超音波接合法などにより接続する。半田からなる膜としては、具体的には、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｂｉ、Ｓｎ−Ｚｎ等の半田からなるものであってもよく、メッキ法などにより形成可能である。金属膜７の表面にＳｎＡｇなどの半田膜が形成されている場合、熱圧着法とリフローによってＡｕスタッドバンプ５と半田とを溶融接続させる。

インターポーザ基板３のうち、半田バンプ４が実装される面の絶縁樹脂には、予め穴が形成され配線パターン６’が露出した状態となっている。電極パッド１７は、この露出面上に形成された導電性の膜であり、例えば、めっき法やスパッタ法等によって形成されたＡｕ、Ｎｉ／Ａｕ、Ｐｄ、Ｓｎ、ＳｎＡｇ、ＳｎＡｇＣｕ、またはＳｎＰｂ等の材料からなる膜である。なお、絶縁樹脂層に穴をあける方法としては、ＵＶ−ＹＡＧレーザー、炭酸ガスレーザー、及びエキシマレーザーなどを用いたレーザー加工であってもよい。あるいは、絶縁樹脂層が感光性樹脂であるならば、フォトリソグラフィープロセスも利用可能である。

なお、図２及び図３に示した本実施形態の半導体パッケージでは、インターポーザ基板３が２層配線構造のものであったが、本発明はこれに限定されるものではない。インターポーザ基板３の配線層数が、１層、あるいは３層以上の場合もあることはいうまでも無い。また、図２及び図３では、半導体デバイス１が、フェースダウン実装（回路面が下向き）されている例を示しているが、フェースアップ実装（回路面が上向き）の場合もあることはいうまでも無い。

このような留意事項は、当然ながら本実施形態のみに限られるものではなく、以下に説明する各実施形態において同様であるので、以後、各実施形態では説明を省略する。例えば、下記いずれかの実施形態においても、インターポーザ基板３の配線層数は２層に限定されるものでなく、１層のみや、あるいは３層以上の場合がある。また、半導体デバイス１の実装方法がフェースダウン実装の場合もあるし、フェースアップ実装の場合もある。以下、幾つかの実施形態を例に挙げ、本発明を具体的に説明していくが、各実施形態の構成同士を適宜組み合わせることも可能である。

（第２の実施形態）
図７は、本発明の第２の実施形態の半導体パッケージを示す断面図である。

図４の半導体パッケージは、上記第１の実施形態の半導体パッケージ（図２及び図３参照）と類似している構造であるが、半導体デバイス１の数が異なっている。すなわち、図７の構成では、２つの半導体デバイス１が収容された構成となっている。半導体デバイス１の外形寸法が小さい場合は、複数の半導体デバイス１をインターポーザ基板３上に平面的に実装し、図７に示すような実施の形態２の半導体パッケージを作製することもできる。

図８、図９に示すように、本実施形態は当然ながら、図４、図５に示した構成と組み合わせることも可能である。図８では、複数の挿入基板２により構成された貫通穴（中央の開口部を意図する）の内部に、２つの半導体デバイス１が収容されている。図９では、開口部を有する１枚の基板１８が用いられている。

なお、図７の構成では、金属膜７が、配線パターン６の全面に形成されている例となっている。しかし、これに限らず金属膜７は、配線パターン６の全面ではなく、図２の構成のように、隙間８に対応する領域のみに形成されていてもよい。

（第３の実施形態）
図１０は、本発明の第３の実施形態の半導体パッケージを示す断面図である。

図１０の半導体パッケージは、図７に示した半導体パッケージと類似している構造であるが、半導体デバイス１の回路面が上（フェースアップ実装）になっている点が第２の実施例２（半導体デバイス１の回路面が下。フェースダウン実装）と異なる点である。

例えば動作周波数が高い半導体デバイス１を用いる時などには、一般に、半導体デバイス１と２次実装基板との距離を短くしなければならない。この場合、図７の構成のように、半導体デバイス１の回路面を下にすることが好ましい。これに対して、半導体デバイス１の一つが、フォトダイオードあるいはその他の受光素子の場合、その特性上、回路面を上にして配置する必要があり、したがって本実施形態のような構成とすることが好ましい（図１０参照）。デバイス１の回路面は図示上方に向けられ、導体バンプ５を介して半導体デバイス１と配線パターン６とが電気的接続されている。

（第４の実施形態）
図１１は、本発明の第４の実施形態の半導体パッケージを示す断面図である。

図１１の半導体パッケージは、図２及び図３に示した半導体パッケージと類似している構造であるが、インターポーザ基板３を基板２、１８（図４、図５参照）で構成された四角形の四辺のうち１辺の端のみで折り曲げられているところだけが異なっている。

このような構成は、インターポーザ基板３の配線ピッチ（線幅＋スペース）が比較的緩い（広い）ものである場合に好適である。逆に、求められる配線ピッチがより狭ピッチの場合、図２及び図３に示したような構成の方が好ましい。なお、図２及び図３のようにインターポーザ基板３を基板２、１８の向かい合う２辺（または３辺もしくは４辺）で折り曲げる構成の方が、組立て位置精度の点で、歩留まり良く低コストでパッケージを作製できることもある。

（第５の実施形態）
図１２は本発明の実施の形態５を示す半導体パッケージを示す断面図である。

図１２の半導体パッケージは、図２及び図３に示した半導体パッケージと類似している構造であるが、金属膜７が、配線パターン６の両面に形成されている点だけが異なっている。金属膜７が、配線パターン６の両面に形成されていることにより、片面のみに膜７が形成された構成と比較して強度が向上する。

なお、図１２では金属膜７が配線パターン６全面に形成されている場合を示しているが、全面ではなく、隙間８に対応する領域のみで、パターン両面に金属膜７が形成されていてもよい。

（第６の実施形態）
図１３は、本発明の第６の実施形態の半導体パッケージを示す断面図である。

図１３の半導体パッケージは、図１２に示した半導体パッケージと類似している構造であるが、インターポーザ基板３を基板２、１８（図４、図５参照）で構成された４角形の４辺のうち１辺の端のみで折り曲げられているところだけが異なっている。

（第７の実施形態）
図１４は、本発明の第７の実施形態の半導体パッケージの断面図である。

図１４の半導体パッケージは、図２及び図３に示した半導体パッケージと類似している構造であるが、半導体デバイス１の周囲に実装されている基板が複数の基板２ではなく、貫通穴が形成された基板１８でもなく、半導体デバイス１よりも大きいサイズのキャビティ（凹部）が形成された１枚の挿入基板９を用いているところだけが異なっている。

本実施形態の構成では、基板９の上面が隙間のない１つのフラットな面となっており、この面に、インターポーザ基板３が貼り付けられる構成となっている。したがって、少なくとも基板９の上面に貼り付けられた部分に関しては、配線パターン６の損傷の問題は生じにくいものとなっている。

隙間８は、半導体デバイス１の外周とキャビティの内周との間に形成されているが、この隙間に対応する領域には、上記実施形態同様、金属膜７が形成されている。したがって、この金属膜の補強作用により、配線パターン６の損傷が生じにくくなっている。

なお、下記する実施形態においても、本実施形態同様、キャビティを備えた基板９を用いた構成について説明するが、キャビティによる作用効果は上記と同様であるので、重複する説明は省略する。

（第８の実施形態）
図１５は本発明の第８の実施形態の半導体パッケージの断面図である。

図１５の半導体パッケージは、図１４に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板の４辺のうち１辺の端のみで折り曲げられているところだけが異なっている。

（第９の実施形態）
図１６は本発明の第９の実施形態の半導体パッケージの断面図である。

図１６の半導体パッケージは、図１２に示した半導体パッケージと類似している構造であるが、半導体デバイス１の周囲に実装されている基板が１枚の基板９であるところだけが異なっている。

（第１０の実施形態）
図１７は本発明の第１０の実施形態の半導体パッケージの断面図である。

図１７の半導体パッケージは、図１６に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が、キャビティが形成された１枚の基板９の４辺のうち１辺の端で折り曲げられているところだけが異なっている。

（第１１の実施形態）
図１８は、本発明の第１１の実施形態の半導体パッケージの断面図である。

図１８の半導体パッケージは、図２及び図３に示した半導体パッケージと類似している構造であるが、インターポーザ基板３の端部が折り曲げられず、基板２、１８の端でカットされているところだけが異なっている。

この半導体パッケージは、インターポーザ基板３が半導体デバイス１の片面だけにある構造であるので、上記実施形態に係る半導体パッケージと異なりパッケージを積層することは不可能であるが、インターポーザ基板３を折り曲げるプロセスが不要であるため、実施の形態１よりも低コストなパッケージを実現できる。

このように、基本的構成が異なる半導体パッケージにおいても、隙間８に対応する領域に金属膜７が形成されていることによる作用効果（すなわち、配線パターン６の補強効果）は上記実施形態同様に得ることが可能である。

（第１２の実施形態）
図１９は、本発明の第１２の実施形態の半導体パッケージの断面図である。

図１９の半導体パッケージは、図１８に示した半導体パッケージと類似している構造であるが、金属膜7が配線パターン６の両面に形成されている点だけが異なっている。

（第１３の実施形態）
図２０は、本発明の第１３の実施形態の半導体パッケージの断面図である。

図２０の半導体パッケージは、図１８に示した半導体パッケージと類似している構造であるが、半導体デバイス１の周囲に実装されている基板が、複数の基板２ではなく、貫通穴が形成された基板１８でもなく、半導体デバイス１よりも大きいサイズのキャビティが形成された１枚の基板９を用いているところだけが異なっている。

（第１４の実施形態）
図２１は、本発明の第１４の実施形態の半導体パッケージの断面図である。

図２１の半導体パッケージは、図２０に示した半導体パッケージと類似している構造であるが、金属膜7が配線パターン６の両面に形成されている点だけが異なっている。金属膜７が配線パターンの両面に形成されていることにより、配線の強度がより高まっている。

（第１５の実施形態）
図２２〜２４は、本発明の第１５の実施形態の半導体パッケージの断面図である。

図２２〜２４の半導体パッケージは、図２及び図３に示した半導体パッケージと類似している構造であるが、図２及び図３の半導体パッケージでは金属膜7が形成されているのに対し、図２２〜２４の半導体パッケージでは金属突起１２、および／または、導体で充填されたビア１３が隙間８に対応する領域に形成されている。

金属突起１２は、配線パターン６を構成している材料（例えばＣｕ、Ａｌ）と同じ材料であってもよい。金属突起１２の作製方法の一例としては、次のようなものであってもよい。すなわち、まず、配線パターンの基材として最終的な導体厚み（例えば１２μｍ）よりも厚い（例えば２５〜５０μｍ）導体基材（Ｃｕ、Ａｌなど）を用い、金属突起１２を形成したい箇所を除いて導体基材を所定の厚みまで（例えば１２μｍ）ハーフエッチングする。これにより、残された部分が金属突起となる。その後、金属突起１２が形成された導体基材上にポリイミドなどの絶縁材料を形成し、最後にもう一層の導体基材（例えば厚み１２μｍのＣｕ、Ａｌなどを貼り合わせる。

一方の導体基材側に金属突起１２が形成された両面導体材料にレーザー加工、またはドリルなどにより穴を開け、スパッタ法とメッキ法によって、２層間を接続するための導体ビアで充填されたビア１３を形成する。

金属突起１２あるいはビア１３（導体が充填されているビアを指す）が形成されていることにより、これらの構造体が配線パターンの補強部材として機能するようになっている。本実施形態では、金属突起１２または導体で充填されたビア１３が、隙間８に対応する領域とほぼ同じ大きさに形成されている。しかし、金属突起１２または導体で充填されたビア１３が、隙間８に対応する領域（図６の領域Ａ8参照）を含むものであれば、それら構造体の大きさは、この領域よりも大きくてもよいことは言うまでもない。

図２２〜２４の各構成について具体的に説明していくと、図２２では隙間８近傍に金属突起１２とビア１３とが形成された例が示されている。すなわち、隙間８を間において、基板厚み方向の一方側（図示上面側）に金属突起１２が形成されており、その反対側（図示仮面側）にビア１３が形成されている。金属突起およびビアの配置はこれに限定されるものではなく、図示上面側にビア１３が形成され、下面側に金属突起１２が形成されていてもよい。さらに、図２３に示すように両方が金属突起１２であってもよいし、図２４に示すように両方がビア１３であってもよい。金属突起１２やビア１３が設けられ、それにより配線パターン６が補強されるという作用効果が得られる範囲内であれば、上記したような、金属突起１２とビア１３との組合せは適宜変更可能である。なお、以降の実施形態ではこうした説明は省略するが、上記のような組合せが自在であることは言うまでもない。

（第１６の実施形態）
図２５は、本発明の第１６の実施形態の半導体パッケージの断面図である。

図２５の半導体パッケージは、図２２〜２４に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板２、１８（図４、図５参照）で構成された４角形の４辺のうち１辺の端で折り曲げられているところだけが異なっている。

（第１７の実施形態）
図２６〜２８は、本発明の第１７の実施形態の半導体パッケージの断面図である。

図２６〜２８の半導体パッケージは、図２２〜２４に示した半導体パッケージと類似している構造であるが、金属突起１２（または導体で充填されたビア１３）と配線パターン６との間に、金属膜７が形成されているところだけが異なっている。つまり、先に述べた金属膜７の構成と、上記実施形態に述べた金属突起１２（またはビア１３）の構成とを組み合わせたものである。こうすることで、配線パターンの補強がより効果的に行われることとなる。

ここで、金属突起１２と（または導体で充填されたビア１３と）配線パターン６との間に、金属膜７（Ｎｉ、Ｗなど）を形成する方法について簡単に説明する。この構造を作製するためには、まず、配線パターンの基材として例えばＣｕ／Ｎｉ／ＣｕまたはＣｕ／Ｗ／Ｃｕの３層材料を用い、金属突起１２を形成したい箇所を除いて一方のＣｕをエッチングする。その後、金属突起１２が形成された側の導体基材上にポリイミドなどの絶縁材料を形成する。その後の工程は、第１５の実施形態で説明した方法と同様である。

図２６〜２８では、金属突起１２または導体で充填されたビア１３が、隙間８に対応する領域にだけ形成されているが、金属突起１２または導体で充填されたビア１３が隙間８に対応する領域を含むものであれば、図２６〜２８の構成よりも大きく設けられていてもよい。図２６では、配線パターン６上に金属突起１２およびビアの役割も担った金属突起１３が形成されている場合を示しているが、これに限らず、図２７に示すようにこれが全て金属突起１２でもよいし図２８に示すように全てが導体で充填されたビア１３でもよい。

（第１８の実施形態）
図２９は、本発明の第１８の実施形態の半導体パッケージの断面図である。

図２９に示す半導体パッケージは、図２６〜２８に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板２、１８（図４、図５参照）で構成された４角形の４辺のうち１辺の端のみで折り曲げられているところだけが異なっている。

（第１９の実施形態）
図３０は、本発明の第１９の実施形態の半導体パッケージの断面図である。

図３０の半導体パッケージは、図２２〜２４に示した半導体パッケージと類似している構造であるが、半導体デバイス１の周囲に実装されている基板が、複数の基板２ではなく、貫通穴が形成された基板１８でもなく、半導体デバイス１よりも大きいサイズのキャビティが形成された１枚の基板９を用いているところだけが異なっている。

なお、以下の実施の形態においても金属突起または導体で充填されたビアを用いて配線の引張強度を増強している実施形態では、代表例として金属突起１２または導体で充填されたビア１３が隙間８に対応する位置にだけ形成されている構成を例として示す。しかし、金属突起１２または導体で充填されたビア１３は、この形態に限定されるものではない。つまり、隙間８に対応する領域だけでなく、少なくともその位置を含むような領域にわたって形成されていればよい。

（第２０の実施形態）
図３１は、本発明の第２０の実施形態の半導体パッケージの断面図である。

図３１の半導体パッケージは、図３０に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板９の４辺のうち１辺の端で折り曲げられているところだけが異なっている。

（第２１の実施形態）
図３２は、本発明の第２１の実施形態の半導体パッケージの断面図である。

図３２の半導体パッケージは、図３０に示した半導体パッケージと類似している構造であるが、金属突起１２（または導体で充填されたビア１３）と配線パターン６との間に、金属膜７が形成されているところだけが異なっている。

（第２２の実施形態）
図３３は、本発明第２２の実施形態の半導体パッケージの断面図である。

図３３の半導体パッケージは、図３２に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板９の４辺のうち１辺の端のみで折り曲げられている
ところだけが異なっている。

（第２３の実施形態）
図３４は、本発明の第２３の実施形態の半導体パッケージの断面図である。

図３４の半導体パッケージは、図１８に示した半導体パッケージと類似している構造であるが、図１８の構成では金属膜7が形成されているのに対し、図３４の構成では、金属突起１２または導体で充填されたビア１３が、隙間８近傍に形成されているところだけが異なっている。このように基本構成が異なる半導体パッケージにおいても、金属突起１２および／またはビア１３が形成されていることによる作用効果は上記実施形態と同じようにして得ることができる。

（第２４の実施形態）
図３５は、本発明の第２４の実施形態の半導体パッケージの断面図である。

図３５の半導体パッケージは、図３４に示した半導体パッケージと類似している構造であるが、金属突起１２（または導体で充填されたビア１３）と配線パターン６との間に金属膜７が形成されているところだけが異なっている。これにより、配線の強度が、第２３の実施形態の構成よりもさらに増している。

（第２５の実施形態）
図３６は、本発明の第２５の実施形態の半導体パッケージの断面図である。

図３６の半導体パッケージは、図３４に示した半導体パッケージと類似している構造であるが、半導体デバイス１の周囲に実装されている基板が、複数の基板２ではなく、貫通穴が形成された基板１８でもなく、半導体デバイス１よりも大きいサイズのキャビティが形成された１枚の基板９を用いているところだけが異なっている。

（第２６の実施形態）
図３７は、本発明の第２６の実施形態の半導体パッケージの断面図である。

図３７の半導体パッケージは、図３６に示した半導体パッケージと類似している構造であるが、金属突起１２（または導体で充填されたビア１３）と配線パターン６との間に、金属膜７が形成されているところだけが異なっている。これにより、これにより、配線の強度が、第２５の実施形態の構成よりもさらに増している。

（第２７の実施形態）
図３８は、本発明の第２７の実施形態の半導体パッケージの断面図である。

図３８の半導体パッケージは、図２及び図３に示した半導体パッケージと類似している構造であるが、基板９とインターポーザ基板３との間にコンデンサ、抵抗、インダクタなどの受動素子１４が実装されているところだけが異なっている。

ところで、例えば半導体デバイス１が高速動作するＣＰＵなどのＬＳＩである場合、一般には、ＣＰＵの周囲にデカップリングコンデンサが実装されることが多い。デカップリングコンデンサが占有する面積は、機器の小型化の妨げとなる。

これに対し、本実施形態のように、基板２、１８とインターポーザ基板３との間に、受動素子１４としてデカップリングコンデンサを配置することにより、機器の小型化が実現される。なお、この場合の作製方法としては、まず、基板２、１８上に受動素子１４（例えば薄膜受動素子）を形成しておく。薄膜受動素子１４の具体的な形成方法としては、例えばスパッタ法、ゾルゲル法、またはメッキ法などがある。これらの方法により、受動素子を、基板上に直接成膜することができる。あるいは、予め形成され個片にカットされた素子を、基板２、１８上に貼り付ける（例えば接着剤による固定でもよい）という方法でも良い。

ここで、半導体デバイス１の厚みは、基板２、１８と受動素子１４との合計の厚みと同じになるように設計されている。薄膜受動素子１４の電極（不図示）上にＡｕスタッドバンプなどの導体バンプを実装し、インターポーザ基板３の配線パターン上に形成されたＡｕ、またはＳｎＡｇなどの半田と接続する。

なお、図３８では基板２、１８を用いた例を示しているが、これに代えて、半導体デバイス１が実装できる深さに形成されたキャビティを有する基板９を用いることも可能である。

（第２８の実施形態）
図３９は、本発明の第２８の実施形態の半導体パッケージの断面図である。

図３９の半導体パッケージは、図３８に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板２、１８（図４、図５参照）で構成された４角形の４辺のうち１辺の端のみで折り曲げられているところだけが異なっている。

（第２９の実施形態）
図４０は、本発明の第２９の実施形態の半導体パッケージの断面図である。

図４０の半導体パッケージは、図３８に示した半導体パッケージと類似している構造であるが、金属膜7が、配線パターン６の両面に形成されている点だけが異なっている。金属膜７が配線パターンの両面に形成されていることにより、さらに配線の強度が高まっている。

（第３０の実施形態）
図４１は、本発明の第３０の実施形態の半導体パッケージの断面図である。

図４１の半導体パッケージは、図４０に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板２、１８（図４、図５参照）で構成された４角形の４辺のうち１辺の端のみで折り曲げられているところだけが異なっている。

（第３１の実施形態）
図４２は、本発明の第３１の実施形態の半導体パッケージの断面図である。

図４２の半導体パッケージは、図１８に示した半導体パッケージと類似している構造であるが、基板２、１８とインターポーザ基板３との間にコンデンサ、抵抗、インダクタなどの受動素子１４が実装されているところだけが異なっている。受動素子１４を実装することによる利点は第２７の実施形態（図３８参照）と同様である。

（第３２の実施形態）
図４３は、本発明の第３２の実施形態の半導体パッケージの断面図である。

図４３の半導体パッケージは、図４２に示した半導体パッケージと類似している構造であるが、金属膜7が、配線パターン６の両面に形成されている点だけが異なっている。引張強度の高い金属膜７が配線パターンの両面に形成されていることにより、さらに配線の強度が高まっている。

（第３３の実施形態）
図４４は、本発明の第３３の実施形態の半導体パッケージの断面図である。

図４４の半導体パッケージは、図３８に示した半導体パッケージと類似している構造であるが、実施の形態３３では半導体デバイス１および受動素子１４が実装できる深さのキャビティが幾つか形成された導体９’を用いているところが異なっている。このような構成によれば、受動素子１４の厚み分だけパッケージが厚くなってしまうといった不具合が生じることがない。

（第３４の実施形態）
図４５は、本発明の第３４の実施形態の半導体パッケージの断面図である。

図４５の半導体パッケージは、図４４に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板９’の４辺のうち１辺の端のみで折り曲げられているところだけが異なっている。

（第３５の実施形態）
図４６は、本発明の第３５の実施形態の半導体パッケージの断面図である。

図４６の半導体パッケージは、図４４に示した半導体パッケージと類似している構造であるが、金属膜7が、配線パターン６の両面に形成されている点だけが異なっている。金属膜７が配線パターンの両面に形成されていることにより、さらに配線の強度が高まっている。

（第３６の実施形態）
図４７は、本発明の第３６の実施形態の半導体パッケージの断面図である。

図４７の半導体パッケージは、図４６に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板９’の４辺のうち１辺の端で折り曲げられているところだけが異なっている。

（第３７の実施形態）
図４８は、本発明の第３７の実施形態の半導体パッケージの断面図である。

図４８の半導体パッケージは、図４２に示した半導体パッケージと類似している構造であるが、受動素子１４だけが実装できる深さの（半導体デバイス１が実装される箇所は貫通穴が形成されている）キャビティが形成された基板９’’を用いているところが異なっている。

（第３８の実施形態）
図４９は、本発明の第３８の実施形態の半導体パッケージの断面図である。

図４９の半導体パッケージは、図４８に示した半導体パッケージと類似している構造であるが、金属膜７が配線パターン６の両面に形成されている点だけが異なっている。金属膜７が配線パターンの両面に形成されていることにより、さらに配線の強度が高まっている。

（第３９の実施形態）
図５０は、本発明の第３９の実施形態の半導体パッケージの断面図である。

図５０の半導体パッケージは、図４４に示した半導体パッケージや、図４６に示した半導体パッケージと類似している構造であるが、配線パターン６の配線強度を高める手段として金属膜7を形成するという手段を用いず、その代わりに、金属突起１２または導体で充填されたビア１３を、配線パターン６上に形成しているという点が異なっている。

（第４０の実施形態）
図５１は、本発明の第４０の実施形態の半導体パッケージの断面図である。

図５１の半導体パッケージは、図５０に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板９’の４辺のうち１辺の端のみで折り曲げられているところだけが異なっている。

（第４１の実施形態）
図５２は、本発明の第４１の実施形態を示す半導体パッケージの断面図である。

図５２の半導体パッケージは、図５０に示した半導体パッケージと類似している構造であるが、金属突起１２（または導体で充填されたビア１３）と配線パターン６との間金属膜７が形成されているところだけが異なっており、第３９実施形態例よりもさらに、隙間８近傍に位置する配線パターンの強度が増している。

（第４２の実施形態）
図５３は、本発明の第４２の実施形態の半導体パッケージの断面図である。

図５３の半導体パッケージは、図５２に示した半導体パッケージと類似している構造であるが、インターポーザ基板３が基板９’の４辺のうち１辺の端のみで折り曲げられているところだけが異なっている。

（第４３の実施形態）
図５４は、本発明の第４３の実施形態の半導体パッケージの断面図である。

図５４の半導体パッケージは、図４８に示した半導体パッケージと類似している構造であるが、金属膜7を形成するという手段を用いず、その代わりに、金属突起１２または導体で充填されたビア１３を、隙間８近傍に位置する配線パターン６上に形成しているという点が異なっている。

（第４４の実施形態）
図５５は、本発明の第４４の実施形態の半導体パッケージの断面図である。

図５５の半導体パッケージは、図５４に示した半導体パッケージと類似している構造であるが、金属突起１２（または導体で充填されたビア１３）と配線パターン６との間に、金属膜７が形成されているところだけが異なっており、実施の形態４３よりもさらに、隙間８近傍の配線の強度が増している。

（第４５の実施形態）
図５６は、本発明の第４５の実施形態の半導体パッケージの断面図である。

図５６に示す半導体パッケージは、図２及び図３に示した半導体パッケージを２つ（それぞれのパッケージでは異種の半導体デバイス１が搭載）、３次元的に積層した半導体パッケージを示すものである。

実施の形態１の半導体パッケージはパッケージの両面に外部電極があるので、このように積層が可能である。図５６では２つのパッケージを積層した例を示しているが、２つに限定されているわけではなく、パッケージを３つ以上積層する例もあることは言うまでもない。また図５６では異種の半導体デバイス１を組み合わせた３次元パッケージを示しているが、同一の半導体デバイスを組み合わせた例もあることは言うまでもない。

（第４６の実施形態）
図５７は、本発明の第４６の実施形態の半導体パッケージの断面図である。

図５７の半導体パッケージは、図２及び図３に示した半導体パッケージと図１１に示した半導体パッケージとを組み合わせて３次元的に積層した積層型パッケージを示すものである。

なお、図５７では２つのパッケージを積層した例を示しているが、２つに限定されているわけではなく、パッケージを３つ以上積層する例もあることは言うまでもない。

（第４７の実施形態）
図５８は、本発明の第４７の実施形態を示す半導体パッケージの断面図である。

図５８の半導体パッケージは、図３４に示した半導体パッケージと図３８に示した半導体パッケージと図５０に示した半導体パッケージとを組み合わせて３次元的に積層したパッケージを示すものである。

図５８では、上記実施形態のうち、第２３、第２７、および第３９の各実施形態に係るパッケージを選択して３次元積層したものである。なお、第１〜第４４の実施形態の中から複数の実施の形態に係る構成を適宜選択して自由に３次元積層した例もあることは言うまでも無い。

（第４８の実施形態）
図５９は、本発明の第４８の実施形態の半導体パッケージの断面図である。

図５９の半導体パッケージは、図２及び図３に示した半導体パッケージ上に、本発明とは別の構造のパッケージ１６（例えば従来公知のパッケージ）を積層した３次元パッケージを示すものである。このように、本発明に係る半導体パッケージは、例えば従来公知のパッケージ１６と組み合わせて使用することも可能である。

もっとも、図５９では図２及び図３の半導体パッケージと、パッケージ１６とを組み合わせた構成を示したが、これに限定されるものではない。第１の実施形態の代わりに、第２〜第４４の実施形態の中から選択された１もしくは複数の半導体パッケージを利用してもよい。なお、これについては以下の実施形態についても同様である。

（第４９の実施形態）
図６０は、本発明の第４９の実施形態を示す半導体パッケージの断面図である。

図６０の半導体パッケージは、図５９に示した半導体パッケージの構造とほぼ同じ構造である。図３０に示した半導体パッケージ上に、従来公知のパッケージを積層したものである。具体的には本発明の構造において基板２、９、１８を取り去り、Ｆａｎ−ｉｎ構造を実現したパッケージを積層したところだけが異なっている。実施の形態４９の方が実施の形態４８よりもより薄くできることが特徴である。

（第５０の実施形態）
図６１は、本発明の第５０の実施形態を示す半導体パッケージの断面図である。

図６１の半導体パッケージは、図５９に示した半導体パッケージの構造とほぼ同じ構造である。図３８に示した受動素子（コンデンサ、抵抗、またはビア）１４が内蔵された半導体パッケージ（第２７の実施形態）上に、本発明とは別の構造のパッケージ１６が積層された３次元パッケージである。

（第５１の実施形態）
図６２は、本発明の第５１の実施形態の半導体パッケージの断面図である。

図６２の半導体パッケージは、図５９に示した半導体パッケージや図６０に示した半導体パッケージと類似している構造ではあるが、本発明の半導体パッケージ（図６０中では、図１４の半導体パッケージ）上に、本発明とは別の構造のパッケージ１６が２種類実装されているところだけが異なっている。

本発明の半導体パッケージ上に本発明とは別の構造のパッケージを２種類実装する場合は、図６２に示すように、基板９の４角形の４辺のうち別々の１辺の端でそれぞれ折り曲げられたインターポーザ基板３上にそれぞれ1種類のパッケージ１６を実装する方が、本発明のインターポーザ基板３の配線設計制限が緩和されて好ましい。

以上説明した実施形態では、インターポーザ基板３と半導体デバイス１とが導体バンプ５を介してフリップチップ接続されている例であった。しかし、本発明はこえに限らず、半導体デバイス１とインターポーザ基板３とがＡｕワイヤーを用いたワイヤーボンディングなど別の手段で接続されている例もあることは言うまでもない。その他、本発明はその要旨を超えない限り、上記構成に限定されるものではないことはいうまでも無い。

以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳しく説明するが、本発明はその要旨を超えない限り、以下の実施例に限定されるものではない。

（実施例１）
図３を用いて、本発明の実施例１を説明する。

半導体デバイス１としてロジック系ＬＳＩを１チップ用いた。ロジック系ＬＳＩは外形寸法が７ｍｍ×７ｍｍ、入出力端子数は３００ピンである。ＬＳＩの厚みは、１００μｍに研磨加工され、ＬＳＩチップの入出力端子にはＡｕスタッドバンプを形成した。

インターポーザ基板３は、厚み２５μｍのポリイミドの両面に厚み１２μｍのＣｕ箔パターン６が形成され、かつ該パターン同士がビア１１により相互接続されている。ビア１１は、レーザー加工、スパッタ法、および電解Ｃｕメッキ法等を利用して形成可能である。Ｃｕ箔パターン６上には、それぞれ、熱可塑性ポリイミド１０が貼り合わせてある。

インターポーザ基板３の製造方法は、具体的には次のようなものであってもよい。すなわち、まず、サブトラクティブ法（またはセミアディティブ法）を用いて基材（上記「ポリイミド」の層に相当）の両面に、Ｃｕ配線パターン６を形成する。次いで、半田バンプ４を実装する側の面（外側となる面）にだけ、厚み１５μｍの熱可塑性ポリイミドシートを真空プレス法により貼り合わせる。次いで、該熱可塑性ポリイミドに、炭酸ガスレーザーを用いて半田バンプ４搭載用の穴を形成した。

次いで、過マンガン酸カリウム溶液を用いたデスミア処理を行い、基材の両面のうちＣｕが露出している箇所全面に電解メッキ法によりＮｉ（２μｍ）／Ａｕ（０．５μｍ）を成膜した（図３では、電極パッド１７にＮｉ／Ａｕメッキが形成されている絵は省略している）。最後にインターポーザ基板３において、ロジック系ＬＳＩと接続する側の面に厚み２５μｍの熱可塑性ポリイミドシートを真空プレス法により貼り合わせて作製した。

基板１８には、厚みが１００μｍで、中心部に内径７．１ｍｍ×７．１ｍｍの貫通穴が形成された、外形１３ｍｍ×１３ｍｍのＣｕを用いた。貫通穴が形成されたＣｕ平板１８は、通常のエッチング加工により作製した。

次に、半導体パッケージの組み立て方法について説明する。先ず、超音波フリップチップマウンターを用い、ロジックＬＳＩチップをインターポーザ基板３上に搭載した。より具体的には、インターポーザ基板３を１５０℃〜１８０℃に加熱したフリップチップマウンターのステージ上に真空吸着で固定した状態で、カメラによる位置合わせを行なった上で、ロジックＬＳＩチップの搭載を行った。このように、インターポーザ基板を加熱することにより、熱可塑性ポリイミドが軟化する。よって、熱可塑性ポリイミドに予めレーザーなどにより穴を開けていなくても、ロジックＬＳＩチップ上に形成されたＡｕスタッドバンプが熱可塑性ポリイミドを突き破って、配線パターン６上のＮｉ／Ａｕメッキ膜（接続はＡｕメッキ膜が対象）とバンプとが、Ａｕ−Ａｕ金属接合することとなる。このプロセスでは、Ａｕ−Ａｕ接合とＡｕバンプ周りの熱可塑性ポリイミドによる封止とが同時一括で行なわれている。

次に、予め貫通穴が形成された基板１８を、貫通穴の領域にロジックＬＳＩチップが位置するようにインターポーザ基板３上に接着させた。なお、この工程は、上記と同様のフリップチップマウントにより実施可能である。

このようにして、インターポーザ基板３上に基板１８を実装したら、次いで、インターポーザ基板３を、基板１８の向かい合う２辺の端で折り曲げ、該折曲げ部を基板上面に向かって押し付けることにより、貼り付けた。詳細には、上記折り曲げは、専用の折り曲げ装置（ジグ）を用いて行っており、また、インターポーザ基板３を所定の温度（一例として１５０℃〜２００℃）に加熱しながら折り曲げを行った。

続いて、基板３等を十分に冷却させた後、電極パッド１７上にフラックスを塗布し、そこに直径０．３ｍｍのＳｎ、Ａｇ、Ｃｕの半田４を搭載させた。半田としてはＳｎＰｂ系、ＳｎＺｎ系など、いずれの組成のものを用いても良い。半田搭載後、リフロー炉に投入することで半導体パッケージに半田バンプ４を形成し、その後、有機溶剤によってフラックスの洗浄を行なうことにより、図３に示すような半導体パッケージを得た。

このようにして得られた半導体パッケージを、−６５℃（１０分）〜１５０℃（１０分）の温度サイクル試験へ投入した。リファレンスとして、図１に示す従来の半導体パッケージも同様に試験へ投入した。

上記試験の結果、従来の半導体パッケージでは１００〜２００サイクルでインターポーザ基板３の断線不良が発生した。これに対し、本発明の半導体パッケージでは１０００サイクルまでインターポーザ基板３の断線不良が発生しないことを確認でき、信頼性の高い半導体パッケージを得ることができた。

（実施例２）
図１２を用いて、本発明の実施例２を説明する。半導体デバイス１は実施例１と同じロジック系ＬＳＩを用いた。挿入基板も、実施例１と同じ貫通穴が形成されたＣｕ平板１８を用いた。

実施例２（図１２）と実施例１（図３）との構造上異なるところは、金属膜7が配線パターン６の両面、全面に形成されている点である。

インターポーザ基板３の製造方法であるが、半導体デバイス１と接続する側の配線パターン形成に用いる基材として、Ｃｕ（１２μｍ）／Ｎｉ（２μｍ）／ポリイミド（２５μｍ）の３層材料を用いた。炭酸ガスレーザーにより所定の箇所にビアを形成してデスミア処理後、スパッタ法と電解メッキ法によりビア内部も含めてＣｕを成膜し、Ｃｕ（１２μｍ）／Ｎｉ（２μｍ）／ポリイミド（２５μｍ）／Ｃｕ（１２μｍ）の４層材料を作製してＣｕ箔両面のパターニングを行なった。その後は、実施例１と同じプロセスでインターポーザ基板３を完成させた。

このようなインターポーザ基板３を用いて図１２に示すような半導体パッケージを作製したが、パッケージの組み立て方法は実施例１と同様である。

このようにして作製された実施例２の半導体パッケージでは、実施例１よりもさらにインターポーザ基板３の配線強度が強化され、より信頼性の高い半導体パッケージを実現することができた。

（実施例３）
図２３を用いて、本発明の実施例３を説明する。半導体デバイス１は実施例１と同じロジック系ＬＳＩを用いた。挿入基板も、実施例１と同じ貫通穴が形成されたＣｕ平板１８を用いた。

インターポーザ基板３の製造方法であるが、Ｃｕ配線パターンの材料として厚み３５μｍのＣｕ箔を用いた。金属突起１２（直径１００μｍ）となる領域が残るように、Ｃｕ箔を１２μｍまでハーフエッチングした。これにより、Ｃｕ（１２μｍ）／Ｃｕ突起（突出量＝２３μｍ）の基材を作製した。

Ｃｕ突起１２の形成場所は、図２２〜２４に示すように隙間８（間隔は２０〜３０μｍである）に対応する領域のＣｕ配線パターン６上に全て形成した。具体的には、Ｃｕ突起１２の中心が隙間８の中心になるように、Ｃｕ突起１２を形成した。ここで、Ｃｕ突起１２の直径は上記の通り直径φ１００μｍであり、隙間８の間隔は２０μｍ〜３０μｍであるので、Ｃｕ突起１２が隙間８を覆うような形態となる。

Ｃｕ突起１２が形成された基材上には、厚み２５μｍの熱硬化性ポリイミドをキャスティング法により塗布形成した。次に、この基材と厚み１２μｍのＣｕ箔を熱プレスにより貼り合わせた。これにより、一方の導体基材側に直径１００μｍ、高さ２３μｍのＣｕ突起１２が形成された両面Ｃｕ箔材料を作製した。

次に炭酸ガスレーザーにより所定の位置（隙間８に位置する箇所）においてポリイミドに穴を開け、デスミア処理を行なった後、スパッタ法と電解メッキ法によって２層間を接続するためのＣｕで充填されたビア１３を形成し、両面のＣｕ箔にパターン形成を行った後、その後は実施例１と同じプロセスでインターポーザ基板３を完成させた。

このようなインターポーザ基板３を用いて図２３に示すような半導体パッケージを作製したが、パッケージの組み立て方法は実施例１と同様である。

このようにして作製された実施例３の半導体パッケージでは、実施例１と同様にインターポーザ基板３の配線強度が強化され、信頼性の高い半導体パッケージを実現することができた。

（実施例４）
図２７を用いて、本発明の実施例４を説明する。図２７の半導体パッケージは、図２３に示した半導体パッケージの構造と類似しているが、金属突起１２と配線パターン６との間に、金属膜７が形成されているところだけが異なっている。半導体デバイス１は実施例１と同じロジック系ＬＳＩを用い、基板も実施例１と同じ貫通穴が形成されたＣｕ平板１８を用いた。

インターポーザ基板３の製造方法であるが、配線パターン形成に用いる基材としてＣｕ（１２μｍ）／Ｎｉ（２μｍ）／Ｃｕ（２５μｍ）の３層材料を用いた。厚み２５μｍ側のＣｕを金属突起１２となる領域が残るようにエッチングし、その後、金属突起１２が形成された側の基材上に熱硬化性ポリイミドをキャスティング法で塗布形成し、その後は実施例３で説明した方法と同様なプロセスによってインターポーザ基板３を作製した。

このようなインターポーザ基板３を用いて図２７に示すような半導体パッケージを作製したが、パッケージの組み立て方法は実施例１と同様である。このようにして作製された実施例４の半導体パッケージでは、実施例１や実施例３よりもさらにインターポーザ基板３の配線強度が強化され、より信頼性の高い半導体パッケージを実現することができた。

（実施例５）
図３８を用いて、本発明の実施例５を説明する。図３８の半導体パッケージは、図３に示した半導体パッケージに対して受動素子１４を追加した構造を特徴としている。

半導体デバイス１には、厚みが１５０μｍで動作周波数２ＧＨｚのＣＰＵ（中央演算処理装置）を用いた。挿入基板１８には、厚み１３０μｍのアルミナ製で、中心部に機械加工により貫通穴（ＣＰＵが実装できる領域分だけの穴）が形成された部材を用いた。

このアルミナ製の基板１８の表面に、スクリーン印刷法を用いて受動素子１４（コンデンサ、抵抗、およびインダクタ）材料を印刷した後、焼結して素子（厚み２０μｍ）を形成した。コンデンサは導体部にＡｇペースト、誘電体層には誘電体ガラスペーストを用いて作製した。抵抗は、ＲｕＯ2ペーストを用いて作製した。インダクタはＡｇペーストを用いて作製した。導体ペーストはＡｇペーストのほか、Ａｕ、Ｃｕや、Ａｇ-Ｐｔ、Ａｇ-Ｐｄなどのペーストを用いることも可能である。受動素子１４をアルミナ製の平板上に形成した後、各素子の端子部に無電解メッキ法を用いてＮｉ/Ａｕめっきを施し、Ａｕスタッドバンプを形成した。

このようにして得られた、受動素子１４が形成されたアルミナ製の基板１８を用い、半導体デバイス１（ロジック系ＬＳＩ）と同様に実施例１に記載したインターポーザ基板３と受動素子１４とをＡｕスタッドバンプ５を介して接続させ、その後は上記の実施例と同じ組み立て方法によって受動素子１４を内蔵した半導体パッケージを作製した。

このようにして作製された実施例５のパッケージでは、実施例１と同様に配線強度が強化され信頼性の高いパッケージを実現できただけでなく、本来ならばＣＰＵパッケージの周囲に実装されていた受動部品をパッケージに内蔵することが可能になり、より高密度実装が可能な半導体パッケージを実現できた。

（実施例６）
図５６を用いて、本発明の実施例６を説明する。実施例６は本発明の半導体パッケージ（図５６では実施例１の構造のパッケージ）を２つ積層した３次元実装パッケージの例である。

図５６に示す上の段の半導体デバイス１には外形１０ｍｍ×８ｍｍのメモリ（ＤＲＡＭ）を用い、下の段の半導体デバイス１には７ｍｍ×７ｍｍのＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｃｅｓｓｏｒ）を用いた。

上段および下段のそれぞれの半導体パッケージの組み立て方法は、実施例１の組み立て方法と同じである。半導体パッケージどうしの積層方法は、上段の半導体パッケージを、チップの裏面側が下になるようにしてフリップチップマウンターのステージ上に真空吸着により固定させた後、上段の半導体パッケージの半田バンプ４にフラックスを塗布した。次に下段の半導体パッケージのチップの裏面側にある電極パッド１７の中心と上段の半導体パッケージの半田バンプ４の中心とをフリップチップマウンターのカメラで位置合わせした後、加熱は行なわずに両者をフリップチップマウンターでフラックスによる仮接着を行なった。その後、仮接着した２つの半導体パッケージをリフロー炉に投入し、半田を溶融させて２つの半導体パッケージを接続させた。

このようにして、ＤＲＡＭとＤＳＰとを積層させたシステムインパッケージ（ＳｉＰ）を作製することができた。このようなＳｉＰは個々の半導体パッケージの配線の強度が増強されているので３次元実装パッケージの形態においても信頼性の高いパッケージを実現することができた。このようなＳｉＰは携帯電話、デジタルカメラなどの電子機器に搭載することにより、これらの電子機器の小型化を実現することができた。

また、本実施例で用いたＤＲＡＭを用いた半導体パッケージを２つ積層し、記憶容量を２倍に増やした３次元実装パッケージをパソコン、サーバー、ワークステーションなどの電子機器に実装されているメモリモジュールに搭載することにより、これらの電子機器の記憶容量をアップさせ、より電子機器の高性能化を実現することができた。

（実施例７）
図５９を用いて、本発明の実施例７を説明する。
実施例７は、実施例６で述べたＤＳＰを用いた半導体デバイス１の上に、市販されている従来のＤＲＡＭパッケージ（インターポーザ基板にワイヤーボンディング、ＴＡＢ接続などの方法でＤＲＡＭを接続し、その後全体をモールド樹脂で封止したもの）を積層したものである。２つの半導体パッケージの積層方法は、実施例６で示した方法と同様である。

実施例７の半導体パッケージでは、モールド樹脂で封止された従来のパッケージの線膨張率（約１５ｐｐｍ）とほぼ同じ線膨張率を持つＣｕ（１７ｐｐｍ）の挿入基板を用いることにより、２つのパッケージ間を接続している半田バンプ４の接続箇所の信頼性が高い３次元実装パッケージを得ることができた。

以上、本発明の実施例について種々述べてきたが、本名発明は前記実施例に限定されるものではなく、発明の精神を逸脱しない範囲でさらに多くの改変を施しえるのは言うまでも無いことである。

従来の半導体パッケージの構成を示す断面図である。 本発明の第１の実施形態の半導体パッケージを示す断面図である。 本発明の第１の実施形態の半導体パッケージを示す断面図である。 半導体パッケージの上面図である（インターポーザ基板は不図示）。 半導体パッケージの上面図である（インターポーザ基板は不図示）。 隙間に対応する領域を説明するための断面図である。 本発明の第２の実施形態の半導体パッケージを示す断面図である。 半導体パッケージの上面図である（インターポーザ基板は不図示）。 半導体パッケージの上面図である（インターポーザ基板は不図示）。 本発明の第３の実施形態の半導体パッケージを示す断面図である。 本発明の第４の実施形態の半導体パッケージを示す断面図である。 本発明の第５の実施形態の半導体パッケージを示す断面図である。 本発明の第６の実施形態の半導体パッケージを示す断面図である。 本発明の第７の実施形態の半導体パッケージを示す断面図である。 本発明の第８の実施形態の半導体パッケージを示す断面図である。 本発明の第９の実施形態の半導体パッケージを示す断面図である。 本発明の第１０の実施形態の半導体パッケージを示す断面図である。 本発明の第１１の実施形態の半導体パッケージを示す断面図である。 本発明の第１２の実施形態の半導体パッケージを示す断面図である。 本発明の第１３の実施形態の半導体パッケージを示す断面図である。 本発明の第１４の実施形態の半導体パッケージを示す断面図である。 本発明の第１５の実施形態の半導体パッケージを示す断面図である。 本発明の第１５の実施形態の半導体パッケージを示す断面図である。 本発明の第１５の実施形態の半導体パッケージを示す断面図である。 本発明の第１６の実施形態の半導体パッケージを示す断面図である。 本発明の第１７の実施形態の半導体パッケージを示す断面図である。 本発明の第１７の実施形態の半導体パッケージを示す断面図である。 本発明の第１７の実施形態の半導体パッケージを示す断面図である。 本発明の第１８の実施形態の半導体パッケージを示す断面図である。 本発明の第１９の実施形態の半導体パッケージを示す断面図である。 本発明の第２０の実施形態の半導体パッケージを示す断面図である。 本発明の第２１の実施形態の半導体パッケージを示す断面図である。 本発明の第２２の実施形態の半導体パッケージを示す断面図である。 本発明の第２３の実施形態の半導体パッケージを示す断面図である。 本発明の第２４の実施形態の半導体パッケージを示す断面図である。 本発明の第２５の実施形態の半導体パッケージを示す断面図である。 本発明の第２６の実施形態の半導体パッケージを示す断面図である。 本発明の第２７の実施形態の半導体パッケージを示す断面図である。 本発明の第２８の実施形態の半導体パッケージを示す断面図である。 本発明の第２９の実施形態の半導体パッケージを示す断面図である。 本発明の第３０の実施形態の半導体パッケージを示す断面図である。 本発明の第３１の実施形態の半導体パッケージを示す断面図である。 本発明の第３２の実施形態の半導体パッケージを示す断面図である。 本発明の第３３の実施形態の半導体パッケージを示す断面図である。 本発明の第３４の実施形態の半導体パッケージを示す断面図である。 本発明の第３５の実施形態の半導体パッケージを示す断面図である。 本発明の第３６の実施形態の半導体パッケージを示す断面図である。 本発明の第３７の実施形態の半導体パッケージを示す断面図である。 本発明の第３８の実施形態の半導体パッケージを示す断面図である。 本発明の第３９の実施形態の半導体パッケージを示す断面図である。 本発明の第４０の実施形態の半導体パッケージを示す断面図である。 本発明の第４１の実施形態の半導体パッケージを示す断面図である。 本発明の第４２の実施形態の半導体パッケージを示す断面図である。 本発明の第４３の実施形態の半導体パッケージを示す断面図である。 本発明の第４４の実施形態の半導体パッケージを示す断面図である。 本発明の第４５の実施形態の半導体パッケージを示す断面図である。 本発明の第４６の実施形態の半導体パッケージを示す断面図である。 本発明の第４７の実施形態の半導体パッケージを示す断面図である。 本発明の第４８の実施形態の半導体パッケージを示す断面図である。 本発明の第４９の実施形態の半導体パッケージを示す断面図である。 本発明の第５０の実施形態の半導体パッケージを示す断面図である。 本発明の第５１の実施形態の半導体パッケージを示す断面図である。

符号の説明

１ 半導体デバイス
２、９、１８ 挿入基板
３ インターポーザ基板
４ 半田バンプ
５ 導体バンプ
６ 配線パターン
７ 金属膜
８ 隙間
１０ 熱可塑性樹脂
１１、１３ ビア
１２ 金属突起

Claims (16)

1. 内部に配線パターンを有する可撓性のインターポーザ基板と、
   前記インターポーザ基板上に配置された少なくとも１つの電子デバイスと、
   同じく前記インターポーザ基板上に配置された挿入基板と、を有する電子デバイスパッケージであって、
   前記インターポーザ基板の、前記電子デバイスと前記挿入基板との間の隙間に対応する領域に、前記配線パターンの破断強度を増加させる補強手段が設けられており、
   前記補強手段として、前記配線パターンの一部を突起させた金属突起が設けられていることを特徴とする電子デバイスパッケージ。
2. 内部に配線パターンを有する可撓性のインターポーザ基板と、
   前記インターポーザ基板上に配置された少なくとも１つの電子デバイスと、
   同じく前記インターポーザ基板上に配置された挿入基板と、を有する電子デバイスパッケージであって、
   前記インターポーザ基板の、前記電子デバイスと前記挿入基板との間の隙間に対応する領域に、前記配線パターンの破断強度を増加させる補強手段が設けられており、
   前記インターポーザ基板は前記配線パターンを少なくとも２層有し、前記補強手段として、前記配線パターン同士を接続する、導体が充填されたビアが設けられていることを特徴とする電子デバイスパッケージ。
3. 前記隙間に対応する領域は、少なくとも前記隙間を覆う領域を含む領域であることを特徴とする、請求項１又は２に記載の電子デバイスパッケージ。
4. 前記補強手段として、前記配線パターン上に金属膜が設けられている、請求項１〜３のいずれか１項に記載の電子デバイスパッケージ。
5. 前記金属膜が、前記配線パターンの両面に形成されている、請求項４に記載の電子デバイスパッケージ。
6. 前記金属膜の材質の引張強度が、前記配線パターンの材質の引張強度よりも高い、請求項４または５に記載の電子デバイスパッケージ。
7. 前記金属突起と前記配線パターンとの間に、前記配線パターンの材質よりも引張強度が高い金属膜が形成されている、請求項１に記載の電子デバイスパッケージ。
8. 前記挿入基板および／または前記電子デバイスの一部を覆うように、前記インターポーザ基板の端部が折り返されている、請求項１から７のいずれか１項に記載の電子デバイスパッケージ。
9. 前記インターポーザ基板を構成する樹脂の一部が熱可塑性樹脂である、請求項１から８のいずれか１項に記載の電子デバイスパッケージ。
10. 前記挿入基板は前記電子デバイスを収容するための貫通穴を有し、前記貫通穴の内周と前記電子デバイスの外周との間に前記隙間が形成されている、請求項１から９のいずれか１項に記載の電子デバイスパッケージ。
11. 前記挿入基板は前記電子デバイスを収容するためのキャビティを有し、前記キャビティの内周と前記電子デバイスの外周との間に前記隙間が形成されている、請求項１から９のいずれか１項に記載の電子デバイスパッケージ。
12. 前記挿入基板と前記インターポーザ基板との間に、受動素子が形成されている、請求項１から１１のいずれか１項に記載の電子デバイスパッケージ。
13. 請求項１から１２のいずれか１項に記載の電子デバイスパッケージ同士が複数積層された電子デバイスパッケージ。
14. 請求項１から１２のいずれか１項に記載の、少なくとも１つの電子デバイスパッケージと、請求項１から１２に記載の電子デバイスパッケージとは別の構造の少なくとも１つの電子デバイスパッケージとが組み合わされて積層されている電子デバイスパッケージ。
15. 請求項１から１４のいずれか１項に記載の電子デバイスパッケージが、回路基板上に実装されたモジュール。
16. 請求項１から１４のいずれか１項に記載の電子デバイスパッケージが実装された電子機器。

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