KR101869303B1 - 전자 장치, 디-커플링 커패시터 최적화 방법 및 컴퓨터 판독가능 기록매체 - Google Patents

전자 장치, 디-커플링 커패시터 최적화 방법 및 컴퓨터 판독가능 기록매체 Download PDF

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Abstract

전자 장치가 개시된다. 본 전자 장치는, 회로 기판, 상기 회로 기판의 상부 면에 배치되는 프로세서, 및, 상기 회로 기판의 하부 면에 배치되는 메모리를 포함하고, 상기 프로세서가 배치되는 회로 기판의 하부 영역과 상기 메모리의 배치 영역은 상호 중첩된다.

Description

전자 장치, 디-커플링 커패시터 최적화 방법 및 컴퓨터 판독가능 기록매체{ELECTRONIC APPARATUS, METHOD FOR OPTIMIZE OF DE-COUPLING CAPACITOR AND COMPUTER-READABLE RECORDING MEDIUM}
본 발명은 전자 장치, 디-커플링 커패시터 최적화 방법 및 컴퓨터 판독가능 기록매체에 관한 것으로, 더욱 상세하게는 작은 면적을 갖는 메모리 장치 및 전자 장치에 관한 것이다.
최신의 전자 제품에는 데이터의 처리를 위한 임시 저장소인 메모리가 포함되어 있고, 메모리는 MPU(Micro Processor Unit)과 대략의 데이터의 고속 입/출력 작업을 반복한다.
이러한 고속 신호의 입출력 작업에는 신호 무결성(Signal Intergity)가 보장되어야 하고, 이를 위한 많은 설계 기법이 존재한다. 구체적으로, DC-DC 컨버터 등의 전원 소자는 스위칭하면서 주기적으로 노이즈가 발생하게 되고, 이 노이즈는 IC의 전원 무결성에 영향을 주며, 다른 신호들에 커플링되어 신호 무결성에도 영향을 준다.
이에 따라서, 종래에는 전원 노이즈를 억제하고 각종 전자 제품의 전원 안정화를 위하여 디-커플링 커패시터(De-coupling Capacitor)를 이용하였다. 디-커플링 커패시터는 저장된 전기 에너지를 이용하여 MPU 및 메모리에 대해서 안정적인 전원 공급처 역할을 한다.
그러나 종래에는 이와 같은 디-커플링 커패시터를 어떠한 식으로 메모리 및 MPU에 연결하여야 하는지에 대한 구체적인 설계 방법이 없었다.
또한, 종래에는 도 15 및 도 16에 도시된 바와 같이 PCB 기판(10) 상의 상호 이격된 위치에 메모리(30) 및 MPU(20)를 배치함에 따라서, 메모리(30)와 MPU(20) 사이에 신호 노이즈의 영향이 컸다. 또한, 종래에는 메모리(30)에 대한 디-커플링 커패시터(41)가 메모리(30)의 하부에 배치하고 MPU(20)에 대한 디-커플링 커패시터(42)가 MPU(20) 하부에 배치됨에 따라서, 많은 개수의 디-커플링 커패시터가 요구되었다는 문제점이 있었다.
따라서, 본 발명의 목적은, 작은 면적을 가지며, 디-커플링 커패시터를 공유하는 전자 장치를 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 디-커플링 커패시터의 개수를 최적화할 수 있는 전자 장치, 디-커플링 커패시터 최적화 방법 및 컴퓨터 판독가능 기록매체를 제공하는 데 있다.
이상과 같은 목적을 달성하기 위한 본 발명에 의한 전자 장치는, 회로 기판, 상기 회로 기판의 상부 면에 배치되는 프로세서, 및 상기 회로 기판의 하부 면에 배치되는 메모리를 포함하고, 상기 프로세서가 배치되는 회로 기판의 하부 영역과 상기 메모리의 배치 영역은 상호 중첩된다.
이 경우, 상기 프로세서는 상기 메모리에 신호를 송수신하는 복수의 제1 단자를 포함하고, 상기 메모리는 상기 프로세서에 신호를 송수신하는 복수의 제2 단자를 포함하고, 상기 복수의 제1 단자 중 적어도 하나의 제1 단자는 상기 회로 기판의 비아 홀(via hole)을 통하여 상기 복수의 제2 단자 중 적어도 하나에 연결될 수 있다.
이 경우, 상기 복수의 제1 단자는 상기 회로 기판의 상부 면에 배치되고, 상기 복수의 제2 단자는 상기 복수의 제1 단자에 대응되게 상기 회로 기판의 하부 면에 배치될 수 있다.
한편, 상기 복수의 제1 단자 및 상기 복수의 제2 단자를 통해 송수신되는 신호는 데이터 신호, 제어 신호 및 클럭 신호 중 적어도 하나일 수 있다.
한편, 본 전자 장치는, 상기 프로세서의 전원과 상기 메모리의 전원에 공통 연결되는 디-커플링 커패시터부를 더 포함할 수 있다.
이 경우, 본 전자 장치는, 상기 프로세서의 전원과 상기 디-커플링 커패시터부 사이에 배치되는 제1 스위칭부, 및, 상기 메모리의 전원과 상기 디-커플링 커패시터부 사이에 배치되는 제2 스위칭부를 더 포함하고, 상기 제어부는, 상기 메모리의 쓰기 동작시에 상기 제1 스위칭부를 단락하고, 상기 제2 스위칭부를 개방하며, 상기 메모리의 읽기 동작시에 상기 제1 스위칭부를 개방하고, 상기 제2 스위칭부를 단락할 수 있다.
이 경우, 상기 프로세서는 상기 메모리에 칩 셀렉트 신호를 송신하고, 상기 제1 스위칭부는 상기 칩 셀렉트 신호가 온이면 단락되고, 상기 칩 셀렉트 신호가 오프이면 개방되며, 상기 제2 스위칭부는, 상기 칩 셀렉트 신호가 온이면 개방되고, 상기 칩 셀렉트 신호가 오프이면 단락될 수 있다.
한편, 상기 디-커플링 커패시터부는, 병렬 연결된 복수의 디-커플링 커패시터를 포함할 수 있다.
한편, 다른 실시 예에 따른 전자 장치는, 복수의 회로 소자를 선택받는 사용자 인터페이스부, 상기 복수의 회로 소자 각각의 입출력 포트에 대한 전류 정보 및 상기 복수의 회로 소자 각각의 입출력 포트에 대한 S-파라미터를 저장하는 저장부, 상기 저장된 S-파라미터를 기초로 디-커플링 커패시터 개수별 임피던스를 계산하고, 상기 계산된 임피던스와 상기 전류 정보에 기초하여 디-커플링 커패시터 개수별 누적 노이즈 값을 계산하는 계산부, 및 상기 계산된 누적 노이즈 값을 기초로 디-커플링 커패시터 개수를 선정하고, 상기 선정된 디-커플링 커패시터 개수가 표시되도록 상기 사용자 인터페이스부를 제어하는 제어부를 포함한다.
이 경우, 상기 저장부는, 상기 복수의 회로 소자 각각의 입출력 포트에 대한 IBIS 모델에 따른 전류 정보를 저장할 수 있다.
한편, 상기 입출력 포트는 회로 소자의 제어 신호, 데이터 신호 및 주소 신호 중 적어도 하나의 신호를 입출력하는 포트일 수 있다.
한편, 상기 S-파라미터는 상기 복수의 회로 소자 각각의 입출력 포트에 대해서 PDN(Power Distribution Network)의 전자기 시뮬레이션(Electro Magnetic Simulation)을 이용하여 추출된 것일 수 있다.
한편, 상기 계산부는, 상기 계산된 임피던스와 전류 정보에 기초하여 주파수 대역별 노이즈 값을 계산하고, 상기 계산된 주파수 대역별 노이즈 값을 누적하여 누적 노이즈 값을 계산할 수 있다.
한편, 상기 복수의 회로 소자는 메모리 및 프로세서일 수 있다.
한편, 본 실시 예에 따른 디-커플링 커패시터 최적화 방법은, 선택된 복수의 회로 소자 각각의 입출력 포트에 대한 전류 정보 및 상기 선택된 복수의 회로 소자 각각의 입출력 포트에 대한 S-파라미터를 추출하는 단계, 상기 추출된 S-파라미터를 기초로 디-커플링 커패시터 개수별 임피던스를 계산하고, 상기 계산된 임피던스와 상기 추출된 전류 정보에 기초하여 디-커플링 커패시터 개수별 누적 노이즈 값을 계산하는 단계, 및, 상기 계산된 누적 노이즈 값을 기초로 디-커플링 커패시터 개수를 선정하는 단계를 포함한다.
이 경우, 상기 추출하는 단계는, 상기 복수의 회로 소자 각각의 입출력 포트에 대한 IBIS 모델에 따른 전류 정보를 추출할 수 있다.
이 경우, 상기 입출력 포트는 회로 소자의 제어 신호, 데이터 신호 및 주소 신호 중 적어도 하나의 신호를 입출력하는 포트일 수 있다.
한편, 상기 S-파라미터는 상기 복수의 회로 소자 각각의 입출력 포트에 대해서 PDN(Power Distribution Network)의 전자기 시뮬레이션(Electro Magnetic Simulation)을 이용하여 추출될 수 있다.
한편, 상기 계산하는 단계는, 상기 계산된 임피던스와 전류 정보에 기초하여 주파수 대역별 노이즈 값을 계산하고, 상기 계산된 주파수 대역별 노이즈 값을 누적하여 누적 노이즈 값을 계산할 수 있다.
한편, 본 실시 예에 따른, 디-커플링 커패시터의 최적화 방법을 실행하기 위한 프로그램을 포함하는 컴퓨터 판독가능 기록매체에 있어서, 상기 최적화 방법은, 선택된 복수의 회로 소자 각각의 입출력 포트에 대한 전류 정보 및 상기 선택된 복수의 회로 소자 각각의 입출력 포트에 대한 S-파라미터를 추출하는 단계, 상기 추출된 S-파라미터를 기초로 디-커플링 커패시터 개수별 임피던스를 계산하고, 상기 계산된 임피던스와 상기 추출된 전류 정보에 기초하여 디-커플링 커패시터 개수별 누적 노이즈 값을 계산하는 단계, 및, 상기 계산된 누적 노이즈 값을 기초로 디-커플링 커패시터 개수를 선정하는 단계를 포함한다.
도 1은 본 발명의 일 실시 예에 따른 전자 장치의 구성도,
도 2는 본 발명의 일 실시 예에 따른 전자 장치의 회로 기판을 도시한 도면,
도 3은 도 2의 회로 기판의 측면도,
도 4는 도 2의 메모리와 프로세서 사이의 연결관계를 도시한 도면,
도 5는 본 발명의 일 실시 예에 따른 디-커플링 커패시터의 연결 관계를 도시한 도면,
도 6은 본 발명의 다른 실시 예에 따른 전자 장치의 구성도,
도 7은 본 실시 예에 따른 전원 노이즈 분석 공식을 도시한 도면,
도 8 및 도 9는 IBIS를 이용한 메모리 인터페이스의 전류 프로파일 추출 구성 요소를 도시한 도면,
도 10은 저주파수 모델을 추가한 전류 시간/주파수 영역의 파형을 도시한 도면,
도 11은 PDN과 디-커플링 커패시터가 결합한 회로 시뮬레이션 모델링을 도시한 도면,
도 12는 누적 노이즈의 예를 도시한 도면,
도 13은 본 실시 예에 따른 디-커플링 커패시터 최적화 방법을 설명하기 위한 흐름도,
도 14는 도 13의 최적화 방법을 구체적으로 설명하기 위한 흐름도, 그리고,
도 15 및 도 16은 종래의 회로 기판을 도시한 도면이다.
이하에서는 첨부된 도면을 참고하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 전자 장치의 구성도이다. 여기서 전자 장치는 메모리와 프로세서를 구비하는 PC, 노트북, 스마트폰, PMP, 태블릿 피시 등 일 수 있다.
도 1을 참조하면, 전자 장치(100)는 메모리(110), 회로 기판(120) 및 프로세서(130)로 구성된다.
메모리(110)는 전자 장치(100)가 작동하는 동안 프로세서(130)가 필요로하는 프로그램 명령어와 자료를 저장하고 있는 기억장치이다. 이와 같은 메모리(110)는 회로 기판(120)의 하부 면에 배치된다. 구체적으로, 메모리(110)는 프로세서(130)가 배치되는 회로 기판의 하부 영역과 중첩되는 위치에 배치된다.
그리고 메모리(110)는 프로세서에 신호를 송수신하는 복수의 제2 단자를 포함한다. 이와 같은 복수의 제2 단자는 프로세서(130)의 복수의 제1 단자와 일대일 매핑되어 있으며, 복수의 제2 단자는 매핑되어 있는 제1 단자에 대응되게 회로 기판의 하부 면에 배치될 수 있다.
회로 기판(120)은 전자 장치(100)를 구성하는 부품들이 장착되는 PCB(Printed Circuit Board)이다. 여기서 회로 기판(120)은 양면에 도전성 층을 갖는 양면 PCB이다. 그리고 회로 기판(120)은 기판 내부(Inner Layer)에 도전성 층을 더 포함할 수 있다.
프로세서(130)(또는 MPU(Micro Processor Unit))는 전자 장치(100) 내의 각 구성에 대한 제어를 수행한다. 구체적으로, 턴 온 명령이 입력되어 전원이 공급되면, 내부의 롬(미도시)에 저장된 명령에 따라 HDD 또는 SDD(미도시)에 저장된 O/S를 메모리(110)에 복사하고, O/S를 실행시켜 시스템을 부팅시킨다. 부팅이 완료되면, 프로세서(130)는 사용자 명령에 대응되는 서비스를 수행할 수 있다.
이와 같은 프로세서(130)는 회로 기판(120)의 상부 면에 배치된다. 구체적으로, 프로세서(130)는 메모리(110)가 배치되는 회로 기판(120)의 상부 영역과 중첩되는 위치에 배치된다.
그리고 프로세서(130)는 메모리(110)에 신호를 송수신하는 복수의 제1 단자를 포함한다. 이와 같은 복수의 제1 단자는 메모리(110)의 복수의 제2 단자와 일대일 매핑되어 있으며, 복수의 제1 단자는 매핑되어 있는 제2 단자와 대응되게 회로 기판(120)의 상부 면에 배치될 수 있다.
이와 같이 본 실시 예에 따르면 회로 기판(120)의 일정 영역에 대해서 프로세서(130), 회로 기판(120) 및 메모리(110)가 수직적으로 배치되는바, 메모리(110)와 프로세서(130) 사이의 I/O 신호의 길이를 매우 짧게 할 수 있어, 초고속 신호의 수용에 용이하고 각종 SI(Signal Intergrity)/PI(Power Integrity) /EMI(electromagnetic interference) 문제를 최소화할 수 있다. 또한, 메모리(110), 회로 기판(120) 및 프로세서(130)가 수직적으로 배치되는바, 회로 기판의 크기를 줄일 수도 있다.
도 1을 도시함에 있어서, 전자 장치(100)가 메모리(110), 회로 기판(120) 및 프로세서(130)만을 포함하는 것으로 도시하고 설명하였지만, 전자 장치(100)는 상술한 3개의 구성뿐만 아니라 다른 구성을 더 포함할 수 있다. 예를 들어, 신호 무결성을 보정하기 위한 디커플링 커패시터 등을 더 포함할 수 있다. 이에 대해서는 도 2 및 도 3을 참조하여 이하에서 설명한다. 또한, 전자 장치(100)는 도 6에 도시된 다른 실시 예에 따른 전자 장치(200)의 구성들을 더 포함할 수 있다. 즉, 다른 실시 예에 따른 전자 장치(200)는 도 1 내지 도 3과 같은 전자 장치(100)의 모든 구성을 포함할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 전자 장치의 회로 기판을 도시한 도면이다. 그리고 도 3은 도 2의 회로 기판의 측면도이다.
도 2 및 도 3을 참조하면, 전자 장치(100)는 메모리(110), 회로 기판(120), 메모리(110), 디-커플링 커패시터부(140), 배선부(150) 및 전원 공급부(160)로 구성될 수 있다.
메모리(110)는 회로 기판(120)의 하부 면에 배치된다. 구체적으로, 메모리(110)는 프로세서(130)가 배치되는 회로 기판(120)의 하부 영역과 중첩되는 위치에 배치된다.
프로세서(130)는 회로 기판(120)의 상부 면에 배치된다. 구체적으로, 프로세서(130)는 메모리(110)가 배치되는 회로 기판(120)의 상부 영역과 중첩되는 위치에 배치된다.
디-커플링 커패시터부(140)는 후술할 전원 공급부(160)에 의해서 발생할 수 있는 전원 노이즈를 억제한다. 구체적으로, 디-커플링 커패시터부(140)는 프로세서(130)의 전원 및 메모리(110)의 전원에 공통 연결되며, 회로 기판(120)의 하부 면에 배치된다.
이와 같이 본 실시 예에 따른 디-커플링 커패시터부(140)는 프로세서(130)의 전원 및 메모리(110)의 전원에 공통 연결된다는 점에서, 즉, 프로세서(130)에 필요한 디-커플링 커패시터와 메모리(110)에 필요한 디-커플링 커패시터를 공유하여 이용한다는 점에서, 시스템에 필요한 디-커플링 커패시터의 개수를 줄일 수 있게 된다.
구체적으로, 디-커플링 커패시터부(140)는 메모리(110)의 기록 동작에는 프로세서용 디-커플링 커패시터로 이용되고, 메모리(110)의 읽기 동작에는 메모리용 디-커플링 커패시터로 이용될 수 있다. 한편, 이상에서는 디-커플링 커패시터부(140)가 직접 메모리(110)의 전원 및 프로세서(130)의 전원이 연결되는 것으로 도시하고 설명하였지만, 구현시에는 디-커플링 커패시터부(140)는 스위칭부(170)를 통하여 메모리(110)의 전원 및 프로세서(130)의 전원에 연결될 수 있다. 이러한 예에 대해서는 도 5를 참고하여 후술한다.
그리고 디-커플링 커패시터부(140)는 병렬 연결된 복수의 디-커플링 커패시터를 포함한다. 디-커플링 커패시터부(140)가 포함하는 디-커플링 커패시터의 개수는 후술할 디-커플링 커패시터 최적화 방법에 의하여 산술된 개수가 이용될 수 있다.
배선부(150)는 메모리(110) 및 프로세서(130) 각각에 전원을 공급하고, 메모리(110)와 프로세서(130) 사이의 신호를 전기적으로 연결한다. 이와 같은 배선부(150)는 제1 배선부(151) 및 제2 배선부(152)로 구성될 수 있다.
제1 배선부(151)는 메모리(110) 및 프로세서(130) 각각에 전원을 공급한다. 구체적으로, 제1 배선부(151)는 후술할 전원 공급부(160)에서 출력되는 전원을 메모리(110)의 전원 입력포트 및 프로세서(130)의 전원 입력 포트에 제공할 수 있다. 이와 같은 제1 배선부(151)는 회로 기판(120)의 내층(inner Layer)에 배치될 수 있다.
제2 배선부(152)는 메모리(110)와 프로세서(130) 사이의 신호를 송수신할 수 있다. 구체적으로, 제2 배선부(152)는 메모리(110)와 프로세서(130) 사이에 신호를 송수신하는 포트 개수만큼의 배선을 가질 수 있으며, 복수의 배선을 이용하여 메모리(110)의 복수의 제2 단자와 이에 대응되는 프로세서(130)의 복수의 제1 단자를 전기적으로 연결할 수 있다. 한편, 본 실시 예에 따른 메모리(110)와 프로세서(130)는 회로 기판(120)을 기준으로 상하 배치된다는 점에서, 제2 배선부(152)는 비아 홀로 구성될 수 있다. 이와 같은 형태에 대해서는 도 4를 참조하여 후술한다.
전원 공급부(160)는 전자 장치(100)의 각 구성에 전원을 공급한다. 구체적으로, 전원 공급부(160)는 외부로부터 AC 전원(또는 DC 전원)을 입력받고, 입력받은 AC 전원(또는 DC 전원)을 전자 장치(100) 내의 각 구성에서 이용할 수 있는 DC 전원으로 변환하고, 변환된 DC 전원을 전자 장치(100)의 각 구성(구체적으로, 메모리(110), 프로세서(130))에 제공할 수 있다. 전원 공급부(160)의 전원은 상술한 제1 배선부(151)를 통하여 메모리(110) 및 프로세서(130)에 제공될 수 있다. 이와 같은 전원 공급부(160)는 DC-DC 컨버터 또는 SMPS 등일 수 있다.
이와 같이 본 실시 예에 따르면, 메모리(110), 회로 기판(120) 및 프로세서(130)가 수직적으로 배치되는바, 메모리(110)와 프로세서(130) 사이의 배선의 길이를 매우 짧게 할 수 있어, 초고속 신호의 수용에 용이하고 각종 SI(Signal Intergrity)/PI(Power Integrity)/EMI(electromagnetic interference) 문제를 최소화할 수 있다. 그리고 메모리(110), 회로 기판(120) 및 프로세서(130)가 수직적으로 배치되는바, 회로 기판의 크기를 줄일 수도 있다. 또한, 디-커플링 커패시터를 메모리(110)와 프로세서(130)가 공유함에 따라 사용되는 디-커플링 커패시터 개수를 줄일 수 있다.
한편, 도 1 및 2를 도시하고 설명함에 있어서, 프로세서(130)가 회로 기판(120)의 상부 면에 배치되고, 메모리(110)가 회로 기판(120)의 하부 면에 배치되는 것으로 도시하고 설명하였지만, 구현시에는 프로세서(130)가 회로 기판(120)의 하부 면에 배치되고, 메모리(110)가 회로 기판(120)의 상부 면에 배치되는 형태로도 구현될 수 있다.
도 4는 도 2의 메모리와 프로세서 사이의 연결관계를 도시한 도면이다.
도 4를 참조하면, 메모리(110)는 복수의 제2 단자(111)를 포함한다. 도 4에서는 설명을 용이하게 하기 위하여 하나의 제2 단자만을 도시하였다. 여기서 제2 단자(111)는 볼 형태를 가질 수 있다.
프로세서(130)는 복수의 제1 단자(131)를 포함한다. 도 4에서는 설명을 용이하게 하기 위한 하나의 제1 단자만으로 도시하였다. 여기서 제1 단자(131)는 볼 형태를 가질 수 있다. 도시된 도 4에서 제1 단자(131)와 제2 단자(111)의 상호 매핑된 단자이다.
제2 배선부(152)는 제1 단자(131)와 제2 단자(111) 사이의 최단 길이를 갖도록 배치된다. 구체적으로, 메모리(110)와 프로세서(130)가 회로 기판을 기준으로 상하 배치되는바, 제2 배선부(152)는 비아 홀로 구현될 수 있다.
이와 같이 본 실시 예에서는 비아 홀을 이용하여 메모리(110)와 프로세서(130) 사이의 신호를 송수신하는 하는바, I/O 신호의 길이를 매우 짧게 할 수 있게 된다.
도 5는 본 발명의 일 실시 예에 따른 디-커플링 커패시터의 연결 관계를 도시한 도면이다.
도 5를 참조하면, 디-커플링 커패시터부(140)는 프로세서(130)의 전원 및 메모리(110)의 전원에 스위칭부(170)를 통하여 공통 연결된다.
스위칭부(170)는 선택적으로 디-커플링 커패시터부(140)의 연결 상태를 가변한다. 구체적으로, 스위칭부(170)는 제1 스위칭부(171) 및 제2 스위칭부(173)로 구성될 수 있다.
제1 스위칭부(171)는 프로세서(130)의 전원과 디-커플링 커패시터부(140) 사이에 배치된다. 구체적으로, 제1 스위칭부(171)는 메모리(110)의 쓰기 동작시에 단락되고, 메모리(110)의 읽기 동작시에 개방된다. 이와 같은 제1 스위칭부(171)의 동작은 프로세서(130)에서 메모리(110)로 전송되는 신호 중 칩 셀렉트 신호를 이용할 수 있다. 여기서 칩 셀렉트 신호는 프로세서(130)에서 메모리(110)에 쓰기 동작을 수행할 때 메모리(110)에 제공되는 신호이다. 따라서, 제1 스위칭부(171)는 칩 셀렉트 신호가 온이면 단락되고, 칩 셀렉트 신호가 오프이면 개방될 수 있다.
제2 스위칭부(173)는 메모리(110)의 전원과 디-커플링 커패시터부(140) 사이에 배치된다. 구체적으로, 제2 스위칭부(173)는 메모리(110)의 읽기 동작시에 단락되고, 메모리(110)의 쓰기 동작시에 개방된다. 이와 같은 제2 스위칭부(171)의 동작은 프로세서(130)에서 메모리(110)로 전송되는 신호 중 칩 셀렉트 신호를 이용할 수 있다. 구체적으로, 제2 스위칭부(171)는 칩 셀렉트 신호가 오프이면 단락되고, 칩 셀렉트 신호가 온이면 개방될 수 있다.
이와 같이 메모리(110)의 읽기 동작시(즉, 칩 셀렉트 신호가 오프인 경우)에 제1 스위칭부(171)는 개방되고, 제2 스위칭부(173)는 단락되는바, 디-커플링 커패시터부(140)는 메모리(110)의 전원과 인접하게 배치되게 되어, 메모리(110)용 디-커플링 커패시터로 동작할 수 있게 된다.
그리고 메모리(110)의 쓰기 동작시(즉, 칩 셀렉트 신호가 온인 경우)에 제1 스위칭부(171)는 오픈되고, 제2 스위칭부(173)는 개방되는바, 디-커플링 커패시터부(140)는 프로세서(130)의 전원과 인접하게 배치되어, 프로세서(130)용 디-커플링 커패시터로 동작할 수 있게 된다.
이와 같이 본 실시 예에 따른 디-커플링 커패시터부(140)는 프로세서(130)의 전원 및 메모리(110)의 전원에 공통 연결된다는 점에서, 즉, 프로세서(130)에 필요한 디-커플링 커패시터와 메모리(110)에 필요한 디-커플링 커패시터를 공유하여 이용한다는 점에서, 시스템에 필요한 디-커플링 커패시터의 개수를 줄일 수 있게 된다.
한편, 종래에는 이와 같은 디-커플링 커패시터를 회로 기판에 배치함에 있어서, 사용될 디-커플링 커패시터의 개수를 전원 임피던스 평가 방식을 이용하여 선정하였다.
구체적으로, PDN(Power Distribution Network)의 S-파라미터를 추출하여 디-커플링 커패시터의 시정수와 개수를 변경해가며, 해당 전원의 전원 임피던스를 비교하여 디-커플링 커패시터의 개수를 선정하였다.
그러나 전원 노이즈는 소모 전류와 임피던스의 곱하기 형태로 발생한다는 점에서, 임피던스에 대한 정보만으로 사용될 디-커플링 커패시터의 개수를 효율적으로 선정하기 어렵다. 즉, 종래의 임피던스만을 이용하는 경우에는 디-커플링 커패시터의 시정수 및 개수를 과다하게 설계할 여지가 높았다.
따라서, 이하에서는 소모 전류 및 임피던스 모두를 고려하여 디-커플링 커패시터의 개수를 최적화할 수 있는 시스템 및 방법에 대해서 도 6 내지 도 14를 참조하여 설명한다.
도 6은 본 발명의 다른 실시 예에 따른 전자 장치의 구성도이다.
도 6을 참조하면, 제2 실시 예에 따른 전자 장치(200)는 통신 인터페이스부(210), 사용자 인터페이스부(220), 저장부(230), 계산부(240) 및 제어부(250)를 포함한다. 여기서 전자 장치(200)는 PC, 노트북, 태블릿 피시 등일 수 있으며, 도 1에 도시한 바와 같은 제1 실시 예에 따른 전자 장치일 수도 있다.
통신 인터페이스부(210)는 전자 장치(200)를 외부 장치(미도시)에 연결하기 위해 형성되고, 근거리 통신망(LAN: Local Area Network) 및 인터넷망을 통해 외부 장치에 접속되는 형태뿐만 아니라, 무선 통신(예를 들어, GSM, UMTS, LTE, WiBRO 등의 무선 통신) 방식에 의해서 접속될 수 있다.
사용자 인터페이스부(220)는 전자 장치(200)에서 지원하는 각종 기능을 사용자가 설정 또는 선택할 수 있는 다수의 기능키를 구비하며, 전자 장치(100)에서 제공하는 각종 정보를 표시할 수 있다. 사용자 인터페이스부(220)는 터치 스크린 등과 같이 입력과 출력이 동시에 구현되는 장치로 구현될 수 있고, 마우스 및 모니터의 결합을 통한 장치로도 구현이 가능하다.
그리고 사용자 인터페이스부(220)는 복수의 회로 소자를 선택받는다. 구체적으로, 사용자 인터페이스부(220)는 사용자의 PCB 회로 설계를 위한 각종 회로 소자를 표시하고, 표시된 회로 소자 중 복수의 회로 소자를 선택받을 수 있다. 이와 같은 회로 소자는 IBIS 모델일 수 있다. 여기서 IBIS(I/O Buffer Information Specification) 모델은 디지털 집적회로의 클럭 속도가 높아지면서, 고주파 신호 때문에 발생하는 인쇄회로기판(PCB) 상의 전송선(Transmission line) 효과, 선로 간섭현상(Crosstalk), 링 현상(Ringing) 등의 바른 신호 무결성 해석을 위해 만들어진 디지털 입출력(I/O) 모델로, 디지털 입출력 핀의 전압-전류(VI), 전압-시간(VT) 정보를 테이블 형태로 제공하며, 패키징 기생성분, 정전기(ESD) 방지회로의 특성을 기술하고 있다.
그리고 사용자 인터페이스부(220)는 선택받는 복수의 회로 소자 각각의 연결 관계를 선택받을 수 있다. 여기서 선택받는 회로 소자는 도 1과 관련하여 설명한 메모리 및 프로세스일 수 있다.
저장부(230)는 전자 장치(200)의 구동을 위한 프로그램을 저장한다. 구체적으로, 저장부(230)는 전자 장치(200)의 구동시 필요한 각종 명령어의 집합인 프로그램을 저장할 수 있다. 이와 같은 저장부(230)는 롬(ROM), 하드 디스크(HDD), SDD 등일 수 있다. 한편, 도 6에는 도시하지 않았지만, 저장부(230)는 전자 장치(200)가 작동하는 동안 제어부(250)가 필요로하는 프로그램 명령어와 자료를 저장하고 있는 램과 같은 저장장치를 포함할 수 있다.
그리고 저장부(230)는 복수의 회로 소자 각각의 입출력 포트에 대한 전류 정보를 저장할 수 있다. 이와 같은 전류 정보는 IBIS 모델에 따른 전류 정보이다. 여기서, 입출력 포트는 회로 소자의 제어 신호, 데이터 신호 및 주소 신호 중 적어도 하나의 신호를 입출력하는 포트일 수 있다.
그리고 저장부(230)는 복수의 회로 소자 각각의 입출력 포트에 대한 S-파라미터를 저장한다. 여기서, S-파라미터는 복수의 회로 소자 각각의 입출력 포트에 대해서 PDN(Power Distribution Network)의 전자기 시뮬레이션(Electro Magnetic Simulation)을 이용하여 추출된 것이다. S-파라미터의 추출 방식은 도 11을 참조하여 후술한다.
계산부(240)는 저장된 S-파라미터를 기초로 디-커플링 커패시터 개수별 임피던스를 계산한다. 이와 같은 계산부(240)의 동작에 대해서는 도 11을 참조하여 후술한다.
그리고 계산부(240)는 계산된 임피던스와 전류 정보(구체적으로, 전류 프로파일(Current Profile))에 기초하여 디-커플링 커패시터 개수별 누적 노이즈 값을 계산한다. 구체적으로, 계산부(240)는 계산된 임피던스와 전류 정보에 기초하여 주파수 대역별 노이즈 값을 계산하고, 계산된 주파수 대역별 노이즈 값을 누적하여 누적 노이즈 값을 계산할 수 있다. 보다 구체적인 누적 노이즈 계산 동작에 대해서는 도 9를 참조하여 후술한다. 한편, 본 실시 예에서는 전류 정보를 누적 노이즈 값을 계산하는 데 바로 이용하는 것으로 설명하였지만, 구현시에는 IBIS 모델에 따른 전류 정보에서 전류 프로파일을 추출하고, 이를 이용하는 형태로도 구현될 수 있다. 이와 같은 추출 동작은 미리 수행되어 저장부(230)에 저장될 수 있으며, 계산부(240)에서 수행될 수 있다. 구체적인 전류 프로파일에 대한 추출 동작에 대해서는 도 8 및 도 9와 관련하여 후술한다.
제어부(250)는 전자 장치(200) 내의 각 구성에 대한 제어를 수행한다. 구체적으로, 턴 온 명령이 입력되어 전원이 공급되면, 내부의 롬(ROM)에 저장된 명령에 따라 저장부(230)에 저장된 O/S를 메모리에 복사하고, O/S를 실행시켜 시스템을 부팅시킨다. 부팅이 완료되면, 제어부(250)는 사용자 인터페이스부(220)를 통하여 사용자 명령에 대응되는 서비스를 수행할 수 있다.
그리고 제어부(250)는 계산된 누적 노이즈 값을 기초로 디커플링 커패시터 개수를 선정한다. 구체적으로, 제어부(250)는 기준 누적 노이즈 값이 10% 초과하지 않는 수준을 갖는 계산된 누적 노이즈 값 중 가장 적은 디-커플링 커패시터 개수를 선정할 수 있다. 여기서 10% 수준은 일 예에 불과하고 이에 한정된 것은 아니다. 여기서 기준 누적 노이즈 값은 충분히 많은 개수의 디-커플링 커패시터가 존재하는 경우의 누적 노이즈 값이다.
그리고 제어부(250)는 선정된 디커플링 커패시터 개수가 표시되도록 사용자 인터페이스부를 제어할 수 있다.
이상과 같이 제2 실시 예에 따른 전자 장치는 IBIS 모델링으로 추출된 전류 정보를 사용하여 전원 노이즈를 분석하여 디-커플링 커패시터의 개수를 선정하는바, 더욱 정확한 전원 노이즈 예측이 가능하며 이에 따라 보다 효율적으로 디-커플링 커패시터의 개수를 선정할 수 있게 된다.
한편, 도 6을 도시하고 설명함에 있어서, 계산부(240)와 제어부(250)가 별도의 구성인 것으로 도시하였지만, 구현시에는 계산부(240)의 기능 및 제어부(250)의 기능을 하나의 구성으로 구현할 수도 있다.
도 7은 본 실시 예에 따른 전원 노이즈 분석 공식을 도시한 도면이다.
도 7을 참조하면, 상술한 바와 같이 전원 노이즈는 소모 전류와 임피던스 곱하기 형태로 발생한다. 따라서, 본 실시 예에서는 누적 전원 노이즈는 IBIS를 이용한 메모리 인터페이스 모델링 정보로부터 얻은 전류 정보와 설계된 PDN의 임피던스를 곱하여 노이즈의 절대값을 구한다. 그리고 구해진 절대값을 각 주파수별로 누적 합을 구하여 누적 노이즈 값을 계산할 수 있다. 그리고 디-커플링 커패시터의 개수를 변경해가면서, 기준 누적 노이즈 수준에 대비해 누적 노이즈가 10% 초과하지 않는 수준으로 디-커플링 커패시터 설계를 완료할 수 있다. 여기서, 기준 노이즈 수준은 충분히 많은 디-커플링 커패시터가 실장된 상태에 기반한다.
도 8 및 도 9는 IBIS를 이용한 메모리 인터페이스의 전류 프로파일 추출 구성 요소를 도시한 도면이다. 구체적으로, 도 8은 메모리 쓰기 모드 시의 전류 프로파일 추출 구성 요소를 도시한 도면이고, 도 9는 메모리 읽기 모드 시의 전류 프로파일 추출 구성 요소를 도시한 도면이다.
메모리 입출력 포트의 전류 프로파일은 도 8 및 도 9와 같은 IBIS를 이용한 모델링의 시뮬레이션을 통하여 추출이 가능하다. 메모리 입출력 포트는 여러 개의 제어 신호, 데이터 신호 및 주소 신호로 이루어 지나, 분석의 편리성을 위하여 대표적인 제어 신호와 각 한 개의 데이터 신호 및 주소 신호로 모델링 구성할 수 있다. 즉, Differential Clock, Differential DQS, Data(0), Address(0), Termination Resistor 등으로 구성하여 메모리 인터페이스 전원의 전류 정보를 얻을 수 있다. 각각의 IBIS 모델은 PCB 상에서 라우팅되어 있으므로, PCB 상에서 해당 네트워크의 S-파라미터를 추출하여 연결해줄 수 있다. 또한, 메모리 읽기 모드 시와 쓰기 모드시에 대해 버퍼들을 도 8 및 도 9에 도시한 바와 같이 각각 RX와 TX를 설정하여 구성할 수 있다. 그리고 각각의 클럭(Clock)의 입력 신호는 실제 IC의 타이밍을 고려하여 동작 주파수를 비트 스트림(bit stream) 형태로 입력할 수 있다.
이와 같은 과정에 의하여 시간 영역 및 주파수 영역에서의 전류 프로파일을 얻을 수 있다. 이를 통해 생성된 전류 프로파일은 도 10의 좌측 영역에 도시되어 있다.
한편, 이와 같은 클럭 입력에 의하여 각 신호는 낮은 주파수의 하모닉(Harmonic) 신호를 자연적으로 발생시키게 된다. 예를 들어, 하나의 DQS에 동기되어 동작하는 DQ 신호가 8비트라고 가정할 때, 메모리 동작 주파수의 1/8의 배수에 해당하는 저주파수 하모닉스가 발생한다. 따라서, 최악의 케이스(Worst case)를 가정하여 기준 신호와 같은 크기의 저주파들이 존재한다는 가정으로 전류에 해당 주파수 성분을 기존 모델에 추가하여 보상할 수 있다. 이와 같은 가정을 반영하여 저주파수 모델링을 추가하면 전류 프로파일의 파형은 도 10과 같이 변화하게 된다.
따라서, 본 실시 예서는 자연적으로 발생되는 저주파수 하모닉스를 고려한 전류 프로파일을 얻을 수 있게 된다.
도 10은 저주파수 모델을 추가한 전류 시간/주파수 영역의 파형을 도시한 도면이다. 구체적으로, 도 10의 좌측은 저주파수 모델이 추가되기 전의 전류 시간/주파수 영역의 파형이고, 도 10의 우측은 저주파수 모델이 추가된 경우의 전류 시간/주파수 영역의 파형이다.
도 10을 참조하면, 저주파수 모델링이 추가되면, 주파수 영역에서의 전류 프로파일 및 시간 영역에서의 전류 프로파일이 변경되는 것을 확인할 수 있다. 이와 같이 본 실시 예에서는 저주파수 하모닉스를 고려하여 전류 프로파일을 추출하는바 더욱 정확하게 전원 노이즈를 분석할 수 있다.
도 11은 PDN과 디-커플링 커패시터가 결합한 회로 시뮬레이션 모델링을 도시한 도면이다.
PCB 상의 메모리 입출력 관련 PDN의 S-파라미터를 EM(ElectroMagnetic) Simulation 통해 추출할 수 있다. 이때, S-파라미터의 포트는 VRM(Voltage Regulator Model)와 컨트롤러 IC 다이(Die)의 볼, 각 DDR 메모리의 볼, 각 디-커플링 커패시터의 위치에 설정한다. 추출된 S-파라미터를 도 11과 같이 회로 시뮬레이터(Circuit Simulator)에서 불러와 디-커플링 커패시터 모델과 결합하여 PDN의 S-파라미터의 추출을 완성할 수 있다. 여기서 디-커플링 커패시터를 설정된 포트에 연결하거나 삭제함으로써 디-커플링 커패시터의 개수를 조정할 수 있다.
이와 같이 도 10에서 추출된 전류 프로파일 및 도 11에서 추출된 S-파라미터를 도 7에 도시된 바와 같은 수학식을 이용하여 누적 노이즈를 계산할 수 있다. 구체적으로, 디-커플링 커패시터의 시정수 및 개수의 적정성은 IBIS 모델링을 통해 입수된 전류 정보를 임피던스와 곱하여 절대값을 취하고, 이를 주파수별 누적합으로 나타내어 비교할 수 있다.
한편, IBIS 모델링 시에 전체의 제어 신호와 데이터 및 주소 신호를 고려한 것이 아니기 때문에 전류와 임피던스의 곱으로 구해진 결과를 절대적인 기준으로 삼을 수는 없으나, 이를 주파수별로 누적하여 해당 주파수까지만의 노이즈 성분을 고려한 누적합을 상대적인 판단의 기준으로 삼을 수 있다. 이와 같은 계산으로 산출된 누적 합은 도 12와 같다.
한편, 이상에서는 간이한 설명 및 간이한 테스트를 위하여 IBIS 모델링 시에 일부 제어 신호 등을 이용하는 것으로 설명하였지만, 구현시에는 IBIS 모델링 시에 전체 제어 신호, 데이터 신호 및 주소 신호를 이용하는 형태로도 구현될 수 있다.
도 12는 누적 노이즈의 예를 도시한 도면이다.
도 12를 참조하면, 메모리의 쓰기 모드/읽기 모드시의 노이즈 누적합이 도시되어 있다. 구체적으로, 메모리의 쓰기 모드는 데이터와 클럭이 프로세서에서 메모리 쪽으로 향하기 때문에 도 12a와 같이 프로세서에서의 노이즈로 판단하고, 메모리의 읽기 모드에서는 데이터와 클럭, 주소를 서로 주고 받기 때문에 도 12b, 12c와 같이 메모리와 프로세서 양쪽에서의 노이즈를 관찰한다.
한편, 디-커플링 커패시터의 시정수와 개수가 변함에 따라 임피던스가 변하게 되며, 도 12를 참조하면 디-커플링의 개수를 줄수록 노이즈 누적합은 증가함을 확인할 수 있다. 따라서, 복수의 디-커플링의 개수별 노이즈 누적합을 산출하고, 이를 기초로 기준 누적 노이즈를 10% 초과하지 않는 누적 노이즈 값 이내로 도달하는 디-커플링 커패시터의 시정수와 개수를 결정할 수 있다. 여기서 기준 누적 노이즈 수준은 PCB 설계상에서 최대 실장 가능한 디-커플링 커패시터가 배치된 경우의 누적 노이즈이다.
여기서 기준으로 판단하게 되는 주파수는 대략 5GHz를 기준으로 삼을 수 있다. 이는 PCB 상에 실장되는 디-커플링 커패시터가 임피던스에 영향을 줄 수 있는 주파수 대역이 대략 1GHz 미만이고, IC 패키지 내의 성분은 수 GHz 대역이며, 그 이후부터 노이즈의 누적합은 선형적으로 변화함으로, 대략 5GHz 까지의 누적합을 비교하는 것이 효율적이다.
도 13은 본 실시 예에 따른 디-커플링 커패시터 최적화 방법을 설명하기 위한 흐름도이다.
선택된 복수의 회로 소자 각각의 입출력 포트에 대한 전류 정보 및 선택된 복수의 회로 소자 각각의 입출력 포트에 대한 S-파라미터를 추출한다(S1310). 구체적인 전류 정보의 추출 방법에 대해서는 도 8 내지 도 10과 관련하여 설명하였으며, S-파라미터의 추출 방법에 대해서는 도 11과 관련하여 앞서 설명하였는바 중복 설명은 생략한다.
그리고 추출된 S-파라미터를 기초로 디-커플링 커패시터 개수별 임피던스를 계산하고, 계산된 임피던스와 추출된 전류 정보에 기초하여 디-커플링 커패시터 개수별 누적 노이즈 값을 계산한다(S1320). 구체적으로, 계산된 임피던스와 전류 정보에 기초하여 주파수 대역별 노이즈 값을 계산하고, 계산된 주파수 대역별 노이즈 값을 누적하여 누적 노이즈 값을 계산할 수 있다.
그리고 계산된 누적 노이즈 값을 기초로 디-커플링 커패시터 개수를 선정한다(S1330). 구체적으로, 기준 누적 노이즈 값의 10% 초과 수준을 갖는 계산된 누적 노이즈 값 중 가장 적은 디-커플링 커패시터 개수를 선정할 수 있다. 여기서 10% 수준은 일 예에 불과하고 이에 한정된 것은 아니다.
도 14는 도 13의 최적화 방법을 구체적으로 설명하기 위한 흐름도이다.
도 14를 참조하면, 먼저 PCB를 설계한다(S1410). 구체적으로, 도 2에 도시된 바와 같은 형태로 PCB를 설계할 수 있다.
그리고 설계된 PCB 상에서 S-파라미터를 추출한다(S1420). 구체적으로, 추출된 S-파라미터를 도 11과 같이 회로 시뮬레이터(Circuit Simulator)에서 불러와 디-커플링 커패시터 모델과 결합하여 PDN의 S-파라미터의 추출을 완성할 수 있다.
그리고 적용될 디-커플링 커패시터의 개수를 결정한다(S1430). 구체적으로, 디-커플링 커패시터를 설정된 포트에 연결하거나 삭제함으로써 디-커플링 커패시터의 개수를 조정할 수 있다.
그리고 메모리의 입/출력 포트를 모델링하고(S1440), 메모리의 입/출력 포트의 전류 정보를 추출한다(S1450). 이와 같은 동작에 대해서는 도 8 및 도 9와 관련하여 앞서 설명하였는바, 중복 설명은 생략한다.
그리고 추출된 임피던스 정보와 전류 정보를 이용하여 누적 노이즈 값을 산출한다(S1460), 구체적으로, 도 10에서 추출된 전류 프로파일 및 도 11에서 추출된 S-파라미터를 도 7에 도시된 바와 같은 수학식을 이용하여 누적 노이즈를 계산할 수 있다.
산출된 누적 노이즈 값이 기준 누적 노이즈 값의 10% 초과하는 수준을 갖는지 비교하고(S1470). 산출된 누적 노이즈 값이 기준 누적 노이즈 값의 10% 초과하면 재차 디-커플링 커패시터의 개수를 조정하여 상술한 바와 같은 동작을 반복한다.
이상과 같이 디-커플링 커패시터의 최적화 방법은 IBIS 모델링으로 추출된 전류 정보를 사용하여 전원 노이즈를 분석하여 디-커플링 커패시터의 개수를 선정하는바, 더욱 정확한 전원 노이즈 예측이 가능하며 이에 따라 보다 효율적으로 디-커플링 커패시터의 개수를 선정할 수 있게 된다. 도 13 및 도 14와 같은 최적화 방법은 도 6의 구성을 가지는 전자 장치상에서 실행될 수 있으며, 그 밖의 구성을 가지는 전자 장치상에서도 실행될 수 있다.
또한, 상술한 바와 같은 디-커플링 커패시터의 최적화 방법은 컴퓨터에서 실행될 수 있는 실행가능한 알고리즘을 포함하는 프로그램으로 구현될 수 있고, 상기 프로그램은 비일시적 판독 가능 매체(non-transitory computer readable medium)에 저장되어 제공될 수 있다.
비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시할 수 있는 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
100: 전자 장치 110: 메모리
120: 회로 기판 130: 프로세서
200: 전자 장치 210: 통신 인터페이스부
220: 사용자 인터페이스부 230: 저장부
240: 계산부 250: 제어부

Claims (20)

  1. 전자 장치에 있어서,
    회로 기판;
    상기 회로 기판의 상부 면에 배치되는 프로세서;
    상기 회로 기판의 하부 면에 배치되는 메모리; 및
    상기 프로세서의 전원과 상기 메모리의 전원에 공통 연결되는 디-커플링 커패시터부;를 포함하고,
    상기 프로세서가 배치되는 회로 기판의 하부 영역과 상기 메모리의 배치 영역은 상호 중첩되는 전자 장치.
  2. 제1항에 있어서,
    상기 프로세서는 상기 메모리에 신호를 송수신하는 복수의 제1 단자를 포함하고,
    상기 메모리는 상기 프로세서에 신호를 송수신하는 복수의 제2 단자를 포함하고,
    상기 복수의 제1 단자 중 적어도 하나의 제1 단자는 상기 회로 기판의 비아 홀(via hole)을 통하여 상기 복수의 제2 단자 중 적어도 하나에 연결되는 것을 특징으로 하는 전자 장치.
  3. 제2항에 있어서,
    상기 복수의 제1 단자는 상기 회로 기판의 상부 면에 배치되고,
    상기 복수의 제2 단자는 상기 복수의 제1 단자에 대응되게 상기 회로 기판의 하부 면에 배치되는 것을 특징으로 하는 전자 장치.
  4. 제2항에 있어서,
    상기 복수의 제1 단자 및 상기 복수의 제2 단자를 통해 송수신되는 신호는 데이터 신호, 제어 신호 및 클럭 신호 중 적어도 하나인 것을 특징으로 하는 전자 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 프로세서의 전원과 상기 디-커플링 커패시터부 사이에 배치되는 제1 스위칭부; 및
    상기 메모리의 전원과 상기 디-커플링 커패시터부 사이에 배치되는 제2 스위칭부;를 더 포함하고,
    상기 프로세서는,
    상기 메모리의 쓰기 동작시에 상기 제1 스위칭부를 단락하고, 상기 제2 스위칭부를 개방하며,
    상기 메모리의 읽기 동작시에 상기 제1 스위칭부를 개방하고, 상기 제2 스위칭부를 단락하는 것을 특징으로 하는 전자 장치.
  7. 제 6항에 있어서,
    상기 프로세서는 상기 메모리에 칩 셀렉트 신호를 송신하고,
    상기 제1 스위칭부는 상기 칩 셀렉트 신호가 온이면 단락되고, 상기 칩 셀렉트 신호가 오프이면 개방되며,
    상기 제2 스위칭부는, 상기 칩 셀렉트 신호가 온이면 개방되고, 상기 칩 셀렉트 신호가 오프이면 단락되는 것을 특징으로 하는 전자 장치.
  8. 제1항에 있어서,
    상기 디-커플링 커패시터부는,
    병렬 연결된 복수의 디-커플링 커패시터를 포함하는 것을 특징으로 하는 전자 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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