JP2001189419A - ３次元半導体集積回路装置の製造方法 - Google Patents
３次元半導体集積回路装置の製造方法Info
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Abstract
(57)【要約】
【課題】支持基板の着脱工程が不要で製造工程を大幅に
簡略化することができ、簡素かつ容易な工程により半導
体基板の多層積層を可能にする。信頼性の高い絶縁膜で
囲まれた埋め込み配線を形成する。 【解決手段】支持基板等を用いることなく、表層に第１
の集積回路が形成された第１の半導体基板２０と、表層
に第２の集積回路が形成された第２の半導体基板３０と
を、第１の集積回路と第２の集積回路とが電気的に接続
されるように、集積回路面同士を対向させて直接接着す
る。第１の半導体基板２０と第２の半導体基板３０とを
接着した後、第２の半導体基板３０の裏面側を研磨し、
第２の半導体基板３０に一端が第１の集積回路及び前記
第２の集積回路の少なくとも一方に電気的に接続され第
２の半導体基板３０の裏面側に他端が露出した埋め込み
配線４８を形成し、表層に第３の集積回路が形成された
第３の半導体基板４０の集積回路面を該第３の集積回路
が前記埋め込み配線４８の露出部に電気的に接続される
ように第２の半導体基板３０の裏面側に接着する。
簡略化することができ、簡素かつ容易な工程により半導
体基板の多層積層を可能にする。信頼性の高い絶縁膜で
囲まれた埋め込み配線を形成する。 【解決手段】支持基板等を用いることなく、表層に第１
の集積回路が形成された第１の半導体基板２０と、表層
に第２の集積回路が形成された第２の半導体基板３０と
を、第１の集積回路と第２の集積回路とが電気的に接続
されるように、集積回路面同士を対向させて直接接着す
る。第１の半導体基板２０と第２の半導体基板３０とを
接着した後、第２の半導体基板３０の裏面側を研磨し、
第２の半導体基板３０に一端が第１の集積回路及び前記
第２の集積回路の少なくとも一方に電気的に接続され第
２の半導体基板３０の裏面側に他端が露出した埋め込み
配線４８を形成し、表層に第３の集積回路が形成された
第３の半導体基板４０の集積回路面を該第３の集積回路
が前記埋め込み配線４８の露出部に電気的に接続される
ように第２の半導体基板３０の裏面側に接着する。
Description
【０００１】
【発明の属する技術分野】本発明は、３次元半導体集積
回路装置の製造方法に関する。
回路装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置の高集積化・
高密度化等の目的から、複数の回路機能ブロックを立体
的に集積した３次元半導体集積回路装置の開発が進めら
れている。３次元半導体集積回路装置は、当初はレ−ザ
再結晶化等によるＳＯＩ（Silicon On Insulator）技術
を利用して、ＳＯＩ基板形成とＳＯＩ基板への半導体装
置の形成を繰り返すモノリシック法によりその製造が検
討されてきたが、ＳＯＩを多層に積層するには、結晶性
の確保が難しい、製造時間が長い等の問題があった。
高密度化等の目的から、複数の回路機能ブロックを立体
的に集積した３次元半導体集積回路装置の開発が進めら
れている。３次元半導体集積回路装置は、当初はレ−ザ
再結晶化等によるＳＯＩ（Silicon On Insulator）技術
を利用して、ＳＯＩ基板形成とＳＯＩ基板への半導体装
置の形成を繰り返すモノリシック法によりその製造が検
討されてきたが、ＳＯＩを多層に積層するには、結晶性
の確保が難しい、製造時間が長い等の問題があった。
【０００３】このため、半導体装置または半導体集積回
路装置が予め作製された単結晶半導体基板を貼り合わせ
る、貼り合わせ技術による３次元半導体集積回路装置の
製造が種々検討されている。
路装置が予め作製された単結晶半導体基板を貼り合わせ
る、貼り合わせ技術による３次元半導体集積回路装置の
製造が種々検討されている。
【０００４】月刊セミコンダクターワールド（林善宏
等、１９９０年９月号ｐ５８〜６４）には、貼り合わせ
技術の一種として、研磨により薄膜化した半導体基板を
貼り合わせるＣＵＢＩＣ技術が提案されている。ＣＵＢ
ＩＣ技術では、まずシリコン基板上に半導体素子が形成
された第１の半導体基板を支持基板に接着した後、余分
なシリコン基板をポリッシングして薄膜化する。次に、
埋め込み配線、裏面配線、バンプ／プールからなるコン
タクト部材等のデバイスの縦方向の接続に必要な配線を
形成し、第１の半導体基板とシリコン基板上に半導体素
子の形成された第２の半導体基板とを貼り合わせる。最
後に、支持基板を取り外して多層構造の半導体装置が完
成する。
等、１９９０年９月号ｐ５８〜６４）には、貼り合わせ
技術の一種として、研磨により薄膜化した半導体基板を
貼り合わせるＣＵＢＩＣ技術が提案されている。ＣＵＢ
ＩＣ技術では、まずシリコン基板上に半導体素子が形成
された第１の半導体基板を支持基板に接着した後、余分
なシリコン基板をポリッシングして薄膜化する。次に、
埋め込み配線、裏面配線、バンプ／プールからなるコン
タクト部材等のデバイスの縦方向の接続に必要な配線を
形成し、第１の半導体基板とシリコン基板上に半導体素
子の形成された第２の半導体基板とを貼り合わせる。最
後に、支持基板を取り外して多層構造の半導体装置が完
成する。
【０００５】また、特開平６−２６０５９４号公報に
は、貼り合わせ技術により形成された３次元半導体集積
回路装置が開示されている。シリコン基板上に半導体素
子が形成された第１の半導体基板を支持基板に接着した
後、余分なシリコン基板をポリッシングして薄膜化する
のはＣＵＢＩＣ技術と同様であるが、第１の半導体基板
に予め埋め込み配線を形成するための深溝が設けられて
いる点、及び第１の半導体基板とシリコン基板上に半導
体素子の形成された第２の半導体基板とを貼り合わせ、
貼り合わせ後に支持基板を取り除き埋め込み配線を形成
する点で、ＣＵＢＩＣ技術とは異なっている。
は、貼り合わせ技術により形成された３次元半導体集積
回路装置が開示されている。シリコン基板上に半導体素
子が形成された第１の半導体基板を支持基板に接着した
後、余分なシリコン基板をポリッシングして薄膜化する
のはＣＵＢＩＣ技術と同様であるが、第１の半導体基板
に予め埋め込み配線を形成するための深溝が設けられて
いる点、及び第１の半導体基板とシリコン基板上に半導
体素子の形成された第２の半導体基板とを貼り合わせ、
貼り合わせ後に支持基板を取り除き埋め込み配線を形成
する点で、ＣＵＢＩＣ技術とは異なっている。
【０００６】
【発明が解決しようとする課題】しかしながら、いずれ
の製造方法も、第１の半導体基板を支持基板に貼り合わ
せ、研磨した後に支持基板から剥離する工程を含んでお
り、製造工程が煩雑であるという問題があった。
の製造方法も、第１の半導体基板を支持基板に貼り合わ
せ、研磨した後に支持基板から剥離する工程を含んでお
り、製造工程が煩雑であるという問題があった。
【０００７】また、ＣＵＢＩＣ技術では、余分なシリコ
ン基板をポリッシングして薄膜化した後に支持基板を取
り除くため、支持基板を取り除く際に半導体基板上に形
成された集積回路が破損する、という問題があった。
ン基板をポリッシングして薄膜化した後に支持基板を取
り除くため、支持基板を取り除く際に半導体基板上に形
成された集積回路が破損する、という問題があった。
【０００８】また、特開平６−２６０５９４号公報に開
示の技術では、埋め込み配線を形成するための深溝が予
め設けられた第１の半導体基板を支持基板に接着するた
め、深溝に入り込んだ接着剤の除去が困難である、とい
う問題や、第１の半導体基板と第２の半導体基板とを接
着した後に深溝の側壁を酸化して絶縁膜を形成するた
め、接着剤の耐熱温度以上に酸化温度を上げることがで
きず、信頼性のある絶縁膜を形成することができないと
いう問題があった。
示の技術では、埋め込み配線を形成するための深溝が予
め設けられた第１の半導体基板を支持基板に接着するた
め、深溝に入り込んだ接着剤の除去が困難である、とい
う問題や、第１の半導体基板と第２の半導体基板とを接
着した後に深溝の側壁を酸化して絶縁膜を形成するた
め、接着剤の耐熱温度以上に酸化温度を上げることがで
きず、信頼性のある絶縁膜を形成することができないと
いう問題があった。
【０００９】従って、本発明の目的は、支持基板の着脱
工程が不要で製造工程を大幅に簡略化することができ、
簡素かつ容易な工程により半導体基板の多層積層が可能
である３次元半導体集積回路装置の製造方法を提供する
ことにある。また、本発明の他の目的は、信頼性の高い
絶縁膜で囲まれた埋め込み配線を形成することができる
３次元半導体集積回路装置の製造方法を提供することに
ある。
工程が不要で製造工程を大幅に簡略化することができ、
簡素かつ容易な工程により半導体基板の多層積層が可能
である３次元半導体集積回路装置の製造方法を提供する
ことにある。また、本発明の他の目的は、信頼性の高い
絶縁膜で囲まれた埋め込み配線を形成することができる
３次元半導体集積回路装置の製造方法を提供することに
ある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の３次元半導体集積回路装置の製造方法は、
表層に第１の集積回路が形成された第１の半導体基板
と、表層に第２の集積回路が形成された半導体基板と
を、第１の集積回路と第２の集積回路とが電気的に接続
されるように、集積回路面同士を対向させて接着し、第
２の半導体基板の裏面側を研磨し、第２の半導体基板
に、一端が前記第１の集積回路及び前記第２の集積回路
の少なくとも一方に電気的に接続され、第２の半導体基
板の裏面側に他端が露出した埋め込み配線を形成し、表
層に第３の集積回路が形成された第３の半導体基板の集
積回路面を、該第３の集積回路が前記埋め込み配線の露
出部に電気的に接続されるように、前記第２の半導体基
板の裏面側に接着して、３次元半導体集積回路装置を製
造することを特徴とする。
に、本発明の３次元半導体集積回路装置の製造方法は、
表層に第１の集積回路が形成された第１の半導体基板
と、表層に第２の集積回路が形成された半導体基板と
を、第１の集積回路と第２の集積回路とが電気的に接続
されるように、集積回路面同士を対向させて接着し、第
２の半導体基板の裏面側を研磨し、第２の半導体基板
に、一端が前記第１の集積回路及び前記第２の集積回路
の少なくとも一方に電気的に接続され、第２の半導体基
板の裏面側に他端が露出した埋め込み配線を形成し、表
層に第３の集積回路が形成された第３の半導体基板の集
積回路面を、該第３の集積回路が前記埋め込み配線の露
出部に電気的に接続されるように、前記第２の半導体基
板の裏面側に接着して、３次元半導体集積回路装置を製
造することを特徴とする。
【００１１】本発明の３次元半導体集積回路装置の製造
方法は、支持基板等を用いることなく、表層に第１の集
積回路が形成された第１の半導体基板と、表層に第２の
集積回路が形成された半導体基板とを、第１の集積回路
と第２の集積回路とが電気的に接続されるように、集積
回路面同士を対向させて直接接着するため、支持基板へ
の接着工程、および支持基板からの除去工程が不要であ
り、製造工程を大幅に簡略化することができる。また、
埋め込み配線が基板を貫通するように形成されるため、
基板厚さをある程度厚くすることができる。
方法は、支持基板等を用いることなく、表層に第１の集
積回路が形成された第１の半導体基板と、表層に第２の
集積回路が形成された半導体基板とを、第１の集積回路
と第２の集積回路とが電気的に接続されるように、集積
回路面同士を対向させて直接接着するため、支持基板へ
の接着工程、および支持基板からの除去工程が不要であ
り、製造工程を大幅に簡略化することができる。また、
埋め込み配線が基板を貫通するように形成されるため、
基板厚さをある程度厚くすることができる。
【００１２】また、本発明では、第１の半導体基板と第
２の半導体基板とを接着した後、第２の半導体基板の裏
面側を研磨し、第２の半導体基板に、一端が前記第１の
集積回路及び前記第２の集積回路の少なくとも一方に電
気的に接続され第２の半導体基板の裏面側に他端が露出
した埋め込み配線を形成し、表層に第３の集積回路が形
成された第３の半導体基板の集積回路面を該第３の集積
回路が前記埋め込み配線の露出部に電気的に接続される
ように前記第２の半導体基板の裏面側に接着する、接
着、研磨、及び埋め込み配線の形成という簡素かつ容易
な工程により、３次元半導体集積回路装置を製造するこ
とができる。
２の半導体基板とを接着した後、第２の半導体基板の裏
面側を研磨し、第２の半導体基板に、一端が前記第１の
集積回路及び前記第２の集積回路の少なくとも一方に電
気的に接続され第２の半導体基板の裏面側に他端が露出
した埋め込み配線を形成し、表層に第３の集積回路が形
成された第３の半導体基板の集積回路面を該第３の集積
回路が前記埋め込み配線の露出部に電気的に接続される
ように前記第２の半導体基板の裏面側に接着する、接
着、研磨、及び埋め込み配線の形成という簡素かつ容易
な工程により、３次元半導体集積回路装置を製造するこ
とができる。
【００１３】なお、第３の半導体基板の裏面側をさらに
研磨し、第３の半導体基板に、一端が前記第１の集積回
路、前記第２の集積回路、及び前記第３の集積回路の少
なくとも１つに電気的に接続され第３の半導体基板の裏
面側に他端が露出した埋め込み配線を形成し、表層に第
４の集積回路が形成された第４の半導体基板の集積回路
面を、該第４の集積回路が前記埋め込み配線の露出部に
電気的に接続されるように前記第３の半導体基板の裏面
側に接着すれば、４層構成の３次元半導体集積回路装置
を製造することができ、上記の工程を繰り返すことによ
って５層以上の３次元半導体集積回路装置を製造するこ
とができる。
研磨し、第３の半導体基板に、一端が前記第１の集積回
路、前記第２の集積回路、及び前記第３の集積回路の少
なくとも１つに電気的に接続され第３の半導体基板の裏
面側に他端が露出した埋め込み配線を形成し、表層に第
４の集積回路が形成された第４の半導体基板の集積回路
面を、該第４の集積回路が前記埋め込み配線の露出部に
電気的に接続されるように前記第３の半導体基板の裏面
側に接着すれば、４層構成の３次元半導体集積回路装置
を製造することができ、上記の工程を繰り返すことによ
って５層以上の３次元半導体集積回路装置を製造するこ
とができる。
【００１４】第２の半導体基板が二酸化ケイ素からなる
絶縁層を内部に含むシリコン基板であり、第２の半導体
基板の裏面側を該絶縁層まで研磨することが好ましい。
半導体基板としてニ酸化ケイ素からなる絶縁層を内部に
含むシリコン基板を用いると、ニ酸化ケイ素はシリコン
に比べて硬度が高いため研磨されにくく、絶縁層の手前
で研磨を止めることが容易になる。
絶縁層を内部に含むシリコン基板であり、第２の半導体
基板の裏面側を該絶縁層まで研磨することが好ましい。
半導体基板としてニ酸化ケイ素からなる絶縁層を内部に
含むシリコン基板を用いると、ニ酸化ケイ素はシリコン
に比べて硬度が高いため研磨されにくく、絶縁層の手前
で研磨を止めることが容易になる。
【００１５】また、第２の半導体基板に設けられた絶縁
領域を貫通するように前記埋め込み配線を形成すること
が好ましい。第２の半導体基板に設けられた絶縁領域を
貫通するように前記埋め込み配線を形成すると、埋め込
み配線の周囲には絶縁領域が存在するため、別途、絶縁
膜を形成する必要がない。
領域を貫通するように前記埋め込み配線を形成すること
が好ましい。第２の半導体基板に設けられた絶縁領域を
貫通するように前記埋め込み配線を形成すると、埋め込
み配線の周囲には絶縁領域が存在するため、別途、絶縁
膜を形成する必要がない。
【００１６】
【発明の実施の形態】以下、本発明の３次元半導体集積
回路装置の製造方法を、図面を参照しつつ具体的に説明
する。図１〜図５は、３次元半導体集積回路装置１０の
製造工程を示す断面図である。
回路装置の製造方法を、図面を参照しつつ具体的に説明
する。図１〜図５は、３次元半導体集積回路装置１０の
製造工程を示す断面図である。
【００１７】まず、図２に示すように、シリコン基板２
１に集積回路が形成された第１の半導体基板２０と、Ｓ
ＯＩ基板に集積回路が形成された第２の半導体基板３０
とを、集積回路面同士が対向するように接着する。
１に集積回路が形成された第１の半導体基板２０と、Ｓ
ＯＩ基板に集積回路が形成された第２の半導体基板３０
とを、集積回路面同士が対向するように接着する。
【００１８】第１の半導体基板２０を作製するために
は、基板上に絶縁膜３２により絶縁されたゲート２４、
ソース２６、及びドレイン２８からなる複数のＭＯＳＦ
ＥＴ２２（本実施の形態では２つのＭＯＳＦＥＴを図示
する）が形成され、隣接するＭＯＳＦＥＴ２２がニ酸化
ケイ素からなる素子分離膜３６で分離されたシリコン基
板２１を用意する。なお、ゲート２４、ソース２６、及
びドレイン２８上の絶縁膜３２には、電極引き出し用の
コンタクトホールがそれぞれ設けられている。
は、基板上に絶縁膜３２により絶縁されたゲート２４、
ソース２６、及びドレイン２８からなる複数のＭＯＳＦ
ＥＴ２２（本実施の形態では２つのＭＯＳＦＥＴを図示
する）が形成され、隣接するＭＯＳＦＥＴ２２がニ酸化
ケイ素からなる素子分離膜３６で分離されたシリコン基
板２１を用意する。なお、ゲート２４、ソース２６、及
びドレイン２８上の絶縁膜３２には、電極引き出し用の
コンタクトホールがそれぞれ設けられている。
【００１９】ＭＯＳＦＥＴ２２が形成されたシリコン基
板２１上に、スパッタリングにより配線となるアルミニ
ウム膜を形成し、コンタクトホールを埋める。フォトリ
ソグラフィーによりアルミニウム膜を加工して、所定の
パターンに整形されたアルミニウム配線３４を形成す
る。これによって、第１の半導体基板２０の表層に第１
の集積回路が形成される。
板２１上に、スパッタリングにより配線となるアルミニ
ウム膜を形成し、コンタクトホールを埋める。フォトリ
ソグラフィーによりアルミニウム膜を加工して、所定の
パターンに整形されたアルミニウム配線３４を形成す
る。これによって、第１の半導体基板２０の表層に第１
の集積回路が形成される。
【００２０】形成された第１の集積回路上に、ニ酸化ケ
イ素からなる絶縁膜３８Ａを堆積させて第１の集積回路
を被覆し、第１の半導体基板２０の集積回路面側の表面
を平坦化する。絶縁膜３８Ａに開口を設け、絶縁膜３８
で覆われたアルミニウム配線３４の一部を延長して表面
に露出させる。最後に、露出したアルミニウム配線３４
と接触するように、集積回路面側の表面に、レジストマ
スクを用いたリフトオフにより、例えば金とインジウム
との合金、またはインジウム等の金属からなるマイクロ
バンプ４２Ａを形成して、第１の半導体基板２０を得
る。なお、本実施の形態では絶縁膜３８Ａの材料にはニ
酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミ
ド等の絶縁性有機材料を用いてもよい。
イ素からなる絶縁膜３８Ａを堆積させて第１の集積回路
を被覆し、第１の半導体基板２０の集積回路面側の表面
を平坦化する。絶縁膜３８Ａに開口を設け、絶縁膜３８
で覆われたアルミニウム配線３４の一部を延長して表面
に露出させる。最後に、露出したアルミニウム配線３４
と接触するように、集積回路面側の表面に、レジストマ
スクを用いたリフトオフにより、例えば金とインジウム
との合金、またはインジウム等の金属からなるマイクロ
バンプ４２Ａを形成して、第１の半導体基板２０を得
る。なお、本実施の形態では絶縁膜３８Ａの材料にはニ
酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミ
ド等の絶縁性有機材料を用いてもよい。
【００２１】第２の半導体基板３０を作製するために、
ニ酸化ケイ素からなる絶縁層４４が内部に形成されたＳ
ＯＩ基板を用いて、基板上に絶縁膜３２により絶縁され
たゲート２４、ソース２６、及びドレイン２８からなる
複数のＭＯＳＦＥＴ２２（本実施の形態では２つのＭＯ
ＳＦＥＴを図示する）が形成され、隣接するＭＯＳＦＥ
Ｔ２２がニ酸化ケイ素からなる素子分離膜３６で分離さ
れたシリコン基板３１を用意する。なお、ゲート２４、
ソース２６、及びドレイン２８上の絶縁膜３２には、電
極引き出し用のコンタクトホールがそれぞれ設けられて
いる。
ニ酸化ケイ素からなる絶縁層４４が内部に形成されたＳ
ＯＩ基板を用いて、基板上に絶縁膜３２により絶縁され
たゲート２４、ソース２６、及びドレイン２８からなる
複数のＭＯＳＦＥＴ２２（本実施の形態では２つのＭＯ
ＳＦＥＴを図示する）が形成され、隣接するＭＯＳＦＥ
Ｔ２２がニ酸化ケイ素からなる素子分離膜３６で分離さ
れたシリコン基板３１を用意する。なお、ゲート２４、
ソース２６、及びドレイン２８上の絶縁膜３２には、電
極引き出し用のコンタクトホールがそれぞれ設けられて
いる。
【００２２】ＭＯＳＦＥＴ２２が形成されたシリコン基
板３１上に、スパッタリングにより配線となるアルミニ
ウム膜を形成し、コンタクトホールを埋める。フォトリ
ソグラフィーによりアルミニウム膜を加工して、所定の
パターンに整形されたアルミニウム配線３４を形成す
る。これによって、第２の半導体基板３０の表層に第２
の集積回路が形成される。
板３１上に、スパッタリングにより配線となるアルミニ
ウム膜を形成し、コンタクトホールを埋める。フォトリ
ソグラフィーによりアルミニウム膜を加工して、所定の
パターンに整形されたアルミニウム配線３４を形成す
る。これによって、第２の半導体基板３０の表層に第２
の集積回路が形成される。
【００２３】形成された第２の集積回路上に、ニ酸化ケ
イ素からなる絶縁膜３８Ｂを堆積させて第２の集積回路
を被覆し、第２の半導体基板３０の集積回路面側の表面
を平坦化する。レジストマスクを用いて、絶縁膜３８Ｂ
に反応性イオンエッチングにより開口を設け、絶縁膜３
８で覆われたアルミニウム配線３４の一部を延長して表
面に露出させる。最後に、露出したアルミニウム配線３
４と接触するように、集積回路面側の表面に、レジスト
マスクを用いたリフトオフにより、例えば金とインジウ
ムとの合金、またはインジウム等の金属からなるマイク
ロバンプ４２Ｂを形成して、第２の半導体基板３０を得
る。なお、本実施の形態では絶縁膜３８Ｂの材料にはニ
酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミ
ド等の絶縁性有機材料を用いてもよい。
イ素からなる絶縁膜３８Ｂを堆積させて第２の集積回路
を被覆し、第２の半導体基板３０の集積回路面側の表面
を平坦化する。レジストマスクを用いて、絶縁膜３８Ｂ
に反応性イオンエッチングにより開口を設け、絶縁膜３
８で覆われたアルミニウム配線３４の一部を延長して表
面に露出させる。最後に、露出したアルミニウム配線３
４と接触するように、集積回路面側の表面に、レジスト
マスクを用いたリフトオフにより、例えば金とインジウ
ムとの合金、またはインジウム等の金属からなるマイク
ロバンプ４２Ｂを形成して、第２の半導体基板３０を得
る。なお、本実施の形態では絶縁膜３８Ｂの材料にはニ
酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミ
ド等の絶縁性有機材料を用いてもよい。
【００２４】図１に示すように、第１の半導体基板２０
の集積回路面側の表面に設けられたマイクロバンプ４２
Ａと、第２の半導体基板３０の集積回路面側の表面に設
けられたマイクロバンプ４２Ｂと、が接触するように、
第２の半導体基板３０上に第１の半導体基板２０を重ね
合わせ、マイクロバンプ４２Ａとマイクロバンプ４２Ｂ
との仮接着を強固にするため、ロードセルにより圧力を
モニターしながら基板間を均一に加圧する。なお、第１
の半導体基板２０と第２の半導体基板３０との位置合わ
せは、シリコンウエハを透過することができる赤外線を
用いた位置合わせ装置により行う。
の集積回路面側の表面に設けられたマイクロバンプ４２
Ａと、第２の半導体基板３０の集積回路面側の表面に設
けられたマイクロバンプ４２Ｂと、が接触するように、
第２の半導体基板３０上に第１の半導体基板２０を重ね
合わせ、マイクロバンプ４２Ａとマイクロバンプ４２Ｂ
との仮接着を強固にするため、ロードセルにより圧力を
モニターしながら基板間を均一に加圧する。なお、第１
の半導体基板２０と第２の半導体基板３０との位置合わ
せは、シリコンウエハを透過することができる赤外線を
用いた位置合わせ装置により行う。
【００２５】仮接着した第１の半導体基板２０と第２の
半導体基板３０を、液状のエポキシ樹脂を保持した容器
と共に気圧調整が可能なチャンバーに入れて、チャンバ
ー内を真空にし、仮接着した第１の半導体基板２０と第
２の半導体基板３０の一部を、液状のエポキシ樹脂にデ
ィップする。その後常圧に戻し、基板間の隙間のマイク
ロバンプの存在しない部分に液状のエポキシ樹脂５０を
注入する。基板を引き上げた後にエポキシ樹脂５０を硬
化させて、図２に示すように、第２の半導体基板３０の
集積回路面側を第１の半導体基板２０の集積回路面側に
接着する。
半導体基板３０を、液状のエポキシ樹脂を保持した容器
と共に気圧調整が可能なチャンバーに入れて、チャンバ
ー内を真空にし、仮接着した第１の半導体基板２０と第
２の半導体基板３０の一部を、液状のエポキシ樹脂にデ
ィップする。その後常圧に戻し、基板間の隙間のマイク
ロバンプの存在しない部分に液状のエポキシ樹脂５０を
注入する。基板を引き上げた後にエポキシ樹脂５０を硬
化させて、図２に示すように、第２の半導体基板３０の
集積回路面側を第１の半導体基板２０の集積回路面側に
接着する。
【００２６】次に、第２の半導体基板３０を裏面側から
研磨して薄膜化する。
研磨して薄膜化する。
【００２７】第１の半導体基板２０と貼り合わせた後の
第２の半導体基板３０を、裏面側から化学的機械研磨に
より均一な厚さに研磨する。絶縁層４４を構成するニ酸
化ケイ素はシリコンよりも研磨耐性が大きいため、図３
に示すように、研磨は絶縁層４４の手前で止まり絶縁層
４４が露出する。また、このとき第１の半導体基板２０
が支持基板の役割を果たすが、後で取り外されることは
ない。
第２の半導体基板３０を、裏面側から化学的機械研磨に
より均一な厚さに研磨する。絶縁層４４を構成するニ酸
化ケイ素はシリコンよりも研磨耐性が大きいため、図３
に示すように、研磨は絶縁層４４の手前で止まり絶縁層
４４が露出する。また、このとき第１の半導体基板２０
が支持基板の役割を果たすが、後で取り外されることは
ない。
【００２８】次に、第２の半導体基板３０の隣接する２
つのＭＯＳＦＥＴの間にあって、絶縁層４４と素子分離
膜３６とが連続している絶縁領域に、プラズマエッチン
グにより、第２の半導体基板３０の裏面側表面から第１
の半導体基板２０または第２の半導体基板３０のアルミ
ニウム配線３４に達するトレンチ（深溝）を設ける。図
４に示すように、このトレンチに例えばタングステンの
ような高融点の金属を導電材料として充填して、埋め込
み電極４８を形成する。裏面側に露出した埋め込み配線
４８と接触するように、第２の半導体基板３０の裏面側
の表面に、レジストマスクを用いたリフトオフにより、
例えば金とインジウムとの合金、またはインジウム等の
金属からなるマイクロバンプ４２Ｃを形成する。
つのＭＯＳＦＥＴの間にあって、絶縁層４４と素子分離
膜３６とが連続している絶縁領域に、プラズマエッチン
グにより、第２の半導体基板３０の裏面側表面から第１
の半導体基板２０または第２の半導体基板３０のアルミ
ニウム配線３４に達するトレンチ（深溝）を設ける。図
４に示すように、このトレンチに例えばタングステンの
ような高融点の金属を導電材料として充填して、埋め込
み電極４８を形成する。裏面側に露出した埋め込み配線
４８と接触するように、第２の半導体基板３０の裏面側
の表面に、レジストマスクを用いたリフトオフにより、
例えば金とインジウムとの合金、またはインジウム等の
金属からなるマイクロバンプ４２Ｃを形成する。
【００２９】次に、図５に示すように、第３の半導体基
板４０の集積回路面を、第３の集積回路が埋め込み配線
４８の露出部に電気的に接続されるように、第２の半導
体基板３０の裏面側に接着する。
板４０の集積回路面を、第３の集積回路が埋め込み配線
４８の露出部に電気的に接続されるように、第２の半導
体基板３０の裏面側に接着する。
【００３０】第３の半導体基板４０を作製するために、
基板上に絶縁膜３２により絶縁されたゲート２４、ソー
ス２６、及びドレイン２８からなる複数のＭＯＳＦＥＴ
２２（本実施の形態では３つのＭＯＳＦＥＴを図示す
る）が形成され、隣接するＭＯＳＦＥＴ２２がニ酸化ケ
イ素からなる素子分離膜３６で分離されたシリコン基板
４１を用意する。なお、ゲート２４、ソース２６、及び
ドレイン２８上の絶縁膜３２には、電極引き出し用のコ
ンタクトホールがそれぞれ設けられている。
基板上に絶縁膜３２により絶縁されたゲート２４、ソー
ス２６、及びドレイン２８からなる複数のＭＯＳＦＥＴ
２２（本実施の形態では３つのＭＯＳＦＥＴを図示す
る）が形成され、隣接するＭＯＳＦＥＴ２２がニ酸化ケ
イ素からなる素子分離膜３６で分離されたシリコン基板
４１を用意する。なお、ゲート２４、ソース２６、及び
ドレイン２８上の絶縁膜３２には、電極引き出し用のコ
ンタクトホールがそれぞれ設けられている。
【００３１】ＭＯＳＦＥＴ２２が形成されたシリコン基
板４１上に、スパッタリングにより配線となるアルミニ
ウム膜を形成し、コンタクトホールを埋める。フォトリ
ソグラフィーによりアルミニウム膜を加工して、所定の
パターンに整形されたアルミニウム配線３４を形成す
る。これによって、第３の半導体基板４０の表層に第３
の集積回路が形成される。
板４１上に、スパッタリングにより配線となるアルミニ
ウム膜を形成し、コンタクトホールを埋める。フォトリ
ソグラフィーによりアルミニウム膜を加工して、所定の
パターンに整形されたアルミニウム配線３４を形成す
る。これによって、第３の半導体基板４０の表層に第３
の集積回路が形成される。
【００３２】形成された第３の集積回路上に、ニ酸化ケ
イ素からなる絶縁膜３８Ｃを堆積させて第３の集積回路
を被覆し、第３の半導体基板４０の集積回路面側の表面
を平坦化する。絶縁膜３８Ｃに開口を設け、絶縁膜３８
で覆われたアルミニウム配線３４の一部を延長して表面
に露出させる。最後に、露出したアルミニウム配線３４
と接触するように、集積回路面側の表面に、レジストマ
スクを用いたリフトオフにより、例えば金とインジウム
との合金、またはインジウム等の金属からなるマイクロ
バンプ４２Ｄを形成して、第３の半導体基板４０を得
る。なお、本実施の形態では絶縁膜３８Ｃの材料にはニ
酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミ
ド等の絶縁性有機材料を用いてもよい。
イ素からなる絶縁膜３８Ｃを堆積させて第３の集積回路
を被覆し、第３の半導体基板４０の集積回路面側の表面
を平坦化する。絶縁膜３８Ｃに開口を設け、絶縁膜３８
で覆われたアルミニウム配線３４の一部を延長して表面
に露出させる。最後に、露出したアルミニウム配線３４
と接触するように、集積回路面側の表面に、レジストマ
スクを用いたリフトオフにより、例えば金とインジウム
との合金、またはインジウム等の金属からなるマイクロ
バンプ４２Ｄを形成して、第３の半導体基板４０を得
る。なお、本実施の形態では絶縁膜３８Ｃの材料にはニ
酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミ
ド等の絶縁性有機材料を用いてもよい。
【００３３】第２の半導体基板３０の裏面側の表面に設
けられたマイクロバンプ４２Ｃと、第３の半導体基板４
０の集積回路面側の表面に設けられたマイクロバンプ４
２Ｄと、が接触するように、第３の半導体基板４０上に
第２の半導体基板３０を重ね合わせ、マイクロバンプ４
２Ｃとマイクロバンプ４２Ｄとの仮接着を強固にするた
め、ロードセルにより圧力をモニターしながら基板間を
均一に加圧する。
けられたマイクロバンプ４２Ｃと、第３の半導体基板４
０の集積回路面側の表面に設けられたマイクロバンプ４
２Ｄと、が接触するように、第３の半導体基板４０上に
第２の半導体基板３０を重ね合わせ、マイクロバンプ４
２Ｃとマイクロバンプ４２Ｄとの仮接着を強固にするた
め、ロードセルにより圧力をモニターしながら基板間を
均一に加圧する。
【００３４】仮接着した第２の半導体基板３０と第３の
半導体基板４０との隙間に液状のエポキシ樹脂５０を注
入し、エポキシ樹脂５０を硬化させて、第３の半導体基
板４０の集積回路面側を、第２の半導体基板３０の裏面
側に接着する。なお、第２の半導体基板３０と第３の半
導体基板４０との位置合わせ及び接着の方法は、第１の
半導体基板２０と第２の半導体基板３０とを接着する場
合と同様である。
半導体基板４０との隙間に液状のエポキシ樹脂５０を注
入し、エポキシ樹脂５０を硬化させて、第３の半導体基
板４０の集積回路面側を、第２の半導体基板３０の裏面
側に接着する。なお、第２の半導体基板３０と第３の半
導体基板４０との位置合わせ及び接着の方法は、第１の
半導体基板２０と第２の半導体基板３０とを接着する場
合と同様である。
【００３５】以上の工程により、第１の半導体基板２
０、第２の半導体基板３０、及び第３の半導体基板４０
の３つの半導体基板から構成され、第１の半導体基板２
０上に第２の半導体基板３０が積層され、第２の半導体
基板３０上に第３の半導体基板４０が積層された３次元
半導体集積回路装置１０を得ることができる。
０、第２の半導体基板３０、及び第３の半導体基板４０
の３つの半導体基板から構成され、第１の半導体基板２
０上に第２の半導体基板３０が積層され、第２の半導体
基板３０上に第３の半導体基板４０が積層された３次元
半導体集積回路装置１０を得ることができる。
【００３６】上記実施の形態では、第３の半導体基板に
ニ酸化ケイ素からなる絶縁層を含まないシリコン基板を
使用して、３層構成の３次元半導体集積回路装置を作製
する例について説明したが、第３の半導体基板を裏面側
から研磨した後、第３の半導体基板へ埋め込み配線を形
成することにより、さらに第４の半導体基板の積層が可
能となり、４層以上の多層構成の３次元半導体集積回路
装置を得ることができる。その際、第３の半導体基板に
基板内部にニ酸化ケイ素からなる絶縁層が内部に形成さ
れたシリコン基板を使用することで、第３の半導体基板
の研磨や第３の半導体基板への埋め込み配線の形成が容
易になる。
ニ酸化ケイ素からなる絶縁層を含まないシリコン基板を
使用して、３層構成の３次元半導体集積回路装置を作製
する例について説明したが、第３の半導体基板を裏面側
から研磨した後、第３の半導体基板へ埋め込み配線を形
成することにより、さらに第４の半導体基板の積層が可
能となり、４層以上の多層構成の３次元半導体集積回路
装置を得ることができる。その際、第３の半導体基板に
基板内部にニ酸化ケイ素からなる絶縁層が内部に形成さ
れたシリコン基板を使用することで、第３の半導体基板
の研磨や第３の半導体基板への埋め込み配線の形成が容
易になる。
【００３７】上記実施の形態では、研磨を受ける第２の
半導体基板に使用するシリコン基板として、基板内部に
ニ酸化ケイ素からなる絶縁層が内部に形成されたシリコ
ン基板を使用したが、ニ酸化ケイ素からなる絶縁層を含
まないシリコン基板を使用してもよい。
半導体基板に使用するシリコン基板として、基板内部に
ニ酸化ケイ素からなる絶縁層が内部に形成されたシリコ
ン基板を使用したが、ニ酸化ケイ素からなる絶縁層を含
まないシリコン基板を使用してもよい。
【００３８】上記実施の形態では、第１の集積回路と第
２の集積回路、及び第３の集積回路と第２の半導体基板
の埋め込み配線の端部を、マイクロバンプを介して電気
的に接続したが、他のコンタクト部材により電気的に接
続されていても良い。また、上記実施の形態では、半導
体基板の両方の表面にマイクロバンプを形成し、対向す
るマイクロバンプが重なり合うように２つの半導体基板
を接着したが、図６に示すように、１つのマイクロバン
プを介して電気的に接続されていてもよく、マイクロバ
ンプはいずれか一方の基板に形成されていればよい。
２の集積回路、及び第３の集積回路と第２の半導体基板
の埋め込み配線の端部を、マイクロバンプを介して電気
的に接続したが、他のコンタクト部材により電気的に接
続されていても良い。また、上記実施の形態では、半導
体基板の両方の表面にマイクロバンプを形成し、対向す
るマイクロバンプが重なり合うように２つの半導体基板
を接着したが、図６に示すように、１つのマイクロバン
プを介して電気的に接続されていてもよく、マイクロバ
ンプはいずれか一方の基板に形成されていればよい。
【００３９】なお、上記実施の形態において使用するシ
リコン基板は、ウエハスケールでもチップスケールでも
よい。
リコン基板は、ウエハスケールでもチップスケールでも
よい。
【００４０】
【発明の効果】本発明の３次元半導体集積回路装置の製
造方法は、支持基板の着脱工程が不要で製造工程を大幅
に簡略化することができ、簡素かつ容易な工程により半
導体基板の多層積層が可能であるという効果を奏する。
また、絶縁領域を貫通するように前記埋め込み配線を形
成することで、信頼性の高い絶縁膜で囲まれた埋め込み
配線を形成することができるという効果を奏する。
造方法は、支持基板の着脱工程が不要で製造工程を大幅
に簡略化することができ、簡素かつ容易な工程により半
導体基板の多層積層が可能であるという効果を奏する。
また、絶縁領域を貫通するように前記埋め込み配線を形
成することで、信頼性の高い絶縁膜で囲まれた埋め込み
配線を形成することができるという効果を奏する。
【図１】本実施の形態の３次元半導体集積回路装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２】本実施の形態の３次元半導体集積回路装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３】本実施の形態の３次元半導体集積回路装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４】本実施の形態の３次元半導体集積回路装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図５】本実施の形態の３次元半導体集積回路装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図６】本実施の形態の３次元半導体集積回路装置のコ
ンタクト部に関する変形例を示す部分図である。
ンタクト部に関する変形例を示す部分図である。
１０ ３次元半導体集積回路装置 ２０ 第１の半導体基板 ３０ 第２の半導体基板 ４０ 第３の半導体基板 ２２ ＭＯＳＦＥＴ ３４ アルミニウム配線 ３８Ａ〜Ｃ 絶縁膜 ４２Ａ〜Ｄ マイクロバンプ ４４ 絶縁層 ４８ 埋め込み配線 ５０ エポキシ樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮川 宣明 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社海老名事業所内
Claims (3)
- 【請求項１】 表層に第１の集積回路が形成された第１
の半導体基板と、表層に第２の集積回路が形成された半
導体基板とを、第１の集積回路と第２の集積回路とが電
気的に接続されるように、集積回路面同士を対向させて
接着し、 第２の半導体基板の裏面側を研磨し、 第２の半導体基板に、一端が前記第１の集積回路及び前
記第２の集積回路の少なくとも一方に電気的に接続さ
れ、第２の半導体基板の裏面側に他端が露出した埋め込
み配線を形成し、 表層に第３の集積回路が形成された第３の半導体基板の
集積回路面を、該第３の集積回路が前記埋め込み配線の
露出部に電気的に接続されるように、前記第２の半導体
基板の裏面側に接着して、３次元半導体集積回路装置を
製造する３次元半導体集積回路装置の製造方法。 - 【請求項２】 第２の半導体基板が二酸化ケイ素からな
る絶縁層を内部に含むシリコン基板であり、第２の半導
体基板の裏面側を該絶縁層まで研磨する請求項１に記載
の３次元半導体集積回路装置の製造方法。 - 【請求項３】 第２の半導体基板に設けられた絶縁領域
を貫通するように前記埋め込み配線を形成する請求項１
または２に記載の３次元半導体集積回路装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37561999A JP4137328B2 (ja) | 1999-12-28 | 1999-12-28 | ３次元半導体集積回路装置の製造方法 |
| US09/745,874 US6525415B2 (en) | 1999-12-28 | 2000-12-26 | Three-dimensional semiconductor integrated circuit apparatus and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37561999A JP4137328B2 (ja) | 1999-12-28 | 1999-12-28 | ３次元半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189419A true JP2001189419A (ja) | 2001-07-10 |
| JP4137328B2 JP4137328B2 (ja) | 2008-08-20 |
Family
ID=18505802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37561999A Expired - Fee Related JP4137328B2 (ja) | 1999-12-28 | 1999-12-28 | ３次元半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4137328B2 (ja) |
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-
1999
- 1999-12-28 JP JP37561999A patent/JP4137328B2/ja not_active Expired - Fee Related
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