KR20010020977A - 반도체 기억장치의 제조방법 및 반도체 기억장치 - Google Patents

반도체 기억장치의 제조방법 및 반도체 기억장치 Download PDF

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KR20010020977A
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Abstract

본 발명은 다음 단계를 포함하는 반도체 기억장치의 제조방법을 제공한다: (a) 반도체 기판상에 터널 산화막, 하층 플로팅 게이트로될 제1 도전막, 제1 절연막 및 제2 절연막을 순차 형성하고, 이들 제2 절연막, 제1 절연막, 제1 도전막 및 터널 산화막을 소망하는 형상으로 패터닝하는 단계;
(b) 수득한 반도체 기판상 전면에 제3 절연막을 형성하는 단계;
(c) 제2 절연막이 노출될 때 까지 제3 절연막을 후퇴시키는 단계;
(d) 상기 제2 절연막을 제거하는 단계;
(e) 상기 제3 절연막을 후퇴시키면서 상기 제1 절연막을 제거하는 단계;
(f) 상기 제1 도전막 및 제3 절연막상에 상층 플로팅 게이트로될 제2 도전막을 형성하는 단계;
(g) 상기 제2 도전막을 제3 절연막이 노출될 때 까지 평탄화시키는 단계; 및
(h) 상기 제2 절연막 및 제3 절연막 상에 층간 용량막 및 콘트롤 게이트로될 제3 도전막을 형성하며, 이들 제3 도전막, 층간 용량막, 제2 도전막 및 제1 도전막을 패터닝하여 플로팅 게이트와 콘트롤 게이트를 형성하는 단계.

Description

반도체 기억장치의 제조방법 및 반도체 기억장치{Process for manufacturing semicondutor memory device and semiconductor memory device}
본 발명은 반도체 기억장치의 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 플로팅 게이트 사이에 절연막이 제공된 플로팅 게이트와 콘트롤 게이트를 갖는 반도체 기억장치의 제조방법에 관한 것이다.
플로팅 게이트와 콘트롤 게이트를 갖는 반도체 기억장치 분야에서, 전압을 감소시키기 위해 커플링비[C1/(C1+ C2), C1: 플로팅 게이트와 반도체 기판 사이의 커플링 커패시턴스, C2: 플로팅 게이트와 콘트롤 게이트 사이의 커플링 커패시턴스]를 증가시키는 수법이 예컨대 일본국 미심사 특허공보 평성 9-102554호에 제안되어 있다.
이후, 상기 수법을 기초로한 반도체 기억장치의 제조방법을 설명한다. 도 14a 내지 도 14g는 도 13a의 X-X'선을 따라 취한 단면도이고 또 도 14aa 내지 도 14gg는 도 13a의 Y-Y'선을 따라 취한 단면도이다.
우선, 도 14a 및 도 14aa에 도시한 바와 같이, 약 10nm 두께의 터널 산화막(22)을 열산화에 의해 p-형 반도체 기판(21)의 활성 영역상에 형성한다. 이어, 하층 플로팅 게이트용 재료로서 100 내지 200 nm 두께의 인-도핑된 폴리실리콘 막(23)을 형성한다. 그위에 레지스트 막을 형성하고 포토리소그래피에 의해 페터닝하여 레지스트 패턴(R1; 도 13b 참조)을 형성한다. 이 레지스트 패턴(R1)을 마스크로 사용하여 반응성 이온 에칭(reactive ion etching: 이후 RIE로 칭함)법에 의해 폴리실리콘 막(23) 및 터널 산화막(22)을 순차적으로 에칭하여 플로팅 게이트로 가공한다.
이어, 도 14b 및 도 14bb에 도시한 바와 같이, 레지스트 패턴(R1) 및 폴리실리콘 막(23)을 마스크로 사용하여, 예컨대 비소 이온을 기판 표면에 대하여 법선방향으로부터 7。 경사시킨 각도(이하, 간단히 "7。"로 약칭), 70 keV의 주입 에너지, 1 x 1015/cm2의 주입량으로 주입하여 고농도의 불순물층(29)을 형성한다.
도 14c 및 도 14cc에 도시한 바와 같이, 레지스트 패턴(R1)을 제거한 다음 폴리실리콘 막(23)을 마스크로 사용하여 예컨대 인 이온을 기판 표면에 대하여 수직한 방향(이후, "0。"로 칭함), 50 keV의 주입 에너지, 3 x 103/cm2의 주입량으로 주입하여 저농도의 불순물 층(28)을 형성한다.
이어, 도 14d 및 도 14dd에 도시한 바와 같이, 생성한 반도체 기판(21)을 질소 분위기, 900℃에서 10분간 가열하여 불순물이 활성화된 불순물층(28a, 29a)을 형성한다.
도 14e 및 도 14ee에 도시한 바와 같이, CVD(화학기상성장)법에 의해 200 내지 300 nm 두께의 실리콘 산화막을 반도체 기판(21)의 전면상에 형성하고 폴리실리콘 막(23)이 노출될 때 까지 RIE법에 의해 에칭하여 플로팅 게이트 사이의 공간에 매립 절연막(30)을 형성한다. 이때, 매립 절연막(30)은 폴리실리콘 막(23)의 측면이 부분적으로 노출되도록 배치된다.
이어, 도 14f 및 도 14ff에 도시한 바와 같이, 게이트 커플링 비를 증가시키기 위하여, 약 100 nm 두께의 인-도핑된 폴리실리콘 막을 반도체 기판(21)의 전면에 형성한 다음 RIE법에 의해 에칭하여 플로팅 게이트의 돌기부로될 폴리실리콘 막(31)을 형성한다.
계속해서, 도 14g 및 도 14gg에 도시한 바와 같이, 열산화에 의해 6 nm 두께의 실리콘 산화막을, CVD법에 의해 8 nm 두께의 실리콘 질화막을 그리고 CVD법에 의해 6 nm 두께의 실리콘 산화막을 반도체 기판(21)상에 순차적으로 퇴적하여 플로팅 게이트와 콘트롤 게이트 사이의 유전 막으로서 ONO 막(32)을 형성한다. 또한 100 nm 두께의 인-도핑된 폴리실리콘 막 및 100 nm 두께의 텅스텐 실리사이드 막을 순차적으로 형성하여 200 nm 두께의 폴리사이드 막을 제공한다. 그위에 레지스트 막을 형성하고 포토리소그래피에 의해 패터닝하여 레지스트 패턴(R3)을 형성한다(도 13b 참조). 이 레지스트 패턴(R3)을 마스크로 사용하여, 폴리사이드 막, ONO 막(32), 폴리실리콘 막(31) 및 폴리실리콘 막 (23)을 RIE법에 의해 순차적으로 에칭하여 콘트롤 게이트(33)와 플로팅 게이트(23a, 31a)를 형성한다.
레지스트 패턴(R3)을 제거한 후 콘트롤 게이트(33)를 마스크로 사용하여 예컨대 붕소 이온을 0。, 10 내지 40 keV 및 5 x 1012내지 5 x 1013/cm2로 주입하여 메모리 소자 분리용 불순물 층(34)을 형성한다.
그후, 공지의 기술에 의해 층간 절연막, 콘택트 홀 및 금속 배선을 형성하여 반도체 기억장치를 완성한다.
도 15는 커플링 비 C2/C1이 상술한 바와 같이 증가된 비대칭 소스/드레인 영역을 갖는 반도체 기억장치의 등가 회로도를 도시한다.
도 15에서, Tr.00 내지 Tr.32는 플로팅 게이트를 갖는 메모리 셀을 의미하고, WL 0 내지 3은 메모리 셀의 콘트롤 게이트에 접속된 워드선을 의미하며 또 BL 0 내지 3은 메모리 셀의 소스/드레인 공통 확산 배선층에 접속된 비트선을 의미한다. 워드선 WL 0은 Tr.00, Tr.01 및 Tr.02의 콘트롤 게이트에 접속되어 있고 또 워드선 W1은 Tr.10, Tr.11 및 Tr.12의 콘트롤 게이트에 각기 접속되어 있다. 비트선 BL 1은 Tr.01, Tr.11, Tr.21 및 Tr.31의 드레인에 접속되어 있거나 또는 Tr.00, Tr.10, Tr.20 및 Tr.30의 소스에 접속되어 있다. 비트선 BL 2는 Tr.02, Tr. 12, Tr.22 및 Tr.22의 드레인에 접속되어 있거나 또는 Tr.01, Tr.11, Tr.21 및 Tr.31의 소스에 접속되어 있다.
표 1은 도 15의 Tr.11에서 판독, 기입 및 소거시의 동작 전압을 나타낸다. 또한, 도 16은 선택된 메모리 셀 Tr.11로부터 정보를 판독한 상태를 도시하고, 도 17은 Tr.11에서 정보를 기입한 상태를 도시하며 또 도 18은 Tr.11을 포함하는 워드선 WL 1에 접속된 Tr.10 내지 Tr.12로부터 정보가 소거된 상태를 도시한다.
메모리 셀에서의 기입은 Vth < 2V로 정의되며 또 소거는 Vth > 4V로 정의된다.
도 16 및 표 1에 도시한 바와 같이, 3V의 전압을 콘트롤 게이트에 인가하고, 기판 및 드레인을 접지시킨 다음 1V의 전압을 소스에 인가하여 전류(i)를 통하게하는 것에 의해 메모리 셀의 정보를 읽어낼 수 있다.
도 17 및 표 1에 도시한 바와 같이, -12V의 전압을 콘트롤 게이트에 인가하고 기판을 접지시킨 다음 4V를 드레인에 인가하여 드레인 및 플로팅 게이트가 중복되는 영역에서 얇은 산화막을 통하여 흐르는 FN 터널링 전류를 이용하여 플로팅 게이트로부터 전자를 인출해내는 것에 의해 Tr.11에서 정보 기입을 실시할 수 있다. 이때, 드레인에 인가된 4V의 전압을 Tr.11의 드레인과 공통의 확산 배선층을 공유하는 Tr.10의 소스에도 인가한다. 그러나, 소스내의 불순물 농도가 낮고 또 소스와 플로팅 게이트의 중복 영역에서 얇은 산화막에 실제로 인가된 전계가 FN 터널링 전류를 생성하기에 불충분하기 때문에 기판내에 공핍층이 형성된다. 그 결과, 드레인측(고농도 불순물측)과 중복되고 있는 플로팅 게이트를 포함하는 메모리 셀에서만 정보 기입이 선택적으로 실시된다.
도 18 및 표 1에 도시한 바와 같이, 12V를 콘트롤 게이트에 인가하고 -8V를 소스/드레인과 기판에 인가하여 전체 채널을 통하여 흐르는 FN 터널링 전류를 이용하는 플로팅 게이트로 전자가 주입되도록하는 것에 의해 정보를 Tr.11로부터 소거한다. 이때, 워드선 WL 1을 통하여 Tr.11에 접속된 Tr.10 및 Tr.12의 기판, 콘트롤 게이트와 소스/드레인에 동일 전압을 인가하여 선택된 워드선에 접속된 메모리 셀의 데이터를 동시에 소거한다.
도 14g 및 도 14gg에 도시한 바와 같이, 폴리실리콘 막(23, 31)을 플로팅 게이트(23a, 31a)로 패터닝하고 또 폴리사이드 막을 콘트롤 게이트(13)로 패터닝할 때, 폴리사이드 막, ONO 막(32) 및 폴리실리콘 막(31)을 에칭법으로 제거할 때 매립 절연막(30)이 노출된다. 따라서, 매립 절연막(30)은 에칭에 대한 보호 막으로 작용한다. 또한, 매립 절연막(30)의 표면에는 반응 생성물(35)이 생성되어 폴리실리콘의 고선택적 에칭비를 가능하게하며 매립 절연막(30)의 표면을 보호하게된다.
폴리실리콘 막(23)이 더 에칭되면, 폴리실리콘 막(23)의 일부(23b)는 도 19a에 도시된 바와 같은 매립 절연막(30)의 높이 보다 약간 낮은 펜스(fence)상 형태로 매립 절연막(30)의 수직 측면상에 잔존한다. 이것은 매립 절연막(30)의 표면상에 생성된 반응 생성물(35)이 매립 절연막(30)의 측면상의 폴리실리콘 막까지 연장되거나 피복됨으로써 매립 절연막(30)의 측면상의 폴리실리콘 막(23b)의 에칭을 국소적으로 둔화시키기 때문이다.
이렇게 잔존한 폴리실리콘 막(23b)은 콘트롤 게이트의 패터닝시 분리될 플로팅 게이트의 단락을 유발한다. 이것은 반도체 기억장치의 불량을 초래한다.
폴리실리콘 막(23)을 상술한 경우에서와 같이 매립 절연막(30)에 대하여 고선택비로 에칭하는 경우, 매립 절연막(30)의 높이는 펜스상의 폴리실리콘 막(23b)을 남기지 않도록 약 50 nm 이하이어야한다.
한편, 폴리실리콘 막을 매립 절연막(30)에 대하여 저 선택비로 에칭하는 경우, 매립 절연막(30)의 표면상에서 반응 생성물 생성은 억제된다. 따라서, 매립 절연막(30)의 높이는 폴리실리콘 막(23)이 에칭되는 동안 감소된다. 높이가 50 nm 이하로된 경우에 한하여, 펜스상의 폴리실리콘 막(23b)이 잔존하지 않게된다.
그러나, 폴리실리콘 막을 상술한 바와 같이 낮은 선택비로 에칭하는 경우, 폴리실리콘 막의 에칭이 완성되는 시점에서 매립 절연막(30)의 높이를 50 nm 이하로 제어하기가 곤란하다. 요컨대, 매립 절연막(30)을 형성하는 공정의 차이점, 매립 절연막(30)을 에칭하는 공정의 차이점 및 폴리실리콘 막을 에칭하면서 매립 절연막의 막 후퇴의 차이점을 고려할 때 매립 절연막(30)의 두께를 제어하는 것은 아주 곤란하다.
또한, 콘트롤 게이트(33)와 같은 후단계에서 형성될 상층막의 형성 등을 포함한 공정상의 차이점을 고려할 경우, 그러한 차이점을 보상하기 위하여 매립 절연막(30)에 대하여 고선택 에칭비를 갖는 폴리실리콘 막을 사용할 필요가 있다.
따라서, 폴리실리콘 막의 측면과 접촉하는 절연막을 박막화할 필요가 있을 뿐만 아니라 절연막에 대하여 고선택 에칭비를 갖는 도전막을 사용할 필요가 있다.
또한, 콘트롤 게이트(33)를 패터닝하는 경우, 콘트롤 게이트용 폴리실리콘 막, ONO 막(32) 및 플로팅 게이트용 폴리실리콘 막을 순차적으로 에칭한다. 따라서, 에칭될 ONO 막(32)의 두께를 고려한 충분한 두께를 갖는 에칭 보호막을 필요로한다. 즉, 에칭 보호막으로 작용하고 폴리실리콘 막 사이의 공간에 채워지는 매립 절연막(30)은 플로팅 게이트와 ONO 막의 전체 두께 보다 더 두껍게 형성될 필요가 있다.
그러나, 이것은 상술한 바와 같은 얇은 매립 절연막의 필요성과 양립하지 않아 콘트롤 게이트(33)의 형성을 곤란하게한다.
또한, 커플링비를 증가시키기 위하여 폴리실리콘 막을 에칭하여 플로팅 게이트의 돌기부로 가공하는 경우, 플로팅 게이트 사이의 공간의 폭은 폴리실리콘 막의 두께 보다 3배 이상 커야할 필요가 있다. 그렇지않으면, 폴리실리콘 막은 상기 공간에 매립되어 에칭 백 공정에 의해 측면 스페이서 형상으로 형성될 수 없다. 따라서, 이와 같은 공간 확보의 필요성으로 인하여 반도체 기억장치를 미세화하는 것이 곤란하다.
본 발명은 상술한 종래 기술의 결점을 감안하여 완성한 것으로, 본 발명은 플로팅 게이트 및 콘트롤 게이트를 갖는 반도체 기억장치에 있어서, 콘트롤 게이트의 형성시에 사용된 에칭 보호막이 하층 플로팅 게이트에 대하여 자기 정합적으로 형성되고 또 상층 플로팅 게이트는 에칭 보호막에 대하여 자기 정합적으로 형성됨으로써 메모리 셀을 미세화하고 콘트롤 게이트의 형성을 용이하게할 수 있는 반도체 기억장치의 제조방법을 제공하는 것을 그 과제로 한다.
도 1a 및 도 1b는 본 발명에 따른 반도체 기억장치의 제조방법을 설명하는 개략적 평면도,
도 2a 내지 도 2j 및 도 2aa 내지 도 2jj는 본 발명에 따른 반도체 기억장치의 제조방법의 제1 실시예를 설명하는 개략적 단면도,
도 3a 및 도 3b는 본 발명에 따른 반도체 기억장치의 제조방법의 제2 실시예를 설명하는 개략적 단면도,
도 4a 내지 도 4k 및 도 4aa 내지 도 4kk는 본 발명에 따른 반도체 기억장치의 제조방법의 제3 실시예를 설명하는 개략적 단면도,
도 5a 내지 도 5k 및 도 5aa 내지 도 5kk는 본 발명에 따른 반도체 기억장치의 제조방법의 제4 실시예를 설명하는 개략적 단면도,
도 6a 내지 도 6k 및 도 6aa 내지 도 6kk는 본 발명에 따른 반도체 기억장치의 제조방법의 제5 실시예를 설명하는 개략적 단면도,
도 7a 내지 도 7l 및 도 7aa 내지 도 7ll는 본 발명에 따른 반도체 기억장치의 제조방법의 제6 실시예를 설명하는 개략적 단면도,
도 8a 및 도 8b는 본 발명에 따른 반도체 기억장치의 제조방법의 제7 실시예를 설명하는 개략적 단면도,
도 9a 내지 도 9j 및 도 9aa 내지 도 9jj는 본 발명에 따른 반도체 기억장치의 제조방법의 제8 실시예를 설명하는 개략적 단면도,
도 10a 및 도 10b는 본 발명에 따른 반도체 기억장치의 제조방법의 제9 실시예를 설명하는 개략적 단면도,
도 11a 내지 도 11k 및 도 11aa 내지 도 11kk는 본 발명에 따른 반도체 기억장치의 제조방법의 제10 실시예를 설명하는 개략적 단면도,
도 12는 본 발명에 따른 반도체 기억장치의 제조방법의 제11 실시예를 설명하는 개략적 단면도,
도 13a 및 도 13b는 종래 기술에 따른 반도체 기억장치의 제조방법을 설명하는 개략적 평면도,
도 14a 내지 도 14g 및 도 14aa 내지 도 14gg는 종래 기술에 따른 반도체 기억장치의 제조방법을 설명하는 개략적 단면도,
도 15는 종래 기술에 따른 반도체 기억장치의 동작 원리를 설명하는 등가회로도,
도 16은 종래 기술에 따른 반도체 기억장치의 판독 원리를 설명하는 모식적 단면도,
도 17은 종래 기술에 따른 반도체 기억장치의 기입 원리를 설명하는 모식적 단면도,
도 18은 종래 기술에 따른 반도체 기억장치의 소거 원리를 설명하는 모식적 단면도, 및
도 19a 및 도 19b는 종래 기술에 따른 반도체 기억장치를 제조하기 위한 종래의 제조방법의 결점을 설명하는 요부의 개략적 단면도.
본 발명은,
(a) 반도체 기판상에 터널 산화막, 하층 플로팅 게이트로될 제1 도전막, 제1 절연막 및 제2 절연막을 순차 형성하고, 이들 제2 절연막, 제1 절연막, 제1 도전막 및 터널 산화막을 소망하는 형상으로 패터닝하는 단계;
(b) 수득한 반도체 기판상 전면에 제3 절연막을 형성하는 단계;
(c) 제2 절연막이 노출될 때 까지 제3 절연막을 후퇴시키는 단계;
(d) 상기 제2 절연막을 제거하는 단계;
(e) 상기 제3 절연막을 후퇴시키면서 상기 제1 절연막을 제거하는 단계;
(f) 상기 제1 도전막 및 제3 절연막상에 상층 플로팅 게이트로될 제2 도전막을 형성하는 단계;
(g) 상기 제2 도전막을 제3 절연막이 노출될 때 까지 평탄화시키는 단계;
(h) 상기 제2 절연막 및 제3 절연막상에 층간 용량막 및 콘트롤 게이트로될 제3 도전막을 형성하며, 이들 제3 도전막, 층간 용량막, 제2 도전막, 제1 도전막을 패터닝하여 플로팅 게이트와 콘트롤 게이트를 형성하는 단계를 포함하는, 반도체 기억장치의 제조방법을 제공한다.
또한 본 발명은 반도체 기판상에 터널 산화막을 통하여 형성된 복수의 플로팅 게이트; 이 플로팅 게이트 상에 형성된 층간 용량막; 및 이 층간 용량막상에 형성된 콘트롤 게이트로 구성되고,
상기 플로팅 게이트는 측벽이 상기 반도체 기판의 표면에 대하여 거의 수직하게 형성된 하층 플로팅 게이트와 상기 하층 플로팅 게이트 상에 거의 역 테이퍼상으로 형성된 상층 플로팅 게이트로 구성되며,
상기 플로팅 게이트 사이에는 하층 및 상층 플로팅 게이트의 형성에 대응하여 반도체 기판에 대하여 거의 수직한 하부 측면과 거의 테이퍼상으로 형성된 상부 측면을 갖는 절연막이 형성되어 있는 반도체 기억장치가 제공된다.
본 발명의 이들 목적과 기타 다른 목적은 발명의 상세한 설명으로부터 용이하게 파악할 수 있을 것이다. 그러나, 상세한 설명과 특정 실시예는 본 발명의 바람직한 구체예를 설명하는 것일 뿐 어떠한 의미로든 제한을 의미하지 않으며, 본 발명의 정신과 범위내에서 다양한 변경과 수식이 가능함은 발명의 상세한 설명으로부터 당업자에게 명백할 것이다.
본 발명에 따른 반도체 기억장치의 제조방법의 단계 (a)에서는, 터널 산화막, 하층 플로팅 게이트로 형성될 제1 도전막, 제1 절연막 및 제2 절연막을 반도체 기판상에 순차적으로 형성하고 이어 소망하는 형상으로 패터닝한다.
여기서 사용된 반도체 기판용 재료는 반도체 기억장치용 기판으로 통상 사용될 수 있는 것인 한 특별히 제한되지 않으며, 예컨대 실리콘 및 게르마늄과 같은 원소 반도체, GaAs, InGaAs, ZnSe 등과 같은 화합물 반도체를 사용할 수 있다. 이들 중에서, 실리콘 기판이 바람직하다.
터널 산화막은 실리콘의 열산화와 같은 공지 수법에 의해 약 7 내지 약 15 nm 두께를 갖도록 형성될 수 있다.
제1 도전막용 재료는 플로팅 게이트로 통상 사용될 수 있는 한 특별히 제한되지 않는다. 예컨대, 폴리실리콘, 구리와 알루미늄 같은 금속, 텅스텐, 탄탈 및 티탄과 같은 고융점 금속, 고융점 금속과의 실리사이드 및 고융점 금속과의 폴리사이드가 사용될 수 있다. 이들 중에서, 폴리실리콘 막이 바람직하다. 제1 도전막은 스퍼터링법, 증착법 또는 CVD법과 같은 공지 수법에 의해 약 50 내지 약 150 nm 두께로 형성될 수 있다.
제1 절연막으로서는, 예컨대 실리콘 산화막 또는 실리콘 질화막과 같은 비교적 높은 에칭 속도를 갖는 막을 CVD법 등에 의해 약 50 내지 약 150 nm 두께로 형성할 수 있다. 제2 절연막으로서는, 예컨대 실리콘 산화막 등을 CVD법 등에 의해 약 300 내지 약 800 nm 두께로 형성할 수 있다. 제1 및 제2 절연막의 재료, 품질 및 형성 공정은 후단계에서 형성될 다른 막과의 에칭 속도를 고려하여 적절히 선택할 수 있다.
제2 절연막, 제1 절연막, 제1 도전막 및 터널 산화막은 공지의 포토리소그래피 및 에칭법에 의해 형성된 소망하는 구조의 레지스트 마스크를 이용하여 패터닝될 수 있다. 제1 및 제2 절연막은 직립형 또는 테이퍼 형상으로 패터닝될 수 있다. 여기서, 테이퍼 형상은 형상이 상부를 향하여 선상, 계단상 또는 곡선형으로 점진적으로 좁아지는 것을 포함한다. 테이퍼 각도는 후단계(e)에서 제3 절연막에 형성된 원호의 곡률에 영향을 주기 때문에 적절히 선택할 수 있다. 예컨대 약 60。 내지 90。 테이퍼 각도가 이용된다. 직립형 또는 테이퍼 형상으로 패터닝하는 것은 공지 수법, 예컨대 에칭을 2단계로 실시하고, 각각의 에칭중에 패턴 측벽에 발생하는 반응 생성물을 제어하는 방법 등을 들 수 있다.
단계(b) 이전에, 사이드월(sidewall) 절연막 및/또는 열 산화막을 패터닝된 제1 도전막의 측벽상에 형성할 수 있다. 사이드월 절연막은 제1 절연막과 거의 동일한 에칭 속도를 가질 수 있다. 사이드월 절연막은 제1 도전막의 측벽상에 형성될 수 있을 뿐만 아니라 제1 및 제2 절연막의 측벽상에도 형성될 수 있다. 예컨대, 제1 절연막과 동일한 공정에 의해 동일한 재료로 제조된 막은 사이드월 절연막으로 사용될 수 있다. 다르게는, 사이드월 절연막은 에칭 속도가 예컨대 열처리에 의해 농축되는 것을 통하여 제1 절연막의 에칭 속도와 거의 동일한 정도로 감소된 재료로 형성될 수 있다. 사이드월 절연막은 공지 수법, 예컨대 반도체 기판의 전면에 소정 두께로 절연막을 퇴적한 다음 에칭하는 것에 의해 형성될 수 있다.
열산화막은 예컨대 제1 절연막이 그위에 형성된 반도체 기판을 약 800 내지 약 1000℃ 온도에서 산소 분위기하 또는 공기중에서 약 1 내지 약 100분간 가열하는 것에 의해 형성될 수 있다. 산화막의 두께는 예컨대 약 2 내지 약 50 nm 이다. 열산화는 제1 도전막의 측벽상에서 뿐만 아니라 반도체 기판의 노출 표면상에서도 산화막을 생성한다. 반도체 기판의 표면상의 산화막은 예컨대 열 산화 이후 건식 에칭법에 의해 제거되는 것이 바람직하다.
열 산화막의 형성 후, 절연막이 형성될 수 있다. 이어, 절연막 및 산화막을 순차적으로 에칭백하는 것에 의해 패터닝된 제1 도전막의 측벽상 및 제1 도전막의 외주부의 반도체 기판상에 열산화막을 형성하고 또 산화막과 제1 및 제2 절연막의 측벽상에 사이드월 절연막을 형성할 수 있다.
단계(b)에서는, 수득한 반도체 기판의 전면상에 제3 절연막을 형성한다. 제3 절연막으로서는, 에칭 속도가 희석 HF를 사용한 등방성 에칭에 의해 제1 절연막의 에칭 속도와 동일한 정도로 설정된 절연막이 사용된다. 예컨대, 실리콘 산화막을 제1 절연막과 같이 CVD법에 의해 형성한 경우, 제3 절연막은 CVD법에 의해 형성된 실리콘 산화막, 플라즈마 CVD법에 의해 형성된 실리콘 산화막, 고밀도 플라즈마 CVD(HDP-CVD)법 등에 의해 형성된 실리콘 산화막일 수 있다. 제3 절연막의 두께는 약 400 내지 약 600 nm 일 수 있다.
단계 (c)에서는, 제3 절연막을 제2 절연막이 노출될 때 까지 후퇴시킨다. 따라서, 제3 절연막은 패터닝된 제1 도전막(하층 플로팅 게이트) 사이에 메워진다. 후퇴시키는 방법은 제2 및 제3 절연막의 재료, 막질 등을 고려하여 적절히 선택할 수 있다. 예컨대, 플루오르화수소산, 가열된 인산, 질산, 황산 등을 사용한 습식 에칭법, RIE법 등의 건식 에칭법, CMP(화학적 기계적 연마)법 등이 사용될 수 있다. 실리콘 질화막을 제2 절연막으로 사용하고 HDP-CVD법에 의해 형성된 실리콘 산화막을 제3 절연막으로 사용한 경우, 플루오르화수소산을 사용한 습식 에칭법 또는 CMP법이 바람직하다.
단계(d)에서는 제2 절연막을 제거한다. 상기 제거는 단계 (c)에서 제3 절연막을 후퇴시키는데 사용된 방법과 동일한 방법에 의해 실시될 수 있지만, 제3 절연막 보다는 제2 절연막을 적절히 에칭할 수 있는 방법에 의해 실시하는 것이 바람직하다. 실리콘 질화막 및 HDP-CVD법에 의해 형성된 실리콘 산화막을 각각 제2 절연막 및 제3 절연막으로 사용한 경우, 가열된 인산을 사용한 습식 에칭법이 바람직하다.
단계(e)에서는 제3 절연막을 더욱 후퇴시키면서 제1 절연막을 제거한다. 즉, 제1 절연막을 완전히 제거하지만, 제3 절연막은 완전히 제거하지 않고 제1 절연막 근처의 각부가 원형으로 되게 에칭하는 것이 바람직하다. 특히, 상기 제거는 단계(c)에서와 동일한 방법에 의해 실시할 수 있다. 제1 절연막의 에칭 속도 보다 작거나 실질적으로 동일한 에칭 속도로 제3 절연막을 에칭할 수 있는 방법이 바람직하다. 예컨대, 플루오르화 수소산을 사용한 습식 에칭법이 바람직하다. 제1 및 제3 절연막의 에칭 속도의 차이는 제3 절연막의 원형 형상의 곡률에 영향을 준다. 즉, 제1 및 제3 절연막 사이의 에칭 속도가 실질적으로 동일하면, 수득한 제3 절연막의 곡률은 제1 절연막의 에칭 속도보다 에칭 속도가 작은 경우와 비교하여 완만하게된다. 따라서, 후단계에서 실시되는 콘트롤 게이트의 형성, 특히 경사부에서의 가공이 용이하게된다.
또한 앞의 공정에서 패터닝된 제1 도전막의 측벽에 제1 절연막과 에칭 속도가 거의 동일한 사이드월 절연막, 열산화막 또는 열산화막과 사이드월 절연막과의 쌍방이 형성되어 있는 경우에는, 제3 절연막의 원형 형상의 곡률이 이들 사이드월 절연막과 산화막의 에칭 속도에 따라 완만하던가 급격하게되도록 조정될 수 있다. 특히, 산화막 또는 사이드월 절연막의 형성 이후에 열처리를 실시한 경우, 제2 절연막과 사이드월 절연막이 치밀화되어 에칭 속도를 저하시킨다. 따라서, 제3 절연막의 원형 형상의 곡률을 이 단계에서 용이하게 조정할 수 있다.
단계(f)에서는, 상층 플로팅 게이트 재료인 제2 도전막을 제1 도전막 및 제3 절연막상에 형성한다. 제2 도전막은 제1 도전막에서와 동일한 공정에 의해 동일한 재료로 형성될 수 있다. 이들중에서, 폴리실리콘이 바람직하다. 제1 및 제2 도전막은 반드시 동일 재료로 제조될 필요는 없지만, 동일한 재료로 형성되는 것이 바람직하다. 제2 도전막의 두께는 제1 도전막, 나머지 제3 절연막 등의 두께에 따라 적당하게 조절될 수 있지만, 나머지 제3 절연막의 두께보다 약간 더 두껍게, 보다 특히 약 100 내지 약 200 nm 두께로 형성되는 것이 바람직하다.
단계(g)에서는, 제2 도전막을 제3 절연막이 노출될 때 까지 평탄화시킨다. 이러한 평탄화는 단계(c)에서 언급된 임의의 후퇴 방법에 의해 실시될 수 있고, 그중에서 CMP법이 바람직하다. 따라서, 제2 도전막 및 제3 절연막의 표면은 평탄화될 수 있다.
제2 도전막의 측벽 일부가 노출되도록 제3 절연막의 소량을 제거하는 추가의 공정을 실시할 수 있다. 바람직하게는, 상기 공정에서 제3 절연막의 제거는 제3 절연막을 선택적으로 제거하는 것에 의해 실시할 수 있다. 제거되는 두께는 약 10 내지 약 50 nm 이다.
단계(h)에서는, 제2 도전막 및 제3 절연막상에 층간 용량막 및 콘트롤 게이트로되는 제3 도전막을 형성한다. 예컨대, 실리콘 산화막, 실리콘 질화막 또는 이들의 적층 막은 상기와 동일한 방식으로 층간 용량막으로 형성될 수 있다. 층간 용량막의 두께는 약 10 내지 약 20 nm 이다.
제3 도전막은 제1 도전막과 동일한 방법에 의해 동일한 재료로 형성될 수 있다. 제1 및 제3 도전막은 동일한 막 또는 상이한 막으로 형성될 수 있다. 고융점 금속으로 제조된 폴리사이드 막이 바람직하다. 제3 도전막의 두께는 특별히 제한되지 않지만, 예컨대 약 100 내지 약 300 nm를 들 수 있다.
제3 도전막, 층간 용량막, 제2 도전막 및 제1 도전막을 순차적으로 패터닝한다. 이 패터닝은 단계(a)에서와 동일한 방식으로 실시한다.
상기 단계에 따르면, 단계(a)에서 예비적으로 패터닝된 제1 도전막을 하층 플로팅 게이트로 형성하고, 공정 (g)에서 제3 절연막 사이의 공간에 매립된 표면이 평탄화된 제2 도전막을 상층 플로팅 게이트로서 형성할 수 있다. 상층 플로팅 게이트상에 형성된 제3 도전막을 복수의 플로팅 게이트상에 일체 형상의 콘트롤 게이트로서 형성할 수 있다. 층간 용량막은 제3 도전막과 동일한 형상으로 형성할 수 있다.
본 발명에 따른 반도체 기억장치의 제조방법에 있어서, 소망하는 공정 전, 도중, 후에 저농도 및/또는 고농도 불순물 층을 형성하기 위한 이온 주입을 실시하는 것이 바람직하다. 이러한 이온 주입은 불순물층이 플로팅 게이트의 양측에서 대칭 또는 비대칭으로 형성되도록 실시할 수 있다. 또한 이온 주입은 불순물층의 형성 위치, 불순물 농도, 이온 주입 방법 등에 따라서 기판에 대하여 수직한 방향으로부터 또는 소정 각도로 경사시켜서 실행할 수 있다.
본 발명에 따른 반도체 기억장치의 제조방법에 의해 수득한 반도체 기억장치는 종래의 장치에서와 실질적으로 동일한 방식으로 동작될 수 있다.
이후에서, 본 발명에 따른 반도체 기억장치의 제조방법 및 반도체 기억장치의 실시예를 도면을 기초로하여 설명한다.
실시예 1
도 1a에 도시한 바와 같이, 본 실시예에서 형성된 반도체 기억장치는 하층 플로팅 게이트 및 그위에 적층된 상층 플로팅 게이트로 구성된 플로팅 게이트 및 플로팅 게이트위에 형성된 콘트롤 게이트를 포함한다.
이러한 반도체 기억장치의 제조방법은 이하에 설명한다. 도 2a 내지 도 2j는 도 1a의 X-X' 선을 따라 취한 단면도이고 도 2aa 내지 2jj는 도 1a의 Y-Y'선을 따라 취한 단면도이다.
먼저, 도 2a 및 도 2aa에 도시한 바와 같이, 약 10 nm 두께의 실리콘 산화막으로 제조된 터널 산화막(2)을 열산화에 의해 p-형 반도체 기판(1)의 활성 영역상에 형성한다. 그위에 50 nm 두께의 인-도핑된 폴리실리콘 막(3)을 하층 플로팅 게이트용 재료로서 형성하고, 또 약 50 내지 약 150 nm 두께의 실리콘 산화막(4) 및 약 200 nm 두께의 실리콘 질화막(5)을 순차적으로 CVD법에 의해 퇴적한다. 실리콘 질화막(5)위에 레지스트 막을 형성하고 포토리소그래피에 의해 패터닝하여 도 1b에 도시한 바와 같은 레지스트 막(R1)을 형성한다. 이 레지스트 막(R1)을 마스크로 사용하여, 실리콘 질화막(5), 실리콘 산화막(4), 폴리실리콘 막(3) 및 터널 산화막(2)을 순차적으로 에칭하여 하층 플로팅 게이트를 형성한다.
이어, 레지스트 막(R1)을 제거한 다음 도2b 및 도 2bb에 도시한 바와 같이 비소 이온을 0。에서 약 5 내지 약 40 keV의 주입 에너지, 약 5 x 1012내지 약 5 x 1013/cm2의 주입량으로 주입한다. 이어, 도 2c 및 도 2cc에 도시한 바와 같이, 약 -7。 내지 약 -25。에서, 약 5 내지 약 40 keV 및 약 1 x 1015내지 약 1 x 1016/cm2에서 비소 이온을 주입한다. 따라서, 불순물층(8, 9)을 형성한다. 열처리에 의해 불순물을 활성화시킨다.
계속해서, 도 2d 및 도 2dd에 도시한 바와 같이, 약 400 내지 약 600 nm 두께의 실리콘 산화막(10)을 HDP-CVD법에 의해 퇴적한다.
이어서, 도 2(e) 및 도 2ee에 도시한 바와 같이, 실리콘 산화막(10)의 표면을 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 에칭하여 패터닝된 실리콘 질화막(5)의 상면을 완전히 노출시켜 매립 절연막(10a)을 확인한다. 동시에, 실리콘 질화막(5) 바로 위의 실리콘 산화막(10)의 표면상에 HDP-CVD법에 의해 형성된 산화막에 특유한 돌기를 형성한다. 상기 단계에서 에칭은 돌기를 제거하면서 실시한다.
이어, 도 2f 및 도 2ff에 도시한 바와 같이, 가열된 인산을 사용한 습식 에칭법을 이용하여 실리콘 질화막(5)을 제거한다. 또한, 도 2g 및 도 2gg에 도시한 바와 같이, 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 실리콘 산화막(4)을 제거하면서 매립 절연막(10a)을 원형 형상으로 에칭한다. 그에 의해 하층 플로팅 게이트 사이의 공간에 매립 절연막(10b)을 매립한다.
다음, 도 2h 및 도 2hh에 도시한 바와 같이, 게이트 커플링 비를 증가시키기 위하여, 약 100 nm 두께의 인-도핑된 폴리실리콘 막(11)을 형성하고, 도 2i 및 도 2ii에 도시된 바와 같이 하층 플로팅 게이트 사이의 공간에 있는 매립 절연막(10b)이 도 2i 및 도 2ii에 도시된 바와 같이 노출될 때 까지 CMP법에 의해 연마시킨다. 그렇게하여, 상층 플로팅 게이트를 형성한다.
그후, 열산화법에 의해 형성된 약 6 nm 두께의 실리콘 산화막, CVD법에 의해 형성된 약 8 nm 두께의 실리콘 질화막 및 CVD법에 의해 형성된 약 6 nm 두께의 실리콘 산화막을 순차적으로 상층 플로팅 게이트의 표면상에 퇴적하여 ONO 막(12)을 형성한다. 이어, 예컨대 그위에 약 100 nm 두께의 인-도핑된 폴리실리콘 막과 약 100 nm 두께의 텅스텐 실리사이드 막을 형성하여 약 200 nm 두께의 폴리사이드 막(13a)을 콘트롤 게이트 재료로 형성한다. 또한 도 1b에 도시한 바와 같은 레지스트 막(R3)을 포토리소그래피에 의해 형성한다. 레지스트 막(R3)을 마스크로 사용하여, 폴리사이드 막(13a), ONO 막(12), 폴리실리콘 막(11a) 및 폴리실리콘 막(3)을 순차적으로 에칭하여 상층 플로팅 게이트(11b)와 하층 플로팅 게이트(3a)로 구성된 플로팅 게이트 및 콘트롤 게이트(13a)를 형성한다. 이어, 레지스트 막(R3)을 제거하고, 도 2j 및 도 2jj에 도시한 바와 같이, 0。, 약 10 내지 40 KeV 및 약 5 x 1012내지 약 5 x 1013/cm2에서 콘트롤 게이트(13a)를 마스크로 사용하여 붕소 주입을 실시하여 메모리 소자 분리용 불순물층(14)을 형성한다.
그후, 층간 절연막, 접촉 홀(hole) 및 금속 배선을 형성하여 반도체 기억장치를 완성한다.
상술한 반도체 기억장치의 제조방법에 따르면, 이하와 같은 다양한 이점을 얻을 수 있다:
1) 본 발명에 따르면, 폴리실리콘 막(3)상의 실리콘 산화막(4)을 제거하면서, HDP-CVD법에 의해 형성된 매립 절연막(10a)을 등방적으로 원형 형상으로 에칭한다. 따라서, 실리콘 산화막(4)의 제거가 완료될 때, 매립 절연막은 하층 플로팅 게이트의 측벽상의 하층 플로팅 게이트(3a)와 동일하거나 조금 작은 두께로 잔존한다. 하층 플로팅 게이트의 측벽상의 매립 절연막의 두께에서의 변화는 실리콘 산화막(4)을 형성하고 이를 제거하기 위한 에칭에서의 차이에 의해 유발된다. 따라서, 하층 플로팅 게이트의 측벽상의 매립 절연막의 두께 변화는 하층 플로팅 게이트(3a)용 재료인 폴리실리콘 막(3)을 약 50 nm 두께로 형성하는 것에 의해 억제되며 실리콘 산화막의 박막화에 의해 두께를 소망하는 두께로 제어할 수 있다.
2) 매립 절연막(10a)이 원형 각부를 갖도록 상방으로 볼록형으로 에칭되므로, 상층 플로팅 게이트인 폴리실리콘 막은 콘트롤 게이트를 형성하기 위해 에칭되는 동안 잔존하지않게된다.
3) 실리콘 산화막(4)과 매립 절연막(10a) 간의 에칭 속도의 차이는 매립 절연막(10a)의 원형부의 곡률에 영향을 준다. 따라서, 에칭 속도 비를 실리콘 산화막(4)/매립 절연막(10a) > 1로 설정하는 것에 의해, 매립 절연막(10a)의 원형부의 폭을 실리콘 산화막의 두께 보다 작게 감소시킬 수 있다. 이는 후단계에서 실시될 상층 플로팅 게이트의 폭을 미세화할 수 있다.
또한 4) 매립 절연막의 원형부를 피복하는 상층 플로팅 게이트의 높이는 실리콘 산화막(4)과 매립 절연막(10a)의 두께를 임의로 설정하는 것에 의해 50 nm 이하로 설정될 수 있다. 따라서, 상층 플로팅 게이트 재료는 에칭 잔류물을 남기는 일없이 콘트롤 게이트의 패터닝과 동시에 에칭될 수 있다.
또한 5) 매립 절연막은 하층 플로팅 게이트와 자기 정합되어 형성될 수 있고 또 상층 플로팅 게이트는 매립 절연막과 자기 정합되어 형성될 수 있다. 따라서, 플로팅 게이트는 미세화될 수 있고 플로팅 게이트의 하부 및 상부에서 플로팅 게이트의 폭 변화를 억제할 수 있고 또 커플링 비의 차이도 방지할 수 있다.
또한 6) 상층 플로팅 게이트의 표면이 평탄화되기 때문에, 층간 절연막의 박막화가 가능하다. 따라서, 층간 절연막을 통한 커플링 비가 증가되고, 기입 속도가 향상되며 콘트롤 게이트용 재료인 도전막이 평탄하게 퇴적될 수 있다. 따라서, 콘트롤 게이트의 과도한 에칭이 경감되어 제조 비용을 절감할 수 있다.
실시예 2
실시예 1에서와 동일한 방식으로, 터널 산화막(2), 폴리실리콘막(3), 실리콘 산화막(4), 실리콘 질화막(5) 및 불순물 층(8a, 9a)을 p-형 반도체 기판(1)의 활성 영역상에 형성한다. 이어, 실리콘 산화막(4)과 실질적으로 동일한 습식 에칭 속도를 갖는 실리콘 산화막(10)을 HDP-CVD법에 의해 형성하고, 희석 플루오르화수소산을 사용한 에칭법에 의해 실리콘 질화막(5)의 상면을 노출시킨다.
이어, 도 3a에 도시한 바와 같이, 실리콘 질화막(5)을 가열된 인산을 사용하여 습식 에칭법으로 제거한다.
다음, 도 3b에 도시한 바와 같이, 실리콘 산화막(4)을 제거하면서 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 매립 절연막(10a)을 원형 형상으로 에칭한다.
그후, 실시예 1에서와 동일한 방식으로 반도체 기억장치를 완성한다.
상술한 반도체 기억장치의 제조방법에 따르면, 1) 매립 절연막(10a)의 원형부는 실리콘 산화막(4)과 매립 절연막(10a)의 에칭 속도를 실질적으로 동일하게 설정하는 것에 의해 폭으로 팽창될 수 있다. 따라서, 매립 절연막의 상방 볼록부의 곡률은 완만하게될 수 있고 또 이 원형부에서 콘트롤 게이트를 형성하기 위한 패터닝은 용이할 수 있다. 또한 플로팅 게이트의 상면 면적을 증대시키는 것에 의해 층간 용량막을 통한 커플링 비 뿐만 아니라 기입 속도를 향상시킬 수 있다.
실시예 3
실시예 1에서와 동일한 방식으로, 터널 산화막(2), 폴리실리콘 막(3), 실리콘 산화막(4) 및 실리콘 질화막(5)을 p-형 반도체 기판의 활성 영역상에 형성하여 하층 플로팅 게이트를 형성한다. 이어, 도 4a 및 도 4aa에 도시한 바와 같이, 약 25 nm 내지 약 75 nm 두께의 실리콘 산화막을 CVD법에 의해 퇴적한 다음 RIE법에 의해 에칭백하여 하층 플로팅 게이트의 측벽상에 사이드월 절연막(7a)을 형성한다.
연속해서, 도 4b 및 도 4bb에 도시한 바와 같이, 하층 플로팅 게이트 및 사이드월 절연막(7a)을 마스크로 사용하여 도 2b에 도시한 것과 동일한 방식의 이온 주입법에 의해 불순물층(8)을 형성한다. 이어, 도 4c 및 도 4cc에 도시한 바와 같이, 가열에 의해 불순물을 활성화시켜 사이드월 절연막(7a) 하방까지 연장되는 불순물층(8a)을 형성한다.
이어, 도 4d 및 도 4dd에 도시한 바와 같이, 도 2c와 동일한 방식으로 이온 주입을 실시하고 가열하여 불순물층(9)을 형성한다.
이어서, 도 4e 및 도 4ee에 도시한 바와 같이, 절연막인 실리콘 산화막(10)을 HDP-CVD법에 의해 약 400 내지 약 600 nm 두께로 퇴적한다. 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 실리콘 산화막(10)의 상부를 제거하여 도 4f 및 도 4ff에 도시한 바와 같은 패터닝된 실리콘 질화막(5)의 상면을 완전히 노출시킨다. 이때, 실리콘 산화막(10)은 사이드월 절연막(7a)을 노출시키지 않을 정도로 제거할 필요가 있다.
그후, 도 4g 및 도 4gg에 도시한 바와 같이, 실리콘 질화막(5)을 가열된 인산을 사용하여 제거한다. 도 4h 및 도 4hh에 도시한 바와 같이 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 실리콘 산화막(4)을 제거하면서 매립 절연막(10a) 및 사이드월 절연막(7a)을 원형 형상으로 에칭한다. 이렇게하여, 매립 절연막(10b) 및 사이드월 절연막(7b)은 하층 플로팅 게이트 사이의 공간에 매립된다.
이어, 도 4i 및 도 4ii에 도시한 바와 같이, 게이트 커플링 비를 증가시키기 위하여, 약 100 nm 두께의 인-도핑된 폴리실리콘 막(11)을 형성하고 하층 플로팅 게이트 사이 공간의 매립 절연막(10b)의 상면이 도 4j 및 도 4jj에 도시한 바와 같이 노출될 때 까지 CMP법에 의해 연마하여 하층 플로팅 게이트를 형성한다.
그후, 도 4k 및 도 4kk에 도시한 바와 같이, 실시예 1에서와 동일한 방식으로 ONO 막(12) 및 폴리사이드 막(13)을 형성한 다음 순차적으로 에칭하여 콘트롤 게이트(13a) 및 상층 플로팅 게이트(11b)와 하층 플로팅 게이트(3a)를 포함하는 플로팅 게이트를 형성한다. 이어, 메모리 소자 분리용 불순물 층(14)을 형성한다.
계속해서, 공지 방법에 의해 층간 절연막, 접촉 홀 및 금속 배선을 형성하여 반도체 기억장치를 완성한다.
상술한 바와 같은 반도체 기억장치의 제조방법에 따르면, 1) 사이드월 절연막(7a)의 폭을 제어하는 것에 의해 매립 절연막(10a)의 원형부의 폭을 용이하게 제어할 수 있다. 특히, 사이드월 절연막(7a)의 폭이 실리콘 산화막(4)의 두께 보다 크면, 매립 절연막(10a)의 원형부의 폭은 실리콘 산화막(4) 및 사이드월 절연막(10a)의 에칭 속도에 상관없이 등방적 에칭에 의한 에칭량에 의해 결정되므로 원형부의 크기를 탁월하게 제어할 수 있다.
또한 2) 사이드월 절연막(7a)을 통하여 불순물을 주입하는 것에 의해 불순물 층을 형성함으로써 사이드월 절연막(7a)의 폭을 제어하는 것에 의해 불순물 층 및 하층 플로팅 게이트(3a)가 중첩되는 영역의 폭을 최적화할 수 있다. 따라서 플로팅 게이트는 용이하게 미세화될 수 있다.
실시예 4
도 5a 및 도 5aa에 도시한 바와 같이, 터널 산화막(2), 폴리실리콘 막(3), 실리콘 산화막(4) 및 실리콘 질화막(5)을 순차적으로 p-형 반도체 기판(1)의 활성 영역상에 형성하여 실시예 1에서와 동일한 방식으로 하층 플로팅 게이트를 형성한다.
이어, 도 5b 및 도 5bb에 도시한 바와 같이, p-형 반도체 기판의 노출 영역 및 폴리실리콘 막(3)의 측벽을 열산화시켜 약 2 내지 약 50 nm 두께의 실리콘 산화막(6)을 형성한다. 열산화에 의해 실리콘 산화막(4)은 치밀화되어 낮은 습식 에칭 속도를 갖는 실리콘 산화막(4a)으로된다.
이어, 도 5c 및 도 5cc에 도시한 바와 같이, 실리콘 산화막(6a)을 하층 플로팅 게이트의 측벽상에만 남기면서 건식 에칭에 의해 p-형 반도체 기판(1)상의 실리콘 산화막(6)을 제거한다. 하층 플로팅 게이트와 실리콘 산화막(6a)을 마스크로 사용하여, 도 2b에 도시한 바와 동일한 방식으로 이온 주입을 실시하여 불순물 층(8)을 형성한다.
이어, 도 5d 및 도 5dd에 도시한 바와 같이, 도 2c에 도시한 바와 동일한 방식으로 이온 주입을 실시하여 불순물층(9)을 형성한다. 그후, 상기 불순물층(8, 9)을 가열에 의해 활성화시킨다.
이어, 도 5e 및 도 5ee에 도시한 바와 같이, 절연막인 매립 절연막(10)을 HDP-CVD법에 의해 약 400 내지 약 600 nm 두께로 퇴적하고 그의 상부를 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 제거하여 도 5f 및 도 5ff에 도시된 바와 같이 패터닝된 실리콘 질화막(5)의 상면을 완전히 노출시킨다.
이어, 도 5g 및 도 5gg에 도시한 바와 같이, 실리콘 질화막(5)을 가열 인산을 사용한 습식 에칭법에 의해 실리콘 질화막(5)을 제거한다. 희석 플루오르화수소산을 사용한 습식 에칭에 의해 실리콘 산화막(4)을 제거하면서 매립 절연막(10a)을 원형 형상으로 에칭한다. 이렇게하여 매립 절연막(10b)을 하층 플로팅 게이트 사이의 공간에 매립시킨다.
이어, 도 5i 및 도 5ii에 도시한 바와 같이, 게이트 커플링 비를 증대시키기 위하여, 약 100 nm 두께의 인-도핑된 폴리실리콘 막(11)을 형성하고 하층 플로팅 게이트 사이의 공간중의 매립 절연막(10b)의 상면이 도 5j 및 도 5jj에 도시한 바와 같이 노출될 때 까지 CMP법에 의해 연마한다. 이렇게하여, 상층 플로팅 게이트로될 폴리실리콘 막(11a)을 형성한다.
그후, 도 5k 및 도 5kk에 도시한 바와 같이, ONO 막(12) 및 폴리사이드 막(13)을 형성한다. 포토리소그래피에 의해 패터닝된 레지스트 막(R3)을 마스크로 사용하여, 콘트롤 게이트(13a) 및 하층 플로팅 게이트(3a) 및 상층 플로팅 게이트(11b)를 포함하는 플로팅 게이트를 RIE법으로 패터닝한다. 이어, 메모리 소자 분리용 불순물층(14)을 형성한다.
이어, 공지 수법으로 층간 절연막, 접촉 홀 및 금속 배선을 형성하여 반도체 기억장치를 완성한다.
상술한 반도체 기억장치의 제조방법에 따르면, 1) 폴리실리콘막(3)의 측벽을 열산화하는 것에 의해 실리콘 산화막(4)의 막질을 치밀화하고, 이 실리콘 산화막(4)의 에칭 속도를, 후공정에서 퇴적하는 매립 절연막(10)의 에칭 속도와 동일 정도로 설정함으로써 매립 절연막(10a)의 원형부의 폭을 보다 넓게할 수 있다. 이에 의해, 매립 절연막(10a)의 상방의 볼록부의 골률을 완만하게하여, 원형부의 콘트롤 게이트의 형성을 용이하게할 수 있다. 또한 플로팅 게이트 상면 면적을 증대시켜 층간 용량막을 통한 커플링 비를 향상시키고 기입 속도를 향상시킬 수 있다.
실시예 5
먼저, 도 6a 및 도 6aa에 도시한 바와 같이, 터널 산화막(2), 폴리실리콘 막(3), 실리콘 산화막(4) 및 실리콘 질화막(5)을 p-형 반도체 기판(1)의 활성 영역상에 형성하여 실시예 1에서와 동일한 방식으로 하층 플로팅 게이트를 형성한다.
이어, 도 6b 및 도 6bb에 도시한 바와 같이, p-형 반도체 기판(1)의 노출 영역 및 폴리실리콘 막(3)의 측벽을 열산화시켜 약 2 내지 약 50 nm 두께의 산화막(6)을 형성한다. 이 열산화에 의해 실리콘 산화막(4)을 낮은 습윤 에칭 속도를 갖는 치밀한 실리콘 산화막(4a)으로된다.
이어, 도 6c 및 도 6cc에 도시한 바와 같이, 절연막 재료로서 약 25 내지 약 75 nm 두께의 실리콘 산화막(7)을 CVD법에 의해 퇴적한 다음 실리콘 산화막(7) 및 산화막(6)을 RIE법에 의해 에칭백하여 하층 플로팅 게이트의 측벽상에 사이드월 절연막(7a, 6a)을 형성한다. 하층 플로팅 게이트 및 사이드월 절연막(7a)을 마스크로 사용하여, 도 2b에 도시한 바와 동일한 방식으로 이온 주입하는 것에 의해 불순물층(8)을 형성한다.
이어, 도 6d 및 도 6dd에 도시한 바와 같이, 도 2c에 도시한 바와 동일한 방식으로 이온 주입하는 것에 의해 불순물층(9)을 형성한다. 가열에 의해 불순물층(8, 9)을 활성화시키고 하층 플로팅 게이트 하방으로 확산시킨다.
이어서, 도 6e 및 도 6ee에 도시한 바와 같이, 절연막인 약 400 내지 약 600 nm 두께의 실리콘 산화막(10)을 HDP-CVD법에 의해 형성한다. 이어, 실리콘 산화막(10)의 상부를 제거하여 도 6f 및 도 6ff에 도시한 바와 같이 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 패터닝된 실리콘 질화막(5)을 완전히 노출시킨다.
이어, 도 6g 및 도 gg에 도시한 바와 같이, 가열된 인산을 사용한 습식 에칭법에 의해 실리콘 질화막(5)을 제거한다. 도 6h 및 도 6hh에 도시한 바와 같이, 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 실리콘 산화막(4)을 제거하면서 매립 절연막(10a) 및 사이드월 절연막(7a)을 원형 형상으로 에칭한다. 이렇게하여, 하층 플로팅 게이트 사이의 공간에 매립 절연막(10b)과 사이드월 절연막(7b)을 매립시킨다.
이어, 게이트 커플링비를 증대시키기 위하여, 도 6i 및 도 6ii에 도시한 바와 같이 약 100 nm 두께의 인-도핑된 폴리실리콘막(11)을 형성하고 매립 절연막(10b)의 상면이 도 6j 및 도 6jj에 도시한 바와 같이 노출될 때 까지 CMP법에 의해 연마시킨다. 이렇게하여 상층 플로팅 게이트로될 폴리실리콘막(11a)을 형성한다.
도 6k 및 도 6kk에 도시한 바와 같이, ONO 막(12) 및 폴리사이드 막(13)을 형성한다. 포토리소그래피에 의해 패터닝된 레지스트 막(R3)을 마스크로 사용하여, 콘트롤 게이트(13a) 및 상층 플로팅 게이트(11b)와 하층 플로팅 게이트(3a)를 포함하는 플로팅 게이트를 RIE법에 의해 패터닝한다. 이어, 메모리 소자 분리용 불순물층(14)을 형성한다.
이어, 층간 절연막, 접촉 홀 및 금속 배선을 공지 수법에 의해 형성하여 반도체 기억장치를 완성한다.
상술한 반도체 기억장치의 제조방법에 따르면, 1) 폴리실리콘 막(3)의 측벽의 열산화에 의해 실리콘 산화막(4)을 치밀화시키고 실리콘 산화막(4)의 에칭 속도를 나중에 퇴적될 매립 절연막(10)의 에칭 속도와 거의 동일한 정도로 설정할 수 있게되어 매립 절연막(10a)의 원형부를 더 넓게할 수 있다.
또한 2) 사이드월 절연막과 매립 절연막(10a) 사이의 에칭 속도를 사이드월 절연막/매립 절연막(10a) > 1로 제어하도록하는 것에 의해 2개의 상이한 곡률을 갖는 원형부를 갖는 상방으로 볼록 형상의 매립 절연막을 형성할 수 있어 원형부 상에서 콘트롤 게이트의 형성을 보다 용이하게할 수 있다.
실시예 6
도 7a 및 도 7aa에 도시한 바와 같이, 터널 산화막(2), 폴리실리콘막(3), 실리콘 산화막(4) 및 실리콘 질화막(5)을 p-형 반도체 기판(1)의 활성 영역상에 순차 적으로 형성하여 실시예 5에서와 동일한 방식으로 하층 플로팅 게이트를 형성한다.
이어, 도 7b 및 도 7bb에 도시한 바와 같이, p-형 반도체 기판(1)의 노출 영역 및 폴리실리콘 막(3)의 측벽을 열산화시켜 약 2 내지 약 50 nm 두께의 산화막(6)을 형성한다. 이 열산화는 실리콘 산화막(4)을 낮은 습윤 에칭 속도를 갖는 치밀한 실리콘 산화막(4a)으로 만든다. 이어, 절연막으로될 약 25 내지 약 75 nm 두께의 실리콘 산화막(7)을 CVD법에 의해 퇴적한다. 이 실리콘 산화막(7) 및 산화막(6)을 RIE법에 의해 에칭백하여 하층 플로팅 게이트의 측벽상에 사이드월 절연막(7a, 6a)을 형성한다.
이어 도 7c 및 도 7cc에 도시한 바와 같이, 하층 플로팅 게이트 및 사이드월 절연막(7a)을 마스크로 사용하여 도 2b에 도시한 것과 동일한 방식으로 이온 주입하는 것에 의해 불순물층(8)을 형성한다. 이어, 도 7d 및 도 7dd에 도시한 바와 같이, 사이드월 절연막(7a) 하방으로 연장된 불순물층(8a)을 가열에 의해 형성한다. 가열은 사이드월 절연막(7a)을 치밀화하는데 충분한 정도로 하고 실리콘 산화막(4a)과 동일 정도의 습식 에칭 속도로 사이드월 절연막을 형성하도록 실시된다.
이어, 도 7e 및 도 7ee에 도시한 바와 같이, 도 2c에 도시한 바와 동일한 방식으로 이온 주입하는 것에 의해 불순물층(8a, 9)을 형성한다. 이 불순물층(8a, 9)을 가열에 의해 활성화하여 하층 플로팅 게이트 하방으로 연장된 불순물층(9a)을 형성한다.
계속해서, 도 7f 및 도 7ff에 도시한 바와 같이, 절연막으로될 약 400 내지 약 600 nm 두께의 실리콘 산화막(10)을 HDP-CVD법에 의해 퇴적한다. 이어, 도 7(g) 및 도 7gg에 도시한 바와 같이, 실리콘 산화막(10)의 상부를 제거하여 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 패터닝된 실리콘 질화막(5)의 상면을 완전히 노출시킨다.
도 7h 및 도 7hh에 도시한 바와 같이, 가열된 인산을 사용한 습식 에칭법에 의해 실리콘 질화막을 제거한다. 이어, 도 7i 및 도 7ii에 도시한 바와 같이, 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 실리콘 산화막(4)을 제거하면서 매립 절연막(10a) 및 사이드월 절연막(7a)을 원형 형상으로 에칭한다. 따라서, 하층 플로팅 게이트 사이의 공간에 매립 절연막(10b, 7b)이 매립된다.
이어, 게이트 커플링 비를 증대시키기 위하여, 도 7j 및 도 7jj에 도시한 바와 같이 약 100 nm 두께의 인-도핑된 폴리실리콘 막(11)을 형성하고 매립 절연막(10b)의 상면이 노출될 때 까지 CMP법에 의해 연마하여 도 7k 및 도 7kk에 도시한 바와 같이 상층 플로팅 게이트로될 폴리실리콘 막(11a)을 형성한다.
이어, 도 7l 및 도 7ll에 도시한 바와 같이, ONO 막(12) 및 폴리사이드 막(13)을 퇴적한다. 포토리소그래피에 의해 패터닝된 레지스트 막(R3)을 마스크로 사용하여, 콘트롤 게이트(13a) 및 상층 플로팅 게이트(11b)와 하층 플로팅 게이트(3a)를 포함하는 플로팅 게이트를 RIE법에 의해 패터닝한다. 이어, 콘트롤 게이트(13a)를 마스크로 사용하여 메모리 소자 분리용 불순물 층(14)을 형성한다.
그후, 층간 절연막, 접촉 홀 및 금속 배선을 공지 수법에 의해 형성하여 반도체 기억장치를 완성한다.
상술한 반도체 기억장치의 제조방법에 따르면, 1) 사이드월 절연막을 형성시킨 후 열처리를 실시하는 것에 의해 사이드월 절연막을 치밀화하고, 이 사이드월 절연막의 에칭 속도를 후공정에서 퇴적할 매립 절연막(10)의 에칭 속도와 동일 정도로 설정함으로써 매립 절연막(10a)의 원형부의 폭을 더 크게할 수 있다. 따라서, 원형부의 곡률은 완만하게되어 원형부상의 콘트롤 게이트의 패터닝을 더 용이하게한다. 또한 플로팅 게이트의 상부 영역을 증가시키면 층간 용량막을 통한 커플링비 뿐만 아니라 기입 속도를 향상시킨다.
또한 2) 사이드월 절연막을 통한 불순물을 주입하는 것에 의해 불순물 층을 형성한다. 따라서 사이드월 절연막의 폭을 제어하는 것에 의해 불순물층 및 하층 플로팅 게이트(3a)가 중복되는 영역의 폭을 최적화시킬 수 있다.
실시예 7
본 실시예는 실시예 6과 동일한 방식으로 실시한다. 먼저, 터널 산화막(2), 폴리실리콘 막(3), 실리콘 산화막(4) 및 실리콘 질화막(5)을 p-형 반도체 기판(1)의 활성 영역상에 형성하여 하층 플로팅 게이트를 형성한다. 사이드월 절연막(7a, 6a)을 하층 플로팅 게이트의 측벽상에 형성한다. 또한 불순물층(8)을 형성한다.
불순물층(8)을 형성한 후, 사이드월 절연막(7a)을 가열하여 치밀화시키고 실리콘 산화막(4a)과 실질적으로 동일한 습식 에칭 속도를 갖는 사이드월 절연막(7b)으로 형성한다. 이어, 불순물층(9)을 형성하고 활성화시킨다.
계속해서, HDP-CVD법에 의해 실리콘 산화막(4a) 및 사이드월 절연막(7b)과 습식 에칭 속도가 거의 동일한 재료에 의해 실리콘 산화막(10)을 400 nm 내지 600 nm 정도, 하층 플로팅 게이트 사이에 퇴적한다. 이어, 도 8a에 도시한 바와 같이, 플루오르화수소산을 사용한 습식 에칭법을 실시하여 실리콘 산화막(5)의 상면을 노출시키고 가열된 인산을 사용하여 실리콘 질화막(5)을 제거한다.
또한 도 8b에 도시한 바와 같이, 희석 플루오르화 수소산을 사용한 습식 에칭법에 의해 실리콘 산화막(4)을 제거하면서 매립 절연막(10a)을 원형 형상으로 에칭한다.
그후, 실시예 1에서와 동일한 방식으로 반도체 기억장치를 완성한다.
상술한 반도체 기억장치의 제조방법에 따르면, 1) 매립 절연막(10a) 및 사이드월 절연막의 에칭 속도를 실질적으로 동일 정도로 설정하는 것에 의해 매립 절연막(10a)의 원형부의 폭을 더 크게 할 수 있다. 이에 따라, 매립 절연막의 상방으로 볼록부의 곡률을 완만하게하여 원형부상의 콘트롤 게이트의 형성을 용이하게한다. 또한 플로팅 게이트의 상면 면적의 증가는 층간 용량막을 통한 커플링 비 뿐만 아니라 기입 속도를 향상시킨다.
실시예 8
도 9a 및 도 9aa에 도시한 바와 같이, p-형 반도체 기판(1)의 활성 영역상에 열산화에 의해 약 10 nm 두께의 실리콘 산화막으로된 터널 산화막(2)을 형성하고, 하층 플로팅 게이트용 재료로서 약 50 nm 두께의 인-도핑된 폴리실리콘 막(3), CVD법에 의해 형성될 절연 막 재료로서 실리콘 산화막(4) 및 절연막으로서 약 200 nm 두께의 실리콘 질화막(5)을 형성한다. 포토리소그래피에 의해 패터닝된 레지스트 막(R1)을 마스크로 사용하여, 실리콘 질화막(5), 실리콘 산화막(4), 폴리실리콘 막(3) 및 터널 산화막(2)을 순차적으로 에칭하여 하층 플로팅 게이트를 형성한다. 이때, 실리콘 질화막(5)과 실리콘 산화막(4)은 테이퍼 형상으로 패터닝한다.
도 9b 및 도 9bb에 도시한 바와 같이, 레지스트 막(R1)을 제거한 다음 하층 플로팅 게이트를 마스크로 사용하여 도 2b에 도시한 바와 동일한 방식으로 이온 주입하는 것에 의해 불순물층(8)을 형성한다. 이어, 도 9c 및 도 9cc에 도시한 바와 같이, -15。 내지 약 -35。, 약 5 내지 약 40 keV 및 약 1 x 1015내지 1 x 1016/cm2에서 비소 이온을 주입하여 불순물층(9)을 형성한다. 그후, 가열에 의해 불순물을 활성화한다.
이어, 도 9d 및 도 9dd에 도시한 바와 같이, HDP-CVD법에 의해 절연막으로서 약 400 내지 약 600 nm 두께의 실리콘 산화막(10)을 퇴적한다. 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 실리콘 산화막(10)의 상부를 제거하여 도 9e 및 도 9ee에 도시한 바와 같은 패터닝된 실리콘 질화막(5)의 상면을 완전히 노출시킨다. 이때, 매립 절연막(10a)을 오버행(overhang) 형상으로 형성한다.
이어, 도 9f 및 도 9ff에 도시한 바와 같이, 가열된 인산을 사용한 습식 에칭법에 의해 실리콘 질화막(5)을 제거한다. 이어, 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 도 9g 및 도 9gg에 도시한 바와 같이 실리콘 산화막(4)을 제거하면서 매립 절연막(10a)을 원형 형상으로 에칭한다. 매립 절연막(10a)의 에칭량을 실리콘 산화막(4)의 제거시 오버헹잉 양 보다 많게 설정함으로써 매립 절연막(10a)의 오버헹잉을 완전히 제거할 수 있다. 이렇게하여, 하층 플로팅 게이트 사이의 공간에 매립 절연막(10b)이 매립된다.
다음, 도 9h 및 도 9hh에 도시한 바와 같이, 게이트 커플링비를 증대시키기 위하여, 약 100 nm 두께의 인-도핑된 폴리실리콘 막(11)을 형성하고 하층 플로팅 게이트 사이 공간의 매립 절연막(10b)의 상면이 노출될 때 까지 도 9i 및 도 9ii에 도시한 바와 같이 CMP 법에 의해 연마한다. 이렇게하여 상층 플로팅 게이트로될 폴리실리콘 막(11a)을 형성한다.
이어, 도 9j 및 도 9jj에 도시한 바와 같이, ONO 막(12)과 폴리사이드 막(13)을 형성한다. 포토리소그래피에 의해 패터닝된 레지스트막(R3)을 마스크로 사용하여, 콘트롤 게이트 (13a) 및 상층 플로팅 게이트(11b)와 하층 플로팅 게이트(3a)를 포함하는 플로팅 게이트를 RIE법에 의해 패터닝한다. 이어, 콘트롤 게이트(13a)를 마스크로 사용하여 메모리 소자 분리용 불순물층(14)을 형성한다.
그후, 공지 수법에 의해 층간절연막, 접촉 홀 및 금속 배선을 형성한다.
상술한 반도체 기억장치의 제조방법에 따르면, 1) 실리콘 산화막(4)과 실리콘 질화막(5)을 테이퍼 형상으로 패터닝한다. 이렇게하여, 보다 작은 곡률의 경사부를 갖는 상방으로 돌출된 매립 절연막을 후단계에서 형성할 수 있다. 따라서, 콘트롤 게이트는 경사부 상에서 용이하게 형성될 수 있다.
또한 2) 실리콘 산화막(4)과 실리콘 질화막(5)의 테이퍼 각도는 후단계에서 형성된 매립 절연막의 경사부의 곡률에 영향을 준다. 따라서, 테이퍼 각도를 제어하면 테이퍼부의 옵셋(offset) 폭에 상당하는 양 만큼 매립 절연막의 경사부의 폭을 적게할 수 있다. 따라서, 플로팅 게이트의 미세화를 용이하게 실현할 수 있다.
실시예 9
실시예 1에서와 동일한 방식으로 터널 산화막(2), 폴리실리콘막(3), 실리콘 산화막(4), 실리콘 질화막(5), 불순물층(8, 9) 및 HDP-CVD법에 의한 실리콘 산화막(10)을 p-형 반도체 기판(1)의 활성 영역상에 형성한다. 이어, 도 10a에 도시한 바와 같이, 실리콘 질화막(5)의 상면을 노출시키고 희석 플루오르화수소산을 사용한 습식 에칭법 대신 CMP법에 의해 연마한다.
이어, 가열된 인산을 사용한 습식 에칭법에 의해 실리콘 질화막(5)을 제거하고 또 도 10b에 도시한 바와 같이 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 실리콘 산화막(4)을 제거하면서 매립 절연막(10a)을 원형 형상으로 에칭백한다.
그후, 반도체 기억장치를 실시예 1에서와 동일한 방식으로 완성한다.
상술한 반도체 기억장치의 제조방법에 따르면, 1) 실리콘 질화막(5)을 매립 절연막(10)을 연마하기 위한 스토퍼(stopper)로 사용함으로써 생성할 매립 절연막(10a)이 실리콘 질화막(5)과 동일한 평탄면을 갖도록한다. 특히, 하층 플로팅 게이트로될 폴리실리콘 막의 측벽에 사이드월 절연막이 형성되어 있는 경우에도 사이드월 절연막이 노출되지 않도록 매립 절연막(10a)의 제거를 제어할 필요가 없어 제조공정이 간단하고 용이하다.
실시예 10
도 11a 및 도 11aa에 도시한 바와 같이, 약 10 nm 두께의 실리콘 산화막으로된 터널 산화막(2)을 열산화에 의해 p-형 반도체 기판(1)의 활성 영역상에 형성하고, 하층 플로팅 게이트 재료인 약 50 nm 두께의 인-도핑된 폴리실리콘막(3), CVD법에 의해 형성된 절연막 재료로서 약 50 내지 약 150 nm 두께의 실리콘 산화막(4) 및 절연막 재료로서 약 300 nm 두께의 실리콘 질화막(5a)을 그위에 형성한다. 포토리소그래피에 의해 패터닝된 레지스트 막(R1)을 마스크로 사용하여, 실리콘 질화막(5), 실리콘 산화막(4), 폴리실리콘 막(3) 및 터널 산화막(2)을 순차적으로 에칭하여 하층 플로팅 게이트를 형성한다.
도 11b 및 도 11bb에 도시한 바와 같이, 레지스트 막(R1)을 제거한 다음 하층 플로팅 게이트를 마스크로 사용하여 도 2b에 도시한 바와 동일한 방식으로 이온 주입하는 것에 의해 불순물층(8)을 형성한다. 이어, 도 11c 및 도 11cc에 도시한 바와 같이, 약 -15。 내지 약 -35。, 약 5 내지 약 40 keV 및 약 1 x 1015내지 약 1 x 1016/cm2에서 비소 이온을 주입하는 것에 의해 불순물층(9)을 형성한다. 이어, 이 불순물을 가열에 의해 활성화시킨다.
이어, 도 11d 및 도 11dd에 도시한 바와 같이, 절연막 재료로서 약 500 내지 약 700 nm 두께의 실리콘 산화막(10)을 HDP-CVD법에 의해 퇴적한다. 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 실리콘 산화막(10)의 상부를 제거하여 도 11e 및 도 11ee에 도시한 바와 같이 패터닝된 실리콘 질화막(5)의 상면을 완전히 노출시킨다. 이때, 실리콘 산화막(4)의 상면과 실리콘 산화막(10)의 상면 사이에 레벨 차는 나중에 실시될 실리콘 산화막(4)의 제거시 후퇴될 실리콘 산화막(10)의 두께보다 더 클 필요가 있다.
그후, 도 11f 및 도 11ff에 도시한 바와 같이, 가열 인산을 사용한 습식 에칭법에 의해 실리콘 질화막(5)을 제거한다. 이어, 도 11g 및 도 11gg에 도시한 바와 같이, 희석 플루오르화수소산을 사용한 습식 에칭법에 의해 실리콘 산화막(4)을 제거하면서 매립 절연막(10a)을 원형 형상으로 에칭백한다. 그 결과, 매립 절연막(10b)의 상부 측면은 반도체 기판에 대하여 수직한 면을 갖는 형상으로 된다.
이어, 도 11h 및 도 11hh에 도시한 바와 같이, 게이트 커플링비를 증대시키기 위하여, 약 200 nm 두께의 인-도핑된 폴리실리콘 막(11)을 형성하고 하층 플로팅 게이트 사이 공간의 매립된 절연막(10b)이 노출될 때 까지 CMP법에 의해 연마하여 하층 플로팅 게이트 재료로서 폴리실리콘 막(11a)을 형성한다. CMP법에 의한 연마가 정확하지 않더라도, 폴리실리콘 막(11a)의 상면 면적, 즉 ONO 막으로 피복될 상면 면적은 폴리실리콘막(11a)의 연마면을 매립 절연막(10b)의 수직한 면과 교차하는 범위로 제어하는 것에 의해 억제될 수 있다.
또한 도 11j 및 도 11jj에 도시한 바와 같이, 폴리실리콘 막(11a)을 마스크로 사용하여 매립 절연막(10b)을 에칭백하여 폴리실리콘 막(11a)의 측벽을 노출시킨다. 매립 절연막(10b)은 폴리실리콘 막(11a)의 만곡부가 노출되지 않도록, 즉 폴리실리콘막(11a)의 수직 측벽만이 노출되도록 에칭백될 필요가 있다.
또한 도 11k 및 도 11kk에 도시된 바와 같이, ONO 막(12) 및 폴리사이드 막(13)을 퇴적한다. 포토리소그래피에 의해 패터닝된 레지스트 막(R3)을 마스크로 사용하여, 콘트롤 게이트(13a) 및 상층 플로팅 게이트(11b) 및 하층 플로팅 게이트(3a)를 포함하는 플로팅 게이트를 RIE법으로 형성한다. 이어, 콘트롤 게이트(13a)를 마스크로 사용하여 메모리 소자 분리용 불순물층(14)을 형성한다.
이어, 층간절연막, 접촉 홀 및 금속 배선을 공지 수법으로 형성하여 반도체 기억장치를 완성한다.
상술한 반도체 기억장치의 제조방법에 따르면, 1) 폴리실리콘 막(11a) 사이의 매립 절연막(10b)의 상부는 폴리실리콘막(11a)의 만곡부가 노출되지 않을 정도로 에칭백된다. 따라서 노출 수직 측벽의 면적을 증대시키는 것에 의해 표면적을 증대시킬 수 있고 또 층간 용량막을 통한 커플링 비 및 기입 속도를 향상시킬 수 있다.
실시예 11
도 12에 도시한 바와 같이, 본 실시예의 반도체 기억장치에서는, 터널 산화막(2)을 개재한 하층 플로팅 게이트(3a) 및 상층 플로팅 게이트(11b)를 포함하는 2층 구조의 플로팅 게이트를 p-형 반도체 기판의 활성 영역상에 형성하고 또 이 플로팅 게이트상에 용량 절연막으로서 ONO 막(12)을 개재하여 콘트롤 게이트(13a)를 형성한다. 하층 플로팅 게이트(3a)는 기판 표면에 대하여 실질적으로 수직한 측벽을 갖는다. 상층 플로팅 게이트(11b)는 하층 플로팅 게이트(3a)상에 형성되며 거의 테이퍼 상인 측벽을 갖는다.
플로팅 게이트의 형상에 상응하는 거의 테이퍼 형상의 매립 절연막(10b)을 플로팅 게이트 사이의 공간에 배치한다.
이어, 하층 플로팅 게이트(3a)의 양측에는 서로 비대칭이고 각각 콘트롤 게이트(13a0에 직교하는 불순물층(8a, 9a)을 배치한다.
하층 플로팅 게이트(3a)의 형상에 따른 매립 절연막(10b)의 높이는 하층 플로팅 게이트(3a)가 콘트롤 게이트(13a), ONO 막(12) 및 플로팅 게이트의 에칭 후에도 잔존하지 않도록 결정된다.
상술한 바와 같은 반도체 기억장치는 층상 구조이고 전기적으로 접속된 2개의 도전성 재료로 구성된다. 하층 플로팅 게이트로될 폴리실리콘 막의 측벽과 접촉하는 매립 절연막은 콘트롤 게이트가 형성될 때 폴리실리콘 막이 잔존하지 않도록 형성된다. 따라서, 콘트롤 게이트는 용이하게 형성될 수 있으며 메모리 소자의 불량을 피할 수 있다.
또한 매립 절연막은 그의 상면을 향하여 테이퍼 형상과 하층 플로팅 게이트와 인접한 수직 측벽부를 갖도록 형성된다. 적어도 테이퍼 부의 측벽상에 상층 플로팅 게이트로될 폴리실리콘 막을 자기 정합적으로 형성하므로, 매립 절연막은 콘트롤 게이트의 형성(패터닝)을 충분히 견딜 수 있는 정도의 막두께를 가질 수 있다.
또한 매립 절연막의 테이퍼 부에서는 에칭되는 동안 생성한 반응 생성물을 제거하면서 폴리실리콘 막을 상층 플로팅 게이트로 패터닝하므로, 에칭 불량이 발생하지 않는다.
본 발명에 따른 반도체 기억장치의 제조방법에 따르면, 플로팅 게이트간의 거리가 감소될 수 있어 단위 면적당 비트선의 개수를 증가시키고 셀 면적을 감소시킬 수 있다. 플로팅 게이트의 상면을 연마하면 층간 용량막의 박막화를 실현하여 기입 속도를 향상시킨다. 또한 플로팅 게이트의 측벽에서 절연막의 두께를 보다 정확하게 제어할 수 있어 전하유지특성 및 디스터번스(disturbance) 특성을 향상시킬 수 있다. 따라서, 신뢰성 높은 반도체 기억장치를 제조할 수 있다.

Claims (11)

  1. (a) 반도체 기판상에 터널 산화막, 하층 플로팅 게이트로될 제1 도전막, 제1 절연막 및 제2 절연막을 순차적으로 형성하고 제2 절연막, 제1 절연막, 제1 도전막 및 터널 산화막을 소망하는 형상으로 패터닝하는 단계;
    (b) 수득한 반도체 기판의 전면에 제3 절연막을 형성하는 단계;
    (c) 제2 절연막이 노출될 때 까지 상기 제3 절연막을 후퇴시키는 단계;
    (d) 상기 제2 절연막을 제거하는 단계;
    (e) 상기 제3 절연막을 더 후퇴시키면서 상기 제1 절연막을 제거하는 단계;
    (f) 상기 제1 도전막 및 상기 제3 절연막 상에 상층 플로팅 게이트로될 제2 도전막을 형성하는 단계;
    (g) 상기 제3 절연막이 노출될 때 까지 상기 제2 도전막을 평탄화시키는 단계; 및
    (h) 상기 제2 도전막 및 상기 제3 절연막 상에 층간 용량막 및 콘트롤 게이트로될 제3 도전막을 형성하고, 또 상기 제3 도전막, 층간 용량막, 제2 도전막 및 제1 도전막을 패터닝하여 플로팅 게이트와 콘트롤 게이트를 형성하는 단계;
    를 포함하는 반도체 기억장치의 제조방법.
  2. 제1항에 있어서, 상기 제3 절연막 및 상기 제1 절연막의 에칭 속도가 거의 동일한 제조방법.
  3. 제1항에 있어서, 패터닝된 제1 도전막의 측벽에 제1 절연막과 에칭 속도가 거의 동일한 사이드월 절연막을 형성하는 제조방법.
  4. 제1항에 있어서, 패터닝된 제1 도전막의 측벽을 열산화하여 패터닝된 제1 도전막의 측벽상에 산화막을 형성하는 제조방법.
  5. 제1항에 있어서, 패터닝된 제1 도전막을 열산화한 후 제1 도전막의 측벽에 사이드월 절연막을 형성하는 제조방법.
  6. 제5항에 있어서, 사이드월 절연막을 열처리에 의해 치밀화하여 그의 에칭 속도를 제1 절연막과 거의 동일하게 설정하는 제조방법.
  7. 제6항에 있어서, 제3 및 제1 절연막의 에칭 속도가 거의 동일한 제조방법.
  8. 제1항에 있어서, 단계(a)에서 제1 및 제2 절연막을 테이퍼 형상으로 패터닝하는 제조방법.
  9. 제1항에 있어서, 단계(c)에서 에칭 또는 연마에 의해 제3 절연막의 후퇴를 실시하는 제조방법.
  10. 제1항에 있어서, 단계 (g)에서 제3 절연막이 노출될 때 까지 제2 도전막을 평탄화시킨 다음 제2 도전막의 측벽을 부분적으로 노출시키도록 제3 절연막을 후퇴시키는 제조방법.
  11. 반도체 기판상에 터널 산화막을 개재하여 형성된 복수의 플로팅 게이트;
    상기 플로팅 게이트상에 형성된 층간 용량막; 및
    상기 층간 용량막상에 형성된 콘트롤 게이트로 구성되며;
    상기 플로팅 게이트는 측벽이 상기 반도체 기판의 표면에 대하여 거의 수직하게 형성된 하층 플로팅 게이트와 상기 하층 플로팅 게이트상에 거의 역 테이퍼 상으로 형성된 상층 플로팅 게이트로 구성되고,
    상기 플로팅 게이트 사이에는 상기 하층 및 상층 플로팅 게이트의 형상에 대응하여 반도체 기판의 표면에 대하여 거의 수직한 하부 측면과 거의 테이퍼 상으로 형성된 상부 측면을 갖는 절연막이 형성되어 있는 반도체 기억장치.
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