JP2001044301A - 半導体記憶装置の製造方法及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】フローティングゲートの微細化を図り、かつコ
ントロールゲートの加工を容易にする半導体記憶装置の
製造方法を提供すること。 【解決手段】（ａ）基板上に下層フローティングゲート
（ＦＧ）用第１導電膜、第１及び第２絶縁膜を形成し、
パターニングし、（ｂ）得られた基板上に第３絶縁膜を
埋め込み、（ｃ）第３絶縁膜を第２絶縁膜が露出するま
で後退させ、（ｄ）第２絶縁膜を除去し、（ｅ）第３絶
縁膜を後退させながら第１絶縁膜を除去し、（ｆ）得ら
れた基板上に上層ＦＧ用第２導電膜を形成し、（ｇ）第
２導電膜を第３絶縁膜が露出するまで平坦化し、（ｈ）
得られた基板上に層間容量膜及びコントロールゲート
（ＣＧ）用第３導電膜を形成し、パターニングしてＦ
Ｇ、層間容量膜及びＣＧを順次形成してなる半導体記憶
装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関し、より詳細には、フローティングゲート
及びコントロールゲートを有し、フローティングゲート
間に絶縁膜を配置させる半導体記憶装置の製造方法に関
する。

【０００２】

【従来の技術】従来から、フローティングゲート及びコ
ントロールゲートを有する半導体記憶装置において、低
電圧化を図るために、カップリング比（Ｃ₂／（Ｃ₁＋Ｃ
₂）、Ｃ₁：フローティングゲート・半導体基板間の結合
容量、Ｃ₂：フローティングゲート・コントロールゲー
ト間の結合容量）を増大させる方法が、例えば、特開平
９−１０２５５４号公報に提案されている。以下に、こ
の方法における半導体記憶装置の製造方法を説明する。
なお、図２８（ａ）〜図２９（ｇ）は図２７（ａ）にお
けるＸ−Ｘ’線断面図であり、図２８（ａ’）〜図２９
（ｇ’）は図２７（ａ）におけるＹ−Ｙ’線断面図を示
す。

【０００３】まず、図２８（ａ）及び（ａ’）に示した
ように、Ｐ型半導体基板２１の活性領域上に、熱酸化法
により膜厚１０ｎｍ程度のトンネル酸化膜２２を形成
し、さらに、下層フローティングゲート用の材料とし
て、膜厚が１００ｎｍ〜２００ｎｍで、燐が不純物とし
てドープされたポリシリコン膜２３を形成する。その上
に、レジストを塗布し、フォトリソグラフィ技術により
パターニングしてレジストパターンＲ１（図２７（ｂ）
参照）を形成する。次いで、レジストパターンＲ１をマ
スクとして用いて、反応性イオンエッチングによりポリ
シリコン膜２３、トンネル酸化膜２２を順次エッチング
してフローティングゲートに加工する。

【０００４】続いて、図２８（ｂ）及び（ｂ’）に示し
たように、レジストパターンＲ１及びポリシリコン膜２
３をマスクとして用いて、例えば、砒素を基板表面に対
する法線方向から７°傾斜させて（以下、単に「７°
で」と記す）、７０ｋｅＶの加速エネルギー、１×１０
¹⁵／ｃｍ²のドーズ でイオン注入し、高濃度の不純物層
２９を形成する。

【０００５】次に、レジストパターンＲ１を除去した
後、図２８（ｃ）及び（ｃ’）に示したように、ポリシ
リコン膜２３をマスクとして用いて、例えば、燐を基板
表面に垂直な方向から（以下、単に「０°で」と記
す）、５０ＫｅＶ、３×１０¹³／ｃｍ²でイオン注入
し、低濃度の不純物層２８を形成する。

【０００６】図２８（ｄ）及び（ｄ’）に示したよう
に、得られた半導体基板２１を、窒素雰囲気中で、９０
０℃、１０分間熱処理を行うことにより、不純物が活性
化された不純物層２８ａ及び２９ａを形成する。

【０００７】図２８（ｅ）及び（ｅ’）に示したよう
に、半導体基板１上全面に、ＣＶＤ（化学気相成長）法
により膜厚２００〜３００ｎｍ程度のシリコン酸化膜を
形成し、ポリシリコン膜２３が露出するまで反応性イオ
ンエッチングによりシリコン酸化膜をエッチバックし
て、フローティングゲート間のスペースに埋め込み絶縁
膜３０を形成する。この際、ポリシリコン膜２３の側壁
が一部露出する程度に埋め込み絶縁膜３０を配置させ
る。

【０００８】次に、図２９（ｆ）及び（ｆ’）に示した
ように、ゲートカップリング比を上げるために、半導体
基板１上全面に、燐が不純物としてドープされたポリシ
リコン膜を１００ｎｍ程度堆積し、このポリシリコン膜
を反応性イオンエッチングによりエッチバックすること
により、フローティングゲートの突起部となるポリシリ
コン膜３１を形成する。

【０００９】続いて、図２９（ｇ）及び（ｇ’）に示し
たように、熱酸化法により得られた半導体基板２１上
に、６ｎｍのシリコン酸化膜、ＣＶＤ法による８ｎｍの
シリコン窒化膜、６ｎｍのシリコン酸化膜を順次堆積す
ることにより、フローティングゲートとコントロールゲ
ートとの間の誘電膜となるＯＮＯ膜３２を形成し、さら
に、その上に、燐が不純物としてドープされたポリシリ
コン膜を１００ｎｍ、タングステンシリサイド膜を１０
０ｎｍを順次堆積することにより、膜厚２００ｎｍのポ
リサイド膜を形成する。その上に、レジストを塗布し、
フォトリソグラフィ技術によりパターニングしてレジス
トパターンＲ３（図２７（ｂ）参照）を形成する。続い
て、レジストパターンＲ３をマスクとして用いて、反応
性イオンエッチングにより、ポリサイド膜、ＯＮＯ膜３
２、ポリシリコン膜３１及びポリシリコン膜２３を順次
エッチングして、コントロールゲート１３及びフローテ
ィングゲート２３ａ、３１ａを形成する。

【００１０】レジストＲ３を除去した後、コントロール
ゲート３３をマスクとして用いて、例えば、硼素を０
°、１０〜４０ＫｅＶ、５×１０¹²〜５×１０¹³／ｃｍ
²でイオン注入し、メモリ素子分離用の不純物層３４を
形成する。。その後、公知の技術により、層間絶縁膜、
コンタクトホール及びメタル配線を形成し、半導体記憶
装置を完成する。上記のように、カップリング比Ｃ₂／
Ｃ₁を増大させたソース／ドレイン非対称の半導体記憶
装置の等価回路図を図３０に示す。

【００１１】図３０において、Tr.00〜Tr.32はフローテ
イングゲートを有するメモリセルであり、WL０〜３はメ
モリセルのコントロールゲートと接続されたワード線、
BL０〜３はメモリセルのドレイン／ソース共通拡散配線
層と接続されたビット線である。ワード線WL０はTr.0
0、Tr.01、Tr.02のコントロールゲートと、ワード線WL
１はTr.10、Tr.11、Tr.12のコントロールゲートと（以
下省略）それぞれ接続されている。また、ビット線ＢＬ
１はTr.01、Tr.11、Tr.21、Tr.31のドレイン又はTr.0
0、Tr.10、Tr.20、Tr.30のソースとに接続されており、
ビット線ＢＬ２はTr.02、Tr.12、Tr.22、Tr.32のドレイ
ン又はTr.01、Tr.11、Tr.21、Tr.31のソースとに接続さ
れている。

【００１２】また、図３０におけるTr.11を選択した時
の読み出し、書き込み及び消去の動作電圧を表１に示
す。さらに、図３１はTr.11を選択して読み出す状態、
図３２はTr.11を選択して書き込む状態、図３３はTr.11
を含むワード線ＷＬ１に接続されたTr.10 、Tr.12を消
去する状態を示す。

【００１３】

【表１】

【００１４】メモリセルの書き込みの定義をVth＜２
Ｖ、消去の定義をVth＞４Ｖとする。読み出し時におい
ては、図３１及び表１に示したように、コントロールゲ
ートに３Ｖ印加し、基板とドレインとを接地し、ソース
に１Ｖ印加することで電流ｉが流れ、メモリセルの情報
を読み出すことができる。

【００１５】書き込み時においては、図３２及び表１に
示したように、Tr.１１の書き込みには、コントロール
ゲートに−１２Ｖ印加し、基板を接地し、ドレインに４
Ｖ印加することでドレインとフローティングゲートのオ
ーバーラップ領域の薄い酸化膜に流れるＦＮトンネル電
流を用いて、フローティングゲートから電子を引き抜く
ことにより行うことができる。このとき、正の電圧が印
加されたドレインと共通のTr.１0のソースにも４Ｖの電
圧が印加されるが、不純物濃度が薄いために基板側に空
乏層が広がり、実際にソースとフローティングゲートの
オーバーラップ領域の薄い酸化膜に加わる電界はＦＮト
ンネル電流が発生するのには不充分となり、その結果、
選択的にドレイン側（高濃度不純物層側）とオーバーラ
ップしているフローティングゲートを有するメモリセル
にのみ書き込みが行われる。

【００１６】消去時においては、図３３及び表１に示し
たように、Tr.１１の消去には、コントロールゲートに
１２Ｖ印加し、ソース／ドレイン及び基板に−８Ｖ印加
することで、チャネル全体に流れるＦＮトンネル電流を
用いてフローティングゲートへ電子を注入することによ
り行うことができる。この際、Tr.１１とワード線ＷＬ
１を介して接続されたTr.１0、Tr.１２のコントロール
ゲートとソース／ドレイン／基板との間の印加電圧状態
は同じで、選択されたワードラインに接続されたメモリ
セルは同時に消去される。

【００１７】

【発明が解決しようとする課題】図２９（ｇ）及び
（ｇ’）に示したように、フローティングゲート２３
ａ、３１ａとなるポリシリコン膜２３、３１及びコント
ロールゲート１３となるポリサイド膜をパターニングす
る際、ポリサイド膜、ＯＮＯ膜１２及びポリシリコン膜
３１をエッチング除去した時点で、埋め込み絶縁膜３０
が露出するため、埋め込み絶縁膜３０がエッチング保護
膜としての機能も果たす。また、この埋め込み絶縁膜３
０表面には、ポリシリコンのエッチングに対して高選択
比を保つ反応生成物３５が生成され、この反応生成物３
５が、埋め込み絶縁膜３０の表面を保護することとな
る。

【００１８】このような状態で、ポリシリコン膜２３の
エッチングがさらに進行すると、図３４（ａ）に示した
ように、埋め込み絶縁膜３０の側部である垂直面にポリ
シリコン膜２３の一部２３ｂが、埋め込み絶縁膜３０の
高さよりもやや低いフェンス状に残存する。これは、図
３４（ｂ）に示したように、埋め込み絶縁膜３０の表面
に生成される反応生成物３５の張り出し又は埋め込み絶
縁膜３０側部のポリシリコンの反応生成物３５による被
膜によって、埋め込み絶縁膜３０の側部のポリシリコン
膜２３ｂのエッチングの進行が、局所的に鈍化するため
である。

【００１９】このように、ポリシリコン膜２３ｂの埋め
込み絶縁膜３０側部における残存により、コントロール
ゲートのパターニング時に分離されるはずのフローティ
ングゲートが短絡することとなり、半導体記憶装置の不
良を招く。上記のような、埋め込み絶縁膜３０との選択
比が高いポリシリコンエッチング条件をポリシリコン膜
２３の加工に用いる場合、フェンス状のポリシリコン膜
２３ｂが残らない条件は、埋め込み絶縁膜３０の高さが
５０ｎｍ程度以下である。

【００２０】一方、埋め込み絶縁膜３０との選択比の低
いポリシリコンエッチング条件をポリシリコン膜２３の
加工に用いる場合、埋め込み絶縁膜３０の表面に生成さ
れる反応生成物が抑制される。したがって、ポリシリコ
ンエッチング中に埋め込み絶縁膜が膜減りし、埋め込み
絶縁膜３０の垂直部の高さが小さくなる。この高さが５
０ｎｍ以下になった場合に限り、フェンス状の導電膜が
残存しなくなる。

【００２１】しかし、上述の選択比の低いポリシリコン
エッチング条件を用いると、導電膜のエッチングを完了
した時点で、埋め込み絶縁膜３０の高さを５０ｎｍ以下
に制御することは困難である。つまり、埋め込み絶縁膜
３０を成膜した際のプロセスのばらつきと、埋め込み絶
縁膜３０にエッチバックした際のプロセスのばらつきと
を考慮し、さらに導電膜のエッチングの際の膜べりのば
らつきを考慮して、総合的に埋め込み絶縁膜３０の膜厚
を制御することは非常に困難である。

【００２２】また、後工程で形成されるコントロールゲ
ート３３等の上層膜の形成等を含むプロセスのばらつき
を考慮した場合、これらプロセスのばらつきを下層膜で
ある埋め込み絶縁膜３０等で吸収するためには、埋め込
み絶縁膜３０との選択比が高い導電膜を使用することが
必須となる。このように、絶縁膜との選択比が高い導電
膜を使用することが必要となる一方で、導電膜の側部で
接する絶縁膜を薄膜化することも必要となる。

【００２３】さらに、コントロールゲート３３を形成す
る際のパターニングにおいては、コントロールゲート用
の導電膜、ＯＮＯ膜３２及びフローティングゲート用の
導電膜のエッチングが必要になるため、ＯＮＯ膜３２の
エッチング量に相当する膜厚を考慮した厚膜のエッチン
グ保護膜を要する。つまり、エッチング保護膜として機
能するフローティングゲート用の導電膜の間に埋め込ま
れる埋め込み絶縁膜３０を、ＯＮＯ膜３２の垂直被覆部
の高さとＯＮＯ膜３２自身の膜厚の合計膜厚より厚くす
る必要がある。しかし、すでに述べたように、埋め込み
絶縁膜３０の薄膜化と、このような厚膜化とは両立せ
ず、コントロールゲート３３の加工を困難にする。

【００２４】また、カップリング比の増大を目的とした
フローティングゲートの突起部となる導電膜をエッチバ
ック法により加工する際、フローティングゲート間のス
ペース幅が突起部となる導電膜の膜厚の約３倍以上なけ
れば、突起部となる導電膜がスペースに埋め込まれてし
まい、エッチバックではサイドウォールスペーサ状に加
工できない。よって、このようなスペースの確保のため
に、半導体記憶装置を微細化することは困難となる。

【００２５】本発明は上記課題に鑑みなされたものであ
り、フローティングゲート及びコントロールゲートを有
する半導体記憶装置において、コントロールゲート加工
時に用いるエッチング保護膜を、下層フローティングゲ
ートに対して自己整合的に形成し、さらに上層フローテ
ィングゲートをエッチング保護膜に対して自己整合的に
形成することにより、メモリセルの微細化を図るととも
に、コントロールゲートの加工を容易にすることができ
る半導体記憶装置の製造方法を提供することを目的とす
る。

【００２６】

【課題を解決するための手段】本発明によれば、（ａ）
半導体基板上にトンネル酸化膜、下層フローティングゲ
ートとなる第１導電膜、第１絶縁膜及び第２絶縁膜を順
次形成し、これら第２絶縁膜、第１絶縁膜、第１導電膜
及びトンネル酸化膜を、順次、所望の形状にパターニン
グし、（ｂ）得られた半導体基板上全面に第３絶縁膜を
形成して、前記パターニングされた第１導電膜間に第３
絶縁膜を埋め込み、（ｃ）該第３絶縁膜を前記第２絶縁
膜が露出するまで後退させ、（ｄ）前記第２絶縁膜を除
去し、（ｅ）前記第３絶縁膜を後退させながら前記第１
絶縁膜を除去し、（ｆ）前記第１導電膜及び第３絶縁膜
上に、上層フローティングゲートとなる第２導電膜を形
成し、（ｇ）前記第２導電膜を第３絶縁膜が露出するま
で平坦化し、（ｈ）前記第２導電膜及び第３絶縁膜上に
層間容量膜及びコントロールゲートとなる第３導電膜を
形成し、これら第３導電膜、層間容量膜、第２導電膜、
第１導電膜をパターニングして、

【００２７】半導体基板上にトンネル酸化膜を介してフ
ローティングゲート、層間容量膜及びコントロールゲー
トを順次形成してなる半導体記憶装置の製造方法が提供
される。また、本発明によれば、半導体基板上にトンネ
ル酸化膜を介して形成された複数のフローティングゲー
トと、該フローティングゲート上に形成された層間容量
膜と、該層間容量膜上に形成されたコントロールゲート
から構成され、

【００２８】前記フローティングゲートは、側面が前記
半導体基板に対してほぼ垂直に形成された側面を有する
下層フローティングゲートと、該下層フローティングゲ
ートの上にほぼ逆テーパ状に形成された上層フローティ
ングゲートとからなり、前記フローティングゲート間
に、下層及び上層フローティングゲートの形状に対応し
て、下部側面が半導体基板に対してほぼ垂直に形成さ
れ、上部側面がほぼテーパ状に形成された絶縁膜が形成
されてなる半導体記憶装置が提供される。

【００２９】

【発明の実施の形態】本発明の半導体記憶装置の製造方
法における工程（ａ）においては、まず、半導体基板上
にトンネル酸化膜、下層フローティングゲートとなる第
１導電膜、第１絶縁膜及び第２絶縁膜を順次形成し、こ
れらの膜を、順次、所望の形状にパターニングする。

【００３０】ここで使用される半導体基板は、通常半導
体記憶装置に使用されるものであれば特に限定されるも
のではなく、例えば、シリコン、ゲルマニウム等の元素
半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物
半導体が挙げられる。なかでもシリコンが好ましい。ト
ンネル酸化膜は、公知の方法、例えば、シリコン酸化膜
を熱酸化法等によって、膜厚７〜１５ｎｍ程度で形成す
ることができる。

【００３１】第１導電膜は、通常フローティングゲート
に使用される導電膜であれば、特に限定されるものでは
なく、例えば、ポリシリコン；銅、アルミニウム等の金
属；タングステン、タンタル、チタン等の高融点金属；
高融点金属とのシリサイド；ポリサイド等が挙げられる
が、中でもポリシリコンが好ましい。第１導電膜は、ス
パッタ法、蒸着法、ＣＶＤ法等で、膜厚５０〜１５０ｎ
ｍ程度で形成することができる。

【００３２】第１絶縁膜は、例えば、シリコン酸化膜、
シリコン窒化膜等の比較的エッチングレートの大きな膜
を、ＣＶＤ法等によって、膜厚５０〜１５０ｎｍ程度で
形成することができる。また、第２絶縁膜は、例えば、
シリコン酸化膜等を、ＣＶＤ法等によって、膜厚３００
〜８００ｎｍ程度で形成することができる。なお、第１
及び第２絶縁膜は、後工程において形成される他の膜と
のエッチングレート等を考慮して、その材料、膜質及び
成膜方法等を適宜選択することができる。

【００３３】これら第２絶縁膜、第１絶縁膜、第１導電
膜及びトンネル酸化膜のパターニングは、公知のフォト
リソグラフィ及びエッチング工程により、所望の形状の
レジストマスクを形成し、このレジストマスクを用いて
行うことができる。また、パターニングの際、第１絶縁
膜と第２絶縁膜とをテーパ状にパターニングしてもよ
い。ここでのテーパ角度は、後工程である工程（ｅ）に
おける、いわゆるラウンドエッチの円弧の傾斜角度又は
円率に影響を与えるものであるため、これら角度等を考
慮して適宜選択することができる。例えば、６０〜９０
°程度が挙げられる。テーパ状にパターニングする方法
は、公知の方法、例えば、エッチングを２ステップで行
い、それぞれのエッチング中に、パターン側壁に発生す
る反応生成物をコントロールする方法等が挙げられる。

【００３４】なお、工程（ｂ）の前に、さらに、パター
ニングされた第１導電膜の側壁に、第１絶縁膜とエッチ
ングレートがほぼ等しいサイドウォール絶縁膜、熱酸化
膜又は熱酸化膜とサイドウォール絶縁膜との双方を形成
してもよい。なお、サイドウォール絶縁膜は、第１導電
膜の側壁のみならず、第１及び第２絶縁膜の側壁に配置
していてもよい。サイドウォール絶縁膜としては、例え
ば、第１絶縁膜と同様の方法で形成した同様の材料の膜
が挙げられる。また、成膜時には第１絶縁膜よりもエッ
チングレートは大きいが、熱処理等による緻密化によっ
て第１絶縁膜とエッチングレートをほぼ同じとする膜で
もよい。サイドウォール絶縁膜の形成方法は、公知の方
法、例えば、所定の膜厚の絶縁膜を得られた半導体基板
上全面に堆積し、エッチバックすることにより形成する
ことができる。

【００３５】また、熱酸化膜は、第１導電膜が形成され
た半導体基板を、例えば、酸素雰囲気下又は空気中で、
８００〜１０００℃程度の温度範囲で、１〜１００分間
程度の熱処理することにより形成することができる。熱
酸化膜の膜厚は、例えば２〜５０ｎｍ程度が挙げられ
る。なお、熱酸化によって、第１導電膜側壁のみなら
ず、露出している半導体基板表面においても熱酸化膜が
形成されることとなるため、熱処理が終わった後に、半
導体基板表面の熱酸化膜は、例えば、ドライエッチング
により除去することが好ましい。

【００３６】さらに、熱酸化により熱酸化膜を形成した
後、絶縁膜を堆積し、これら絶縁膜及び熱酸化膜を順次
エッチバックすることにより、パターニングされた第１
導電膜の側壁及び第１導電膜の外周部の半導体基板上に
熱酸化膜を、さらに熱酸化膜上と第２及び第３絶縁膜の
側壁とにサイドウォール絶縁膜を形成してもよい。

【００３７】工程（ｂ）において、得られた半導体基板
上全面に第３絶縁膜を形成する。第３絶縁膜としては、
希ＨＦを用いた等方エッチングにより、第1絶縁膜と第
３絶縁膜とのエッチングレートがほぼ同じとなるような
絶縁膜が挙げられる。例えば、第１絶縁膜として、ＣＶ
Ｄシリコン酸化膜を形成した場合には、第３絶縁膜とし
ては、ＣＶＤシリコン酸化膜、プラズマＣＶＤ法による
シリコン酸化膜、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶ
Ｄ）法によるシリコン酸化膜等が挙げられる。第３絶縁
膜の膜厚は、４００〜６００ｎｍ程度が挙げられる。

【００３８】工程（ｃ）において、第３絶縁膜を第２絶
縁膜が露出するまで後退させる。ここでの後退させる方
法は、第２及び第３絶縁膜の材料、膜質等により、適宜
選択することができる。例えば、ふっ酸、熱リン酸、硝
酸、硫酸等を用いたウェットエッチング、ＲＩＥ法等の
ドライエッチング、ＣＭＰ（化学的機械的研磨）法等種
々の方法が挙げられる。第２絶縁膜としてシリコン窒化
膜、第３絶縁膜としてＨＤＰ−ＣＶＤシリコン酸化膜を
用いた場合には、ふっ酸を用いたウェットエッチング、
ＣＭＰ法等が好ましい。

【００３９】工程（ｄ）において、第２絶縁膜を除去す
る。ここでの除去は、工程（ｃ）における後退させる方
法と同様の方法が挙げられるが、第３絶縁膜に比べて第
２絶縁膜を選択的にエッチングすることができる方法が
好ましい。第２絶縁膜としてシリコン窒化膜、第３絶縁
膜としてＨＤＰ−ＣＶＤシリコン酸化膜を用いた場合に
は、熱リン酸を用いたウェットエッチングが好ましい。

【００４０】工程（ｅ）において、第３絶縁膜を後退さ
せながら第１絶縁膜を除去する。つまり、ここでの除去
は、第１絶縁膜を完全に除去するが、第３絶縁膜は完全
に除去されず、第１絶縁膜近傍の角部から、いわゆるラ
ウンドエッチされるように除去することが好ましい。具
体的な除去方法は、工程（ｃ）における後退させる方法
と同様の方法が挙げられるが、第３絶縁膜のエッチング
レートが第１絶縁膜のエッチングレートよりも小さい
か、ほぼ同じにエッチングすることができる方法を選択
することが好ましい。例えば、ふっ酸を用いたウェット
エッチングが好ましい。なお、第１及び第３絶縁膜のエ
ッチングレートの差は、第３絶縁膜のラウンドエッチの
傾斜角度に影響を与える。つまり、第３絶縁膜のエッチ
ングレートが第１絶縁膜のエッチングレートとほぼ同じ
場合には、第３絶縁膜のエッチングレートが小さい場合
に比較して、第３絶縁膜のラウンドエッチの傾斜角度が
緩やかになり、その後工程であるコントロールゲートの
加工、特に傾斜部での加工が容易となる。

【００４１】また、先の工程において、パターニングさ
れた第１導電膜の側壁に第１絶縁膜とエッチングレート
がほぼ等しいサイドウォール絶縁膜、熱酸化膜又は熱酸
化膜とサイドウォール絶縁膜との双方が形成されている
場合には、ここでの第３絶縁膜のラウンドエッチの傾斜
角度がこれらサイドウォール絶縁膜や熱酸化膜のエッチ
ングレートに応じて緩やか又は急峻となるように調整す
ることができる。特に、熱酸化膜を形成したり、サイド
ウォール絶縁膜を形成した後に熱処理をする場合には、
第２絶縁膜やサイドウォール絶縁膜を、この熱処理によ
って緻密化して、エッチングレートを低下させることが
できるため、この工程における第３絶縁膜のラウンドエ
ッチの傾斜角度を容易に調整することができる。

【００４２】工程（ｆ）において、第１導電膜及び第３
絶縁膜上に、上層フローティングゲートとなる第２導電
膜を形成する。ここでの第２導電膜は、第１導電膜と同
様の方法で形成した、同様の材料の膜を挙げることがで
きる。なかでも、ポリシリコンが好ましい。なお、第１
導電膜と第２導電膜は必ずしも同一の膜である必要はな
いが、同一の膜で形成することが好ましい。第２導電膜
の膜厚は、第１導電膜の膜厚、残存する第３絶縁膜の膜
厚等により、適宜調整することができるが、残存する第
３絶縁膜の膜厚より若干厚膜に、具体的には１００〜２
００ｎｍ程度の膜厚で形成することが好ましい。

【００４３】工程（ｇ）において、第２導電膜を第３絶
縁膜が露出するまで平坦化する。ここでの平坦化は、工
程（ｃ）における後退させる方法と同様の方法が挙げら
れるが、なかでも、ＣＭＰ法が好ましい。これにより、
第２導電膜及び第３絶縁膜の表面を平坦化することがで
きる。なお、この工程の後、さらに、第２導電膜の側壁
の一部が露出するように、第３絶縁膜を若干除去する工
程を追加してもよい。この際の第３絶縁膜の除去は、第
３絶縁膜を選択的に除去できる方法を選択することが好
ましく、除去する第３絶縁膜の膜厚は、１０〜５０ｎｍ
程度が挙げられる。

【００４４】工程（ｈ）において、第２導電膜及び第３
絶縁膜上に層間容量膜及びコントロールゲートとなる第
３導電膜を形成する。層間容量膜としては、例えば、シ
リコン酸化膜、シリコン窒化膜、これらの積層膜等を、
上述した方法と同様の方法で形成することができる。層
間容量膜の膜厚は、１０〜２０ｎｍ程度が挙げられる。
第３導電膜は、第１導電膜と同様の方法で形成した、同
様の材料の膜を挙げることができる。なお、第１導電膜
と第３導電膜は同一の膜又は異なる膜のいずれでもよ
い。なかでも、高融点金属のポリサイド膜が好ましい。
第３導電膜の膜厚は、特に限定されるものではなく、例
えば、１００〜３００ｎｍ程度が挙げられる。これら第
３導電膜、層間容量膜、第２導電膜、第１導電膜を順次
パターニングする。パターニングは、工程（ａ）と同様
に行うことができる。

【００４５】これらの工程により、工程（ａ）で予備的
にパターニングされた第１導電膜を下層フローティング
ゲートとして、工程（ｇ）で第３絶縁膜の間に埋め込ま
れて表面が平坦化された第２導電膜を上層フローティン
グゲートとして形成することができるとともに、上層フ
ローティングゲート上に形成された第３導電膜を、複数
のフローティングゲート上に一体的形状のコントロール
ゲートとして、さらに層間容量膜を第３導電膜と同じ形
状に形成することができる。

【００４６】なお、本発明の半導体記憶装置の製造方法
においては、所望の工程前、中、後に、低濃度及び／又
は高濃度不純物層を形成するためのイオン注入を行うこ
とが好ましい。この場合のイオン注入は、不純物層がフ
ローティングゲートの両側で対称に形成されるように行
ってもよいし、非対称に形成されるように行ってもよ
い。また、イオン注入は、不純物層の形成位置、不純物
濃度、イオン注入方法等に応じて、基板に対して垂直な
方向から又は所定角度傾斜させて行ってもよい。

【００４７】本発明の半導体記憶装置の製造方法により
得られた半導体記憶装置は、実質的には、従来例で述べ
た動作と同様に動作させることができる。以下に、本発
明の半導体記憶装置の製造方法及び半導体記憶装置の実
施の形態を図面に基づいて説明する。

【００４８】実施の形態１ この実施の形態で形成する半導体記憶装置は、図１
（ａ）に示すように、下層フローティングゲートとその
上に積層された上層フローティングゲートとからなるフ
ローティングゲートと、フローティングゲート上に形成
されたコントロールゲートとを有する。

【００４９】以下に、このような半導体記憶装置の製造
方法を説明する。なお、図２（ａ）〜図４（ｊ）は図１
（ａ）におけるＸ−Ｘ’線断面図であり、図２（ａ’）
〜図４（ｊ’）は図１（ａ）におけるＹ−Ｙ’線断面図
を示す。まず、図２（ａ）及び（ａ’）に示したよう
に、Ｐ型半導体基板１の活性領域上に、熱酸化法によ
り、膜厚１０ｎｍ程度のシリコン酸化膜からなるトンネ
ル酸化膜２、その上に膜厚５０ｎｍで、下層フローティ
ングゲートの材料となる燐が不純物としてドープされた
ポリシリコン膜（以下「燐ドープポリシリコン膜」と称
する）３、膜厚５０ｎｍ〜１５０ｎｍ程度のＣＶＤ法に
よるシリコン酸化膜４、膜厚２００ｎｍ程度のシリコン
窒化膜５を順次堆積する。その後、シリコン窒化膜５上
に、図１（ｂ）に示すように、フォトリソグラフィ技術
によりパターニングされたレジストＲ１を形成する。こ
のレジストＲ１をマスクとして用いて、反応性イオンエ
ッチングによりシリコン窒化膜５、シリコン酸化膜４、
ポリシリコン膜３、トンネル酸化膜２を順次エッチング
して下層フローティングゲートの加工を行う。

【００５０】次に、レジストＲ１を除去した後、図２
（ｂ）及び（ｂ’）に示したように、フローティングゲ
ートをマスクとして用いて、例えば、砒素を０°から、
５〜４０ＫｅＶ、５×１０¹²〜５×１０¹³／ｃｍ²のド
ーズでイオン注入し、さらに図２（ｃ）及び（ｃ’）に
示したように、例えば、砒素を−７〜−２５°から、５
〜４０ＫｅＶ、１×１０¹⁵〜１×１０¹⁶／ｃｍ²のドー
ズでイオン注入して不純物層８、９を形成し、熱処理に
よって不純物を活性化する。続いて、図２（ｄ）及び
（ｄ’）に示したように、ＨＤＰ−ＣＶＤ法によりシリ
コン酸化膜１０を膜厚４００ｎｍ〜６００ｎｍ程度堆積
する。

【００５１】次いで、図３（ｅ）及び（ｅ’）に示した
ように、ウエットエッチバック法（希釈弗酸）によって
シリコン酸化膜１０の表面をエッチングし、パターニン
グされたシリコン窒化膜５の上面を完全に露出させる。
なお、シリコン窒化膜５直上であって、シリコン酸化膜
１０の表面には、ＨＤＰ−ＣＶＤ法による酸化膜に特有
の突起が形成されているが、この際のエッチングでは、
この突起を除去しながら行われる。

【００５２】その後、図３（ｆ）及び（ｆ’）に示した
ように、シリコン窒化膜５を熱リン酸にて除去し、さら
に、図３（ｇ）及び（ｇ’）に示したように、ウエット
エッチバック法（希釈弗酸）によってシリコン酸化膜４
を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチ
を行う。このようにして、下層フローティングゲート間
のスペースに、埋め込み絶縁膜１０ｂの埋め込みを行っ
た。

【００５３】次に、図３（ｈ）及び（ｈ’）に示したよ
うに、ゲートカップリング比を上げるために、燐が不純
物としてドープされたポリシリコン膜１１を膜厚１００
ｎｍで堆積し、図４（ｉ）及び（ｉ’）に示したよう
に、ＣＭＰ法によって下層フローティングゲート間のス
ペースの埋め込み絶縁膜１０ｂを露出させるまでポリシ
リコン膜１１を研磨することにより、上層フローティン
グゲートの加工を行う。

【００５４】その後、上層フローティングゲート表面
に、熱酸化法により６ｎｍのシリコン酸化膜を、ＣＶＤ
法により８ｎｍのシリコン窒化膜を、さらに６ｎｍのシ
リコン酸化膜を順次堆積してＯＮＯ膜１２を形成し、そ
の上に、例えば、燐ドープポリシリコン膜を１００ｎ
ｍ、タングステンシリサイド膜を１００ｎｍ順次堆積
し、コントロールゲートの材料となるポリサイド膜１３
ａを膜厚２００ｎｍで堆積する。次に、フォトリソグラ
フィ技術により、図１（ｂ）に示すようなレジストＲ３
を形成し、このレジストＲ３をマスクとして用いて、反
応性イオンエッチングによりコントロールゲートとなる
ポリサイド膜１３、ＯＮＯ膜１２、ポリシリコン膜１１
ａ、ポリシリコン膜３を順次エッチングして、コントロ
ールゲート１３ａを形成するとともに、上層フローティ
ングゲート１１ｂと下層フローティングゲート３ａとか
らなるフローティングゲートを形成する。続いて、レジ
ストＲ３を除去し、コントロールゲート１３ａをマスク
として用いて、例えば、硼素を０°、１０〜４０Ｋｅ
Ｖ、５×１０¹²〜５×１０¹³／ｃｍ²でイオン注入し、
メモリ素子分離用の不純物層１４を形成する。その後、
公知の技術により、層間絶縁膜、コンタクトホール及び
メタル配線を形成し、半導体記憶装置を完成する。

【００５５】上記のような半導体記憶装置の製造方法に
よれば、下層フローティングゲート３ａとなるポリシ
リコン膜３の膜厚を５０ｎｍ程度にしておくことで、後
工程において、ポリシリコン膜３上のシリコン酸化膜４
を除去しながら、ＨＤＰ−ＣＶＤ酸化による埋め込み絶
縁膜１０ａを等方的にラウンドエッチすることによっ
て、シリコン酸化膜４を除去した時点で、下層フローテ
ィングゲート側壁には、フローティングゲートと同じ又
はそれ以下の膜厚の埋め込み絶縁膜が残存することとな
る。このように、埋め込み絶縁膜１０ａの下層フローテ
ィングゲート側壁近傍の膜厚のばらつきは、シリコン酸
化膜４の成膜及び除去時のエッチングばらつきによって
決まり、埋め込み絶縁膜１０の成膜ばらつきと独立して
考えられる。したがって、シリコン酸化膜４の薄膜化す
ることにより、このばらつきを抑えることができ、下層
フローティングゲート側壁近傍の埋め込み絶縁膜１０ａ
を所望の膜厚になるように制御よく形成することができ
る。

【００５６】また、埋め込み絶縁膜１０ａがラウンド
エッチされ、この埋め込み絶縁膜１０ａが、円弧状で上
に凸の傾斜を備えた形状に加工されることにより、コン
トロールゲート加工時において、上層フローティングゲ
ートとなるポリシリコン膜のエッチ残りが発生しにくく
なる。

【００５７】さらに、シリコン酸化膜４と埋め込み絶
縁膜１０ａとのエッチングレートの比は、埋め込み絶縁
膜１０ａのラウンドエッチの円弧部の傾斜角度に作用す
るため、シリコン酸化膜４と埋め込み絶縁膜１０ａとの
エッチレートの比をシリコン酸化膜４／埋め込み絶縁膜
１０ａ＞１に制御することにより、埋め込み絶縁膜のラ
ウンドエッチの幅をシリコン酸化膜の膜厚以下とするこ
とができ、これにより、後工程で形成される上層フロー
ティングゲートの幅を微細化することが可能となる。

【００５８】また、シリコン酸化膜４と埋め込み絶縁
膜１０ａとの膜厚を任意に設定することで、上層フロー
ティングゲートの円弧垂直部の高さを５０ｎｍ程度以下
とすることができるため、コントロールゲートをパター
ニングする際に同時にパターニングされる上層フローテ
ィングゲート材料のエッチ残りを防止することができ
る。

【００５９】さらに、下層フローティングゲートに対
して自己整合的に埋め込み絶縁膜を形成することがで
き、さらに、この埋め込み絶縁膜に対して自己整合的に
上層フローティングゲートを形成することができるた
め、フローティングゲートの微細化を図ることができる
とともに、フローティングゲート下面のゲート幅とフロ
ーティングゲート上面のゲート幅とのばらつきを抑える
ことができ、ひいては、カップリング比のばらつきを抑
えることができる。

【００６０】また、上層フローティングゲートの表面
が平坦化されるため、その上に形成される層間容量膜の
薄膜化が可能となり、層間容量膜を介したカップリング
比が向上し、書き込み速度が向上するとともに、コント
ロールゲートとなる導電膜を平坦に堆積することができ
るため、コントロールゲート加工時のオーバーエッチ量
を少なくさせ、製造コストを低減等を図ることができ
る。

【００６１】実施の形態２ 実施の形態１と同様の工程により、Ｐ型半導体基板１の
活性領域上に、トンネル酸化膜２、ポリシリコン膜３、
シリコン酸化膜４、シリコン窒化膜５、不純物層８ａ、
９ａを形成し、さらに、ＨＤＰ−ＣＶＤ法により、シリ
コン酸化膜４とウェットエッチレートがほぼ等しいシリ
コン酸化膜１０を形成し、ウエットエッチバック法（希
釈弗酸）によってシリコン窒化膜５の上面を露出させ
る。続いて、図５（ａ）に示したように、シリコン窒化
膜５を熱リン酸にて除去する。さらに、図５（ｂ）に示
したように、ウエットエッチバック法（希釈弗酸）によ
ってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１
０ａのラウンドエッチを行う。その後、実施の形態１と
同様の工程により、半導体記憶装置を完成する。

【００６２】上記のような半導体記憶装置の製造方法に
よれば、シリコン酸化膜４と埋め込み絶縁膜１０ａと
のエッチングレートがほぼ等しくすることにより、埋め
込み絶縁膜１０ａのラウンドエッチの幅をより広くする
ことができる。これにより、円弧状で上に凸の傾斜を緩
やかにし、傾斜部でのコントロールゲートの加工を容易
とすることができる。また、フローティングゲート上面
の面積を増大させて、層間容量膜を介したカップリング
比を向上させ、ひいては、書き込み速度を向上させるこ
とができる。

【００６３】実施の形態３ まず、実施の形態１と同様に、Ｐ型半導体基板１の活性
領域上に、トンネル酸化膜２、ポリシリコン膜３、シリ
コン酸化膜４、シリコン窒化膜５を順次形成し、下層フ
ローティングゲートの加工を行う。次に、図６（ａ）及
び（ａ’）に示したように、ＣＶＤ法によりシリコン酸
化膜を膜厚２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオ
ンエッチングによりシリコン酸化膜をエッチバックし
て、下層フローティングゲート側壁にサイドウォール絶
縁膜７aを形成する。

【００６４】続いて、図６（ｂ）及び（ｂ’）に示した
ように、下層フローティングゲート及びサイドウォール
絶縁膜７aをマスクとして用いて、図２（ｂ）と同様に
イオン注入して不純物層８を形成し、図６（ｃ）及び
（ｃ’）に示したように、熱処理によって不純物を活性
化し、サイドウォール絶縁膜７aの下方にまで延びる不
純物層８ａを形成する。次いで、図６（ｄ）及び
（ｄ’）に示したように、図２（ｃ）と同様にイオン注
入し、熱処理を行って、不純物層９を形成する。

【００６５】次に、図７（ｅ）及び（ｅ’）に示したよ
うに、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン
酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図７
（ｆ）及び（ｆ’）に示したように、ウエットエッチバ
ック法（希釈弗酸）によってシリコン酸化膜１０の表面
を除去し、パターニングされたシリコン窒化膜５の上面
を完全に露出する。ただし、この際、シリコン酸化膜１
０は、サイドウォール絶縁膜７ａが露出しない程度に除
去することが必要である。

【００６６】その後、図７（ｇ）及び（ｇ’）に示した
ように、シリコン窒化膜５を熱リン酸にて除去し、さら
に、図７（ｈ）及び（ｈ’）に示したように、ウエット
エッチバック法（希釈弗酸）によってシリコン酸化膜４
を除去しつつ、埋め込み絶縁膜１０ａ及びサイドウォー
ル絶縁膜７ａのラウンドエッチを行う。このようにし
て、下層フローティングゲート間のスペースに埋め込み
絶縁膜１０ｂ及びサイドウォール絶縁膜７ｂの埋め込み
を行う。

【００６７】次いで、図８（ｉ）及び（ｉ’）に示した
ように、ゲートカップリング比を上げるために、燐ドー
プポリシリコン膜１１を膜厚１００ｎｍで堆積し、図８
（ｊ）及び（ｊ’）に示したように、ＣＭＰ法によって
下層フローティングゲート間のスペースの埋め込み絶縁
膜１０ｂを露出させるまでポリシリコン膜１１を研磨す
ることにより、上層フローティングゲートの加工を行
う。

【００６８】その後、図８（ｋ）及び（ｋ’）に示した
ように、実施の形態１と同様に、ＯＮＯ膜１２、ポリサ
イド膜１３を形成し、順次エッチングして、コントロー
ルゲート１３ａを形成するとともに、上層フローティン
グゲート１１ｂと下層フローティングゲート３ａとから
なるフローティングゲートを形成し、メモリ素子分離用
の不純物層１４を形成する。続いて、公知の技術によ
り、層間絶縁膜、コンタクトホール及びメタル配線を形
成し、半導体記憶装置を完成する。

【００６９】上記のような半導体記憶装置の製造方法に
よれば、さらに、サイドウォール絶縁膜７ａの幅を制
御することにより、容易に埋め込み絶縁膜１０ａのラウ
ンドエッチの幅を制御することが可能となる。特に、シ
リコン酸化膜４の膜厚よりもサイドウォール絶縁膜７ａ
の幅を大きくした場合には、シリコン酸化膜４と埋め込
み絶縁膜１０ａとのエッチングレート比には関係なく、
埋め込み絶縁膜１０ａの円弧の幅が等方エッチ量で決ま
るため、ラウンドエッチの幅の制御性に優れている。ま
た、サイドウォール絶縁膜７ａを通して不純物を注入
して不純物層を形成するため、サイドウォール絶縁膜７
ａの幅を制御することにより、不純物層が下層フローテ
ィングゲート３ａとオーバーラップする幅の最適化を行
うことができるため、フローティングゲートの微細化を
容易に実現することができる。

【００７０】実施の形態４ まず、図９（ａ）及び（ａ’）に示したように、実施の
形態１と同様に、Ｐ型半導体基板１の活性領域上に、ト
ンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜
４、シリコン窒化膜５を順次形成し、下層フローティン
グゲートの加工を行う。

【００７１】次いで、図９（ｂ）及び（ｂ’）に示した
ように、Ｐ型半導体基板１の露出した部分及びポリシリ
コン膜３の側壁を熱酸化して、膜厚が２〜５０ｎｍ程度
の熱酸化膜６を形成する。なお、この熱酸化により、シ
リコン酸化膜４は、緻密化されてウエットエッチのレー
トが低いシリコン酸化膜４ａとなる。

【００７２】その後、図９（ｃ）及び（ｃ’）に示した
ように、Ｐ型半導体基板１上のシリコン酸化膜６をドラ
イエッチにより除去し、下層フローティングゲート側壁
にのみシリコン酸化膜６ａを残存させる。この下層フロ
ーティングゲート及びをシリコン酸化膜６aをマスクと
して用いて、図２（ｂ）と同様にイオン注入することに
より、不純物層８を形成する。続いて、図９（ｄ）及び
（ｄ’）に示したように、図２（ｃ）と同様にイオン注
入することにより、不純物層９を形成する。この後、熱
処理によって不純物層８、９を活性化する。

【００７３】次いで、図１０（ｅ）及び（ｅ’）に示し
たように、ＨＤＰ−ＣＶＤ法により、絶縁膜となる埋め
込み絶縁膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、
図１０（ｆ）及び（ｆ’）に示したように、ウエットエ
ッチバック法（希釈弗酸）によってシリコン酸化膜１０
の表面を除去し、パターニングされたシリコン窒化膜５
の上面を完全に露出する。

【００７４】その後、図１０（ｇ）及び（ｇ’）に示し
たように、シリコン窒化膜５を熱リン酸にて除去し、さ
らに、図１０（ｈ）及び（ｈ’）に示したように、ウエ
ットエッチバック法（希釈弗酸）によってシリコン酸化
膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエ
ッチを行う。このようにして、下層フローティングゲー
ト間のスペースに埋め込み絶縁膜１０ｂの埋め込みを行
う。

【００７５】続いて、図１１（ｉ）及び（ｉ’）に示し
たように、ゲートカップリング比を上げるために、燐ド
ープポリシリコン膜１１を１００ｎｍ堆積し、図１１
（ｊ）及び（ｊ’）に示したように、ＣＭＰ法によって
下層フローティングゲート間のスペースの埋め込み絶縁
膜１０ｂを露出させるまで、ポリシリコン膜１１を研磨
することにより、上層フローティングゲートとなるポリ
シリコン膜１１ａに加工する。

【００７６】その後、図１１（ｋ）及び（ｋ’）に示し
たように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、
フォトリソグラフィ技術によりパターニングされたレジ
ストＲ３をマスクとして用いて、反応性イオンエッチン
グによりコントロールゲート１３ａを形成するととも
に、下層フローティングゲート３ａ及び上層フローティ
ングゲート１１ｂからなるフローティングゲートを形成
し、メモリ素子分離用の不純物層１４を形成する。次い
で、公知の技術により、層間絶縁膜、コンタクトホール
及びメタル配線を形成し、半導体記憶装置を完成する。

【００７７】上記のような半導体記憶装置の製造方法に
よれば、ポリシリコン膜３の側壁を熱酸化することに
より、シリコン酸化膜４の膜質を緻密化し、このシリコ
ン酸化膜４のエッチングレートを、後工程で堆積する埋
め込み絶縁膜１０のエッチングレートと同程度とするこ
とができ、埋め込み絶縁膜１０ａのラウンドエッチの幅
をより広くすることができる。これにより、円弧状で上
に凸の傾斜を緩やかにし、傾斜部でのコントロールゲー
トの加工を容易とすることができる。また、フローティ
ングゲート上面の面積を増大させて、層間容量膜を介し
たカップリング比を向上させ、ひいては、書き込み速度
を向上させることができる。

【００７８】実施の形態５ まず、図１２（ａ）及び（ａ’）に示したように、実施
の形態１と同様に、Ｐ型半導体基板１の活性領域上に、
トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜
４、シリコン窒化膜５を順次形成し、下層フローティン
グゲートの加工を行う。

【００７９】次いで、図１２（ｂ）及び（ｂ’）に示し
たように、Ｐ型半導体基板１の露出した部分及びポリシ
リコン膜３の側壁を熱酸化して、膜厚が２〜５０ｎｍ程
度の熱酸化膜６を形成する。なお、この熱酸化により、
シリコン酸化膜４は、緻密化されてウエットエッチのレ
ートが低いシリコン酸化膜４ａとなる。

【００８０】その後、図１２（ｃ）及び（ｃ’）に示し
たように、ＣＶＤ法により絶縁膜となるシリコン酸化膜
７を２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオンエッ
チングによりシリコン酸化膜７及び熱酸化膜６をエッチ
バックして、下層フローティングゲート側壁にサイドウ
ォール絶縁膜７ａ、６ａを形成する。続いて、下層フロ
ーティングゲート及びサイドウォール絶縁膜７aをマス
クとして用いて、例えば、図２（ｂ）と同様にイオン注
入することにより、不純物層８を形成する。

【００８１】次に、図１２（ｄ）及び（ｄ’）に示した
ように、図２（ｃ）と同様にイオン注入して不純物層９
を形成する。この後、熱処理によって不純物層８、９を
活性化し、さらに、不純物層８、９を下層フローティン
グゲート下にまで拡散させる。続いて、図１３（ｅ）及
び（ｅ’）に示したように、ＨＤＰ−ＣＶＤ法により、
絶縁膜となるシリコン酸化膜１０を４００ｎｍ〜６００
ｎｍ程度堆積し、図１３（ｆ）及び（ｆ’）に示したよ
うに、ウエットエッチバック法（希釈弗酸）によってシ
リコン酸化膜１０の表面を除去し、パターニングされた
シリコン窒化膜５の上面を完全に露出する。

【００８２】その後、図１３（ｇ）及び（ｇ’）に示し
たように、シリコン窒化膜５を熱リン酸にて除去し、さ
らに、図１３（ｈ）及び（ｈ’）に示したように、ウエ
ットエッチバック法（希釈弗酸）によってシリコン酸化
膜４を除去しつつ、埋め込み絶縁膜１０ａ及び７ａのラ
ウンドエッチを行う。このようにして、下層フローティ
ングゲート間のスペースに埋め込み絶縁膜１０ｂ及び７
ｂの埋め込みを行う。

【００８３】その後、図１４（ｉ）及び（ｉ’）に示し
たように、ゲートカップリング比を上げるために、燐ド
ープポリシリコン膜１１を１００ｎｍ堆積し、図１４
（ｊ）及び（ｊ’）に示したように、ＣＭＰ法によって
下層フローティングゲート間のスペースの埋め込み絶縁
膜１０ｂを露出させるまでポリシリコン膜１１を研磨す
ることにより、上層フローティングゲートとなるポリシ
リコン膜１１ａに加工する。

【００８４】続いて、図１４（ｋ）及び（ｋ’）に示し
たように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、
フォトリソグラフィ技術によりパターニングされたレジ
ストＲ３をマスクとして用いて、反応性イオンエッチン
グによりコントロールゲート１３ａを形成するととも
に、上層フローティングゲート１１ｂと下層フローティ
ングゲート３ａとからなるフローティングゲートを形成
し、メモリ素子分離用の不純物層１４を形成する。次い
で、公知の技術により、層間絶縁膜、コンタクトホール
及びメタル配線を形成し、半導体記憶装置を完成する。

【００８５】上記のような半導体記憶装置の製造方法に
よれば、ポリシリコン膜３の側壁を熱酸化することに
より、シリコン酸化膜４の膜質を緻密化し、このシリコ
ン酸化膜４のエッチングレートを、後工程で堆積する埋
め込み絶縁膜１０のエッチングレートと同程度とするこ
とができ、埋め込み絶縁膜１０ａのラウンドエッチの幅
をより広くすることができる。また、サイドウォール
絶縁膜と埋め込み絶縁膜１０ａとのエッチングレートの
比を、サイドウォール絶縁膜／埋め込み絶縁膜１０ａ＞
１に制御することにより、階段状でかつ円弧状の上に凸
の埋め込み絶縁膜を形成することができ、傾斜部でのコ
ントロールゲートの加工を容易とすることができる。

【００８６】実施の形態６ まず、図１５（ａ）及び（ａ’）に示したように、実施
の形態５と同様に、Ｐ型半導体基板１の活性領域上に、
トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜
４、シリコン窒化膜５を順次形成し、下層フローティン
グゲートの加工を行う。

【００８７】次いで、図１５（ｂ）及び（ｂ’）に示し
たように、Ｐ型半導体基板１の露出した部分及びポリシ
リコン膜３の側壁を熱酸化して、膜厚が２〜５０ｎｍ程
度の熱酸化膜６を形成する。なお、この熱酸化により、
シリコン酸化膜４は、緻密化されてウエットエッチのレ
ートが低いシリコン酸化膜４ａとなる。続いて、ＣＶＤ
法により絶縁膜となるシリコン酸化膜７を２５ｎｍ〜７
５ｎｍ程度堆積し、反応性イオンエッチングによりシリ
コン酸化膜７及びシリコン酸化膜６をエッチバックし
て、下層フローティングゲート側壁にサイドウォール絶
縁膜７ａ、６ａを形成する。

【００８８】次に、図１５（ｃ）及び（ｃ’）に示した
ように、下層フローティングゲート及びサイドウォール
絶縁膜７aをマスクとして用いて、図２（ｂ）と同様に
イオン注入することにより、不純物層８を形成し、図１
５（ｄ）及び（ｄ’）に示したように、熱処理によっ
て、サイドウォール絶縁膜７aの下にまで広がる不純物
層８ａを形成する。この際の熱処理は、サイドウォール
絶縁膜７ａを緻密化するのに十分なものとし、シリコン
酸化膜４ａと同程度のウエットエッチのレートであるサ
イドウォール絶縁膜７ｂとする。

【００８９】続いて、図１６（ｅ）及び（ｅ’）に示し
たように、例えば、図２（ｃ）と同様にイオン注入し、
熱処理することによって不純物層８ａ、９を活性化し、
下層フローティングゲート下にまで広がる不純物層９ａ
を形成する。次に、図１６（ｆ）及び（ｆ’）に示した
ように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコ
ン酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図
１６（ｇ）及び（ｇ’）に示したように、ウエットエッ
チバック法（希釈弗酸）によってシリコン酸化膜１０の
表面を除去し、パターニングされたシリコン窒化膜５の
上面を完全に露出する。

【００９０】その後、図１６（ｈ）及び（ｈ’）に示し
たように、シリコン窒化膜５を熱リン酸にて除去し、さ
らに、図１７（ｉ）及び（ｉ’）に示したように、ウエ
ットエッチバック法（希釈弗酸）によってシリコン酸化
膜４を除去しつつ、埋め込み絶縁膜１０ａ及び７ａのラ
ウンドエッチを行う。このようにして、下層フローティ
ングゲート間のスペースに埋め込み絶縁膜１０ｂ及び７
ｂの埋め込みを行う。

【００９１】次いで、図１７（ｊ）及び（ｊ’）に示し
たように、ゲートカップリング比を上げるために、燐ド
ープポリシリコン膜１１を１００ｎｍ堆積し、図１７
（ｋ）及び（ｋ’）に示したように、ＣＭＰ法によって
下層フローティングゲート間のスペースの埋め込み絶縁
膜１０ｂを露出させるまでポリシリコン膜１１を研磨す
ることにより、上層フローティングゲートとなるポリシ
リコン膜１１ａに加工する。

【００９２】続いて、図１７（ｌ）及び（ｌ’）に示し
たように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、
フォトリソグラフィ技術によりパターニングされたレジ
ストＲ３をマスクとして用いて、反応性イオンエッチン
グによりコントロールゲート１３ａを形成するととも
に、上層フローティングゲート１１ｂと下層フローティ
ングゲート３ａとからなるフローティングゲートを形成
し、メモリ素子分離用の不純物層１４を形成する。次い
で、コントロールゲート１３ａをマスクとして用いて、
メモリ素子分離用の不純物層１４を形成する。その後、
公知の技術により、層間絶縁膜を形成しコンタクトホー
ル、及びメタル配線を形成する。

【００９３】上記のような半導体記憶装置の製造方法に
よれば、サイドウォール絶縁膜を形成した後熱処理を
行うことにより、サイドウォール絶縁膜を緻密化して、
このサイドウォール絶縁膜のエッチングレートを、後工
程で堆積する埋め込み絶縁膜１０のエッチングレートと
同程度とすることができ、埋め込み絶縁膜１０ａのラウ
ンドエッチの幅をより広くすることができる。これによ
り、円弧状で上に凸の傾斜を緩やかにし、傾斜部でのコ
ントロールゲートの加工を容易とすることができる。ま
た、フローティングゲート上面の面積を増大させて、層
間容量膜を介したカップリング比を向上させ、ひいて
は、書き込み速度を向上させることができる。

【００９４】また、サイドウォール絶縁膜を通して不
純物を注入して不純物層を形成するため、サイドウォー
ル絶縁膜の幅を制御することにより、不純物層が下層フ
ローティングゲート３ａとオーバーラップする幅の最適
化を行うことができるため、フローティングゲートの微
細化が容易に実現することができる。

【００９５】実施の形態７ 実施の形態６と同様の工程により、Ｐ型半導体基板１の
活性領域上に、トンネル酸化膜２、ポリシリコン膜３、
シリコン酸化膜４、シリコン窒化膜５を順次形成し、下
層フローティングゲートの加工を行い、下層フローティ
ングゲート側壁にサイドウォール絶縁膜７ａ、６ａを形
成する。さらに、不純物層８を形成する。

【００９６】不純物層８の形成後、熱処理を行い、サイ
ドウォール絶縁膜７ａの緻密化を図り、シリコン酸化膜
４ａと同程度のウエットエッチのレートであるサイドウ
ォール絶縁膜７ｂとした後、不純物層９の形成及び活性
化を行う。続いて、ＨＤＰ−ＣＶＤ法により、シリコン
酸化膜４ａ及びサイドウォール絶縁膜７ｂとウエットエ
ッチのレートがほぼ等しい材料により、シリコン酸化膜
１０を４００ｎｍ〜６００ｎｍ程度、下層フローティン
グゲート間に堆積し、その後、図１８（ａ）に示したよ
うに、ウエットエッチバック法（希釈弗酸）によってシ
リコン窒化膜５の上面を露出し、シリコン窒化膜５を熱
リン酸にて除去する。さらに、図１８（ｂ）に示したよ
うに、ウエットエッチバック法（希釈弗酸）によってシ
リコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａの
ラウンドエッチを行う。

【００９７】その後、実施の形態１と同様の工程によ
り、半導体記憶装置を完成する。上記のような半導体記
憶装置の製造方法によれば、埋め込み絶縁膜１０ａと
サイドウォール絶縁膜とのエッチングレートをほぼ等し
くすることにより、埋め込み絶縁膜１０ａのラウンドエ
ッチの幅をより広くすることができる。これにより、円
弧状で上に凸の傾斜を緩やかにし、傾斜部でのコントロ
ールゲートの加工を容易とすることができる。また、フ
ローティングゲート上面の面積を増大させて、層間容量
膜を介したカップリング比を向上させ、ひいては、書き
込み速度を向上させることができる。

【００９８】実施の形態８ まず、図１９（ａ）及び（ａ’）に示したように、Ｐ型
半導体基板１の活性領域上に熱酸化法により、膜厚が１
０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜
２、下層フローティングゲートの材料となる燐が不純物
としてドープされた膜厚が５０ｎｍのポリシリコン膜
３、ＣＶＤ法により絶縁膜となるシリコン酸化膜４を５
０ｎｍ〜１５０ｎｍ程度、絶縁膜となるシリコン窒化膜
５を２００ｎｍ順次堆積し、フォトリソグラフィ技術に
よりパターニングされたレジストＲ１をマスクとして用
いて、反応性イオンエッチングによりシリコン窒化膜
５、シリコン酸化膜４、ポリシリコン膜３、トンネル酸
化膜２を順次エッチングして下層フローティングゲート
の加工を行う。この際、シリコン窒化膜５及びシリコン
酸化膜４をテーパー形状にパターニングする。

【００９９】次に、レジストＲ１を除去した後、図１９
（ｂ）及び（ｂ’）に示したように、下層フローティン
グゲートをマスクとして用いて、図２（ｂ）と同様にイ
オン注入して、不純物層８、を形成し、図１９（ｃ）及
び（ｃ’）に示したように、例えば、砒素を−１５〜−
３５°、５〜４０ＫｅＶ、１×１０¹⁵〜１×１０¹⁶／ｃ
ｍ²でイオン注入して、不純物層９を形成する。この
後、熱処理によって不純物を活性化する。

【０１００】続いて、図１９（ｄ）及び（ｄ’）に示し
たように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリ
コン酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、
図２０（ｅ）及び（ｅ’）に示したように、ウエットエ
ッチバック法（希釈弗酸）によってシリコン酸化膜１０
の表面を除去し、パターニングされたシリコン窒化膜５
の上面を完全に露出させる。この時、埋め込み絶縁膜１
０ａはオーバーハング状になる。

【０１０１】その後、図２０（ｆ）及び（ｆ’）に示し
たように、シリコン窒化膜５を熱リン酸にて除去し、さ
らに、図２０（ｇ）及び（ｇ’）に示したように、ウエ
ットエッチバック法（希釈弗酸）によってシリコン酸化
膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエ
ッチを行う。シリコン酸化膜４を除去する際に膜減りす
る埋め込み絶縁膜１０ａの膜減り量をオーバーハング段
差より多くすることで、埋め込み絶縁膜１０ａのオーバ
ーハングは完全に除去され、下層フローティングゲート
間のスペースに埋め込み絶縁膜１０ｂが埋め込まれる。

【０１０２】続いて、図２０（ｈ）及び（ｈ’）に示し
たように、ゲートカップリング比を上げるために、燐ド
ープポリシリコン膜１１を１００ｎｍ堆積し、図２１
（ｉ）及び（ｉ’）に示したように、ＣＭＰ法によって
下層フローティングゲート間のスペースの埋め込み絶縁
膜１０ｂを露出させるまでポリシリコン膜１１を研磨す
ることにより、上層フローティングゲートとなるポリシ
リコン膜１１ａに加工する。

【０１０３】次いで、図２１（ｊ）及び（ｊ’）に示し
たように、ＯＮＯ膜１２、ポリサイド膜１３を形成し、
フォトリソグラフィ技術によりパターニングされたレジ
ストＲ３をマスクとして用いて、反応性イオンエッチン
グによりコントロールゲート１３ａを形成するととも
に、上層フローティングゲート１１ｂと下層フローティ
ングゲート３ａとからなるフローティングゲートを形成
し、メモリ素子分離用の不純物層１４を形成する。次い
で、コントロールゲート１３ａをマスクとして用いて、
メモリ素子分離用の不純物層１４を形成する。その後、
公知の技術により、層間絶縁膜を形成しコンタクトホー
ル、及びメタル配線を形成する。

【０１０４】上記のような半導体記憶装置の製造方法に
よれば、シリコン酸化膜４及びシリコン窒化膜５をパ
ターニングする際に、これらをテーパ状にパターニング
することにより、後工程において、湾曲部の少ない傾斜
を有する上に凸の埋め込み絶縁膜を形成することができ
る。これにより、傾斜部でのコントロールゲートの加工
を容易とすることができる。

【０１０５】また、シリコン酸化膜４及びシリコン窒
化膜５のテーパ角度は、後工程における埋め込み絶縁膜
のラウンドエッチ円弧の傾斜角度及び／又は曲率に作用
するため、テーパ角度を制御することで、テーパ部のオ
フセット幅に相当する分だけ埋め込み絶縁膜の傾斜部の
幅を小さくでき、フローティングゲートの微細化を容易
に実現することができる。

【０１０６】実施の形態９ 実施の形態１と同様の工程により、Ｐ型半導体基板１の
活性領域上に、トンネル酸化膜２、ポリシリコン膜３、
シリコン酸化膜４、シリコン窒化膜５、不純物層８、９
及びＨＤＰ−ＣＶＤ法によるシリコン酸化膜１０を形成
し、図２２（ａ）に示したように、ウエットエッチバッ
ク法（希釈弗酸）に代えて、ＣＭＰ法によってシリコン
窒化膜５の上面を露出及び研磨する。その後、シリコン
窒化膜５を熱リン酸にて除去し、さらに、図２２（ｂ）
に示したように、ウエットエッチバック法（希釈弗酸）
によってシリコン酸化膜４を除去しつつ、埋め込み絶縁
膜１０ａのラウンドエッチを行う。その後、実施の形態
１と同様の工程により、半導体記憶装置を完成する。

【０１０７】上記のような半導体記憶装置の製造方法に
よれば、埋め込み絶縁膜１０を形成し、除去する際
に、シリコン窒化膜５をストッパーとして用いて研磨す
ることにより、シリコン窒化膜５上面と面一で埋め込み
絶縁膜１０ａを平坦に除去することができ、特に、下層
フローティングゲートとなるポリシリコン膜の側壁にサ
イドウォール絶縁膜が形成されている場合でも、サイド
ウォール絶縁膜が露出しないように埋め込み絶縁膜１０
ａの除去を制御する必要がなく、製造工程が簡略化され
る。

【０１０８】実施の形態１０ まず、図２３（ａ）及び（ａ’）に示したように、Ｐ型
半導体基板１の活性領域上に熱酸化法により、膜厚が１
０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜
２、膜厚が５０ｎｍで、下層フローティングゲートの材
料となる燐ドープポリシリコン膜３、ＣＶＤ法により絶
縁膜となるシリコン酸化膜４を５０ｎｍ〜１５０ｎｍ程
度、絶縁膜となるシリコン窒化膜５ａを３００ｎｍ堆積
する。次いで、フォトリソグラフィ技術によりパターニ
ングされたレジストＲ１をマスクとして用いて、反応性
イオンエッチングによりシリコン窒化膜５、シリコン酸
化膜４、ポリシリコン膜３、トンネル酸化膜２を順次エ
ッチングして下層フローティングゲートの加工を行う。

【０１０９】次いで、レジストＲ１を除去した後、図２
３（ｂ）及び（ｂ’）に示したように、下層フローティ
ングゲートをマスクとして用いて、図２（ｂ）と同様に
イオン注入して不純物層８を、図２３（ｃ）及び
（ｃ’）に示したように、砒素を−１５〜−３５°、５
〜４０ＫｅＶ、１×１０¹⁵〜１×１０¹⁶／ｃｍ²でイオ
ン注入して不純物層９を形成し、さらに、熱処理によっ
て不純物を活性化する。

【０１１０】続いて、図２３（ｄ）及び（ｄ’）に示し
たように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリ
コン酸化膜１０を５００ｎｍ〜７００ｎｍ程度堆積し、
図２４（ｅ）及び（ｅ’）に示したように、ウエットエ
ッチバック法（希釈弗酸）によってシリコン酸化膜１０
の表面を除去し、パターニングされたシリコン窒化膜５
の上面を完全に露出する。この時、シリコン酸化膜４の
上面とシリコン酸化膜１０の上面の段差を後のシリコン
酸化膜４を除去する際に膜減りするシリコン酸化膜１０
の膜減り量より大きくすることが必要である。

【０１１１】その後、図２４（ｆ）及び（ｆ’）に示し
たように、シリコン窒化膜５を熱リン酸にて除去し、さ
らに、図２４（ｇ）及び（ｇ’）に示したように、ウエ
ットエッチバック法（希釈弗酸）によってシリコン酸化
膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエ
ッチを行う。この時、埋め込み絶縁膜１０ｂの上部側面
は半導体基板に対して垂直な面を有する形状となる。

【０１１２】次いで、図２４（ｈ）及び（ｈ’）に示し
たように、ゲートカップリング比を上げるために、燐ド
ープポリシリコン膜１１を２００ｎｍ堆積し、図２５
（ｉ）及び（ｉ’）に示したように、ＣＭＰ法によって
下層フローティングゲート間のスペースの埋め込み絶縁
膜１０ｂを露出させるまでポリシリコン膜１１を研磨す
ることにより、上層フローティングゲートとなるポリシ
リコン膜１１ａに加工する。この時、ＣＭＰの研磨量が
ばらついたとしても、ポリシリコン膜１１ａの研磨面が
埋め込み絶縁膜１０ｂの垂直な面と交差する範囲で制御
することにより、ポリシリコン膜１１ａの上面積、つま
りＯＮＯ膜で被覆される面積のばらつきが抑えられる。

【０１１３】さらに、図２５（ｊ）及び（ｊ’）に示し
たように、ポリシリコン膜１１ａをマスクとして用い
て、埋め込み絶縁膜１０ｂをエッチバックすることで、
ポリシリコン膜１１ａの側壁を露出させる。この際、埋
め込み絶縁膜１０ｂのエッチバックは、ポリシリコン膜
１１ａの湾曲部に至らない程度に、つまり、ポリシリコ
ン膜１１ａの側壁が垂直に近い部分のみの埋め込み絶縁
膜１０ｂを除去するように行うことが必要である。

【０１１４】この後、図２５（ｋ）及び（ｋ’）に示し
たように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、
フォトリソグラフィ技術によりパターニングされたレジ
ストＲ３をマスクとして用いて、反応性イオンエッチン
グによりコントロールゲート１３ａを形成するととも
に、上層フローティングゲート１１ｂと下層フローティ
ングゲート３ａとからなるフローティングゲートを形成
し、メモリ素子分離用の不純物層１４を形成する。次い
で、コントロールゲート１３ａをマスクとして用いて、
メモリ素子分離用の不純物層１４を形成する。次いで、
公知の技術により、層間絶縁膜、コンタクトホール及び
メタル配線を形成し、半導体記憶装置を完成する。

【０１１５】上記のような半導体記憶装置の製造方法に
よれば、ポリシリコン膜１１ａ間に位置する埋め込み
絶縁膜１０ｂの上部を、ポリシリコン膜１１ａの湾曲部
に至らない程度にエッチバックすることにより、ポリシ
リコン膜１１ａの露出した側壁の分、表面積を増大さ
せ、層間容量膜を介したカップリング比を向上させ、ひ
いては、書き込み速度を向上させることが可能となる。

【０１１６】実施の形態１１ この半導体記憶装置は、図２６に示したように、Ｐ型半
導体基板１の活性領域上に、トンネル酸化膜２を介して
下層フローティングゲート３ａと上層フローティングゲ
ート１１ｂとからなる２層構造のフローティングゲート
が形成されており、そのフローティングゲート上に、容
量絶縁膜としてＯＮＯ膜１２を介してコントロールゲー
ト１３ａが形成されている。フローティングゲートは、
その側面が基板に対してほぼ垂直に形成された下層フロ
ーティングゲート３ａと、下層フローティングゲート３
ａ上に形成され、ほぼ逆テーバ状の上層フローティング
ゲート１１ｂから構成されている。フローティングゲー
トと隣接するフローティングゲートとの間には、フロー
ティングゲートの形状に対応して、ほぼテーパー形状の
埋め込み絶縁膜１０ａが配置している。また、下層フロ
ーティングゲート３ａの両側には、非対称に構成され、
それぞれコントロールゲート１３ａに直交する不純物層
８ａ、９ａが配置されている。なお、下層フローティン
グゲート３ａに対応する埋め込み絶縁膜１０ａの基板に
対してほぼ垂直となる側面の高さは、コントロールゲー
ト１３ａ、ＯＮＯ膜１２、フローティングゲートを順序
エッチングする際に、下層フローティングゲート３ａの
エッチ残りを発生させない程度の高さに設定されてい
る。

【０１１７】上記のような半導体記憶装置によれば、フ
ローティングゲートが電気的に接続された二層の導電体
で構成されており、下層フローティングゲートであるポ
リシリコン膜側壁近傍の埋め込み絶縁膜をコントロール
ゲート加工時にポリシリコン膜残りが発生しない程度に
薄膜化することで、コントロールゲートの加工が容易と
なるとともに、メモリ素子の不良が回避できる。

【０１１８】さらに、埋め込み絶縁膜は、下層フローテ
ィングゲート側壁近傍から水平方向へ離れていくにした
がって、次第に厚くなっていくようなテーパ形状に形成
され、少なくともテーパ形状となる側面には上層フロー
ティングゲートとなるポリシリコン膜が、埋め込み絶縁
膜の形状に対して自己整合的に形成されるため、埋め込
み絶縁膜は、コントロールゲート加工時に十分に耐えら
れるだけの膜厚を得ることができる。また、埋め込み絶
縁膜のテーパ部では、上層フローティングゲートとなる
ポリシリコン膜のエッチング中に発生する反応生成物が
除去されつつ、エッチングが進行するため、エッチング
不良が発生しない。

【０１１９】

【発明の効果】本発明の半導体記憶装置の製造方法によ
れば、フローティングゲートの間の幅を縮小させること
ができ、単位面積あたりのビット線の数を増加させ、セ
ル面積を小さくすることができる。さらに、フローティ
ングゲート上面を鏡面化することにより層間容量膜の薄
膜化を実現させ、書き込み速度の向上を図ることができ
る。また、フローティングゲート側壁の絶縁膜の膜厚の
制御性を向上することができるため、電荷保持特性及び
ディスターブ特性を向上させることができ、信頼性の高
い半導体記憶装置を製造することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略平面図である。

【図２】本発明の半導体記憶装置の製造方法の第1の実
施例を説明するための概略断面工程図である。

【図３】本発明の半導体記憶装置の製造方法の第1の実
施例を説明するための概略断面工程図である。

【図４】本発明の半導体記憶装置の製造方法の第1の実
施例を説明するための概略断面工程図である。

【図５】本発明の半導体記憶装置の製造方法の第２の実
施例を説明するための概略断面工程図である。

【図６】本発明の半導体記憶装置の製造方法の第３の実
施例を説明するための概略断面工程図である。

【図７】本発明の半導体記憶装置の製造方法の第３の実
施例を説明するための概略断面工程図である。

【図８】本発明の半導体記憶装置の製造方法の第３の実
施例を説明するための概略断面工程図である。

【図９】本発明の半導体記憶装置の製造方法の第４の実
施例を説明するための概略断面工程図である。

【図１０】本発明の半導体記憶装置の製造方法の第４の
実施例を説明するための概略断面工程図である。

【図１１】本発明の半導体記憶装置の製造方法の第４の
実施例を説明するための概略断面工程図である。

【図１２】本発明の半導体記憶装置の製造方法の第５の
実施例を説明するための概略断面工程図である。

【図１３】本発明の半導体記憶装置の製造方法の第５の
実施例を説明するための概略断面工程図である。

【図１４】本発明の半導体記憶装置の製造方法の第５の
実施例を説明するための概略断面工程図である。

【図１５】本発明の半導体記憶装置の製造方法の第６の
実施例を説明するための概略断面工程図である。

【図１６】本発明の半導体記憶装置の製造方法の第６の
実施例を説明するための概略断面工程図である。

【図１７】本発明の半導体記憶装置の製造方法の第６の
実施例を説明するための概略断面工程図である。

【図１８】本発明の半導体記憶装置の製造方法の第７の
実施例を説明するための概略断面工程図である。

【図１９】本発明の半導体記憶装置の製造方法の第８の
実施例を説明するための概略断面工程図である。

【図２０】本発明の半導体記憶装置の製造方法の第８の
実施例を説明するための概略断面工程図である。

【図２１】本発明の半導体記憶装置の製造方法の第８の
実施例を説明するための概略断面工程図である。

【図２２】本発明の半導体記憶装置の製造方法の第９の
実施例を説明するための概略断面工程図である。

【図２３】本発明の半導体記憶装置の製造方法の第１０
の実施例を説明するための概略断面工程図である。

【図２４】本発明の半導体記憶装置の製造方法の第１０
の実施例を説明するための概略断面工程図である。

【図２５】本発明の半導体記憶装置の製造方法の第１０
の実施例を説明するための概略断面工程図である。

【図２６】本発明の半導体記憶装置の実施例（実施の形
態１１）を説明するための概略断面図である。

【図２７】本発明の半導体記憶装置の製造方法を説明す
るための要部の概略平面図である。

【図２８】従来の半導体記憶装置の製造方法を説明する
ための概略断面工程図である。

【図２９】従来の半導体記憶装置の製造方法を説明する
ための概略断面工程図である。

【図３０】従来の半導体記憶装置の動作原理を説明する
ための等価回路図である。

【図３１】従来の半導体記憶装置の読み出し原理を説明
するための模式断面図である。

【図３２】従来の半導体記憶装置の書き込み原理を説明
するための模式断面図である。

【図３３】従来の半導体記憶装置の消去原理を説明する
ための模式断面図である。

【図３４】従来の半導体記憶装置の製造方法における解
決課題を説明するための要部の概略断面図である。

【符号の説明】

１ Ｐ型半導体基板 ２ トンネル酸化膜 ３ ポリシリコン膜（第１導電膜） ３ａ 下層フローティングゲート ４ シリコン酸化膜（第１絶縁膜） ４a シリコン酸化膜 ５ シリコン窒化膜（第２絶縁膜） ６、６ａ 熱酸化膜 ７、７ａ、７ｂ サイドウォール絶縁膜 ８、８ａ 低濃度不純物層 ９、９ａ 高濃度不純物層 １０ａ、１０ｂ、１０ｃ 埋め込み絶縁膜（第３絶縁
膜） １１、１１a ポリシリコン膜（第２導電膜） １１ｂ 上層フローティングゲート １２ ＯＮＯ膜（層間容量膜） １３ａ コントロールゲート １３ ポリサイド膜（第３導電膜） １４ 不純物層

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA01 AC01 AE08 5F001 AA25 AB08 AD51 AD52 AG02 AG12 AG21 AG29 5F083 EP02 EP23 EP27 EP55 GA09 GA27 JA04 JA35 JA36 JA37 JA39 JA53 JA56 PR06 PR12 PR37 PR40

Claims (11)

【特許請求の範囲】
1. 【請求項１】 （ａ）半導体基板上にトンネル酸化膜、
   下層フローティングゲートとなる第１導電膜、第１絶縁
   膜及び第２絶縁膜を順次形成し、これら第２絶縁膜、第
   １絶縁膜、第１導電膜及びトンネル酸化膜を、順次、所
   望の形状にパターニングし、 （ｂ）得られた半導体基板上全面に第３絶縁膜を形成し
   て、前記パターニングされた第１導電膜間に第３絶縁膜
   を埋め込み、 （ｃ）該第３絶縁膜を前記第２絶縁膜が露出するまで後
   退させ、 （ｄ）前記第２絶縁膜を除去し、 （ｅ）前記第３絶縁膜を後退させながら前記第１絶縁膜
   を除去し、 （ｆ）前記第１導電膜及び第３絶縁膜上に、上層フロー
   ティングゲートとなる第２導電膜を形成し、 （ｇ）前記第２導電膜を第３絶縁膜が露出するまで平坦
   化し、 （ｈ）前記第２導電膜及び第３絶縁膜上に層間容量膜及
   びコントロールゲートとなる第３導電膜を形成し、これ
   ら第３導電膜、層間容量膜、第２導電膜、第１導電膜を
   パターニングして、 半導体基板上にトンネル酸化膜を介してフローティング
   ゲート、層間容量膜及びコントロールゲートを順次形成
   してなる半導体記憶装置の製造方法。
2. 【請求項２】 第３絶縁膜と第１絶縁膜とのエッチング
   レートがほぼ同じである請求項１に記載の方法。
3. 【請求項３】 パターニングされた第１導電膜の側壁
   に、第１絶縁膜とエッチングレートがほぼ同じであるサ
   イドウォール絶縁膜を形成する請求項１又は２に記載の
   方法。
4. 【請求項４】 パターニングされた第１導電膜の側壁を
   熱酸化する請求項１又は２に記載の方法。
5. 【請求項５】 パターニングされた第１導電膜を熱酸化
   した後、該第１導電膜の側壁にサイドウォール絶縁膜を
   形成する請求項１又は２に記載の方法。
6. 【請求項６】 サイドウォール絶縁膜を形成した後、熱
   処理することにより、該サイドウォール絶縁膜を緻密化
   して第１絶縁膜とエッチングレートをほぼ同じとする請
   求項５に記載の方法。
7. 【請求項７】 第３絶縁膜と第１絶縁膜とのエッチング
   レートがほぼ同じである請求項６に記載の方法。
8. 【請求項８】 工程（ａ）において、第１絶縁膜及び第
   ２絶縁膜をテーパー形状にパターニングする請求項１〜
   ６のいずれか１つに記載の方法。
9. 【請求項９】 工程（ｃ）において、第３絶縁膜の除去
   が、エッチバック又は研磨である請求項１〜７のいずれ
   か１つに記載の方法。
10. 【請求項１０】 工程（ｇ）において、第２導電膜を第
    ３絶縁膜が露出するまで平坦化した後、さらに、第２導
    電膜の側壁の一部が露出するように第３絶縁膜を後退さ
    せる請求項１〜８のいずれか１つに記載の方法。
11. 【請求項１１】 半導体基板上にトンネル酸化膜を介し
    て形成された複数のフローティングゲートと、該フロー
    ティングゲート上に形成された層間容量膜と、該層間容
    量膜上に形成されたコントロールゲートから構成され、 前記フローティングゲートは、側面が前記半導体基板に
    対してほぼ垂直に形成された側面を有する下層フローテ
    ィングゲートと、該下層フローティングゲートの上にほ
    ぼ逆テーパ状に形成された上層フローティングゲートと
    からなり、 前記フローティングゲート間に、下層及び上層フローテ
    ィングゲートの形状に対応して、下部側面が半導体基板
    に対してほぼ垂直に形成され、上部側面がほぼテーパ状
    に形成された絶縁膜が形成されてなる半導体記憶装置。