KR100631943B1 - 비휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon) 이중 게이트를 갖는 비휘발성 메모리 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 비휘발성 메모리 소자의 제조방법은, 셀 영역 및 주변회로 영역을 갖는 실리콘기판 상에 상기 셀 영역에 SONOS 구조를 형성하기 위해 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계와, 상기 SONOS 구조 형성 영역 이외 영역의 제2산화막과 그 아래의 질화막을 습식 식각을 통해 선택적으로 제거하는 단계와, 상기 SONOS 구조 형성 영역 이외 영역의 제1산화막 상에 열산화를 통해 제3산화막을 형성하는 단계와, 상기 기판 결과물 상에 게이트 전극용 도전막을 형성하는 단계와, 상기 게이트 전극용 도전막과 제3 및 제2산화막을 식각하여 셀 영역 및 주변회로 영역 각각에 게이트 전극을 형성하는 단계와, 상기 셀 영역에 형성된 게이트 전극 아래 모서리의 질화막 부분을 습식 식각으로 제거하는 단계와, 상기 게이트 전극 형성시의 식각 손상이 제거되도록 상기 기판 결과물에 대해 게이트 미소 산화를 수행하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 종래 SONOS 구조 비휘발성 메모리 소자를 설명하기 위한 단면도.
도 2는 종래 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘기판 32 : 제1산화막
33 : 질화막 34 : 제2산화막
35 : 제3산화막 36 : 게이트 전극용 도전막
37a,37b : 게이트 절연막 40a,40b : 게이트 전극
41 : 제4산화막 42 : 버즈-빅
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는, 산화막/질화막/산화막 구조의 게이트 절연막을 가지는 비휘발성 메모리 소자의 이중 게이트 절연막 형성방법에 관한 것이다.
종래 일반적인 디램(DRAM) 또는 에스램(SRAM)에서는 전원을 공급하지 않으면 저장된 정보가 소멸된다. 즉, 디램은 트랜지스터가 스위치 기능을, 그리고, 캐패시터가 데이터 저장 기능을 하는 구조로 되어 있으며, 전원공급이 끊기면 내부의 데이터도 자동 소멸하는 휘발성 메모리(volatile) 소자이다. 에스램은 플립플롭 형태의 트랜지스터 구조를 가져 트랜지스터간 구동 정도 차이에 따라 데이터를 저장하며, 역시 휘발성 메모리 소자이다.
이에 반하여 전원공급이 끊겨도 저정된 정보를 잃지 않는 비휘발성 메모리 소자(non-volatile memory device)는 시스템의 운영에 관여하는 데이터나 운영체제를 개발자가 프로그램하여 공급하는 목적으로 개발되어 발전하여 왔다. 이 비휘발성 메모리 소자에는 EPROM(Electrically Programmable Read Only Memory), EEPROM (Electrically Erasable and Programmable Read Only Memory), 플래쉬 EEPROM 등이 상용화되어 사용중이며, 최근에는 산화막/질화막/산화막의 3층 구조로된 게이트 절연막을 가지는 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon) 구조의 메모리를 상용화하려는 노력이 점증되고 있다.
이러한 SONOS 구조를 사용할 경우, 저전압, 저소비전력 및 고속동작을 실현한 비휘발성 메모리 소자의 제조가 가능할 것이며, 동시에, 소자의 집적도 증가에도 확실하게 유리할 것이다.
이와 같은 SONOS 구조를 갖는 비휘발성 메모리 소자의 동작 원리는 다음과 같다.
SONOS 구조의 비휘발성 메모리 소자는 산화막과 질화막 사이의 전기적 포텐셜 차이를 이용하는데, 이는 질화막에 갇힌 전자가 아래 위의 산화막에 의한 포텐셜 장벽에 의해 전원이 꺼져도 소실되지 않고 비휘발성의 특성을 유지하는 원리이다. 프로그램은 전자가 질화막 하부에 존재하는 얇은 산화막을 터널링(tunneling) 할 수 있는 전압을 인가하는 것에 의해 이루어지며, 읽기는 프로그램에 따른 트랜지스터 문턱전압의 차이에 의한 구동전류 차이를 차등증폭기를 이용 구분하는 것에 의해 이루어진다.
한편, 이러한 SONOS 구조를 구현하기 위해, 도 1에 도시된 바와 같이, 종래에는 셀 영역의 게이트 절연막(10a)을 ONO 구조로 형성하고, 주변회로 영역의 게이트 절연막(10b)은 단일 실리콘산화막 구조로 형성하는 이른바 이중 게이트 절연막 구조를 채택하고 있다.
도 1에서, 도면부호 1은 실리콘기판, 2는 제1산화막, 3은 질화막, 4는 제2산화막, 5는 제3산화막, 6은 게이트 전극용 도핑된 다결정실리콘막, 7a 및 7b는 게이트 절연막, 그리고, 10a 및 10b는 게이트 전극을 각각 나타낸다.
그러나, 이와 같이 셀 영역에는 ONO 구조의 게이트 절연막(10a)을, 그리고, 주변회로 영역에는 단일 산화막 구조 게이트 절연막(10b)을 가지는 트랜지스터를 형성하는 경우, 셀 영역이 SONOS 구조를 가짐으로 인해 게이트 전극의 건식식각 후에 행하는 게이트 미소 산화(gate light oxidation)시 상기 셀 영역에서 산화가 일어나지 않음으로써 소자 특성을 확보하는데 한계가 있다.
즉, 도 1에 도시된 바와 같이, 셀 영역에서의 식각 손상을 최소화하기 위해 고선택비 식각 공정을 사용하여 질화막(3)의 식각이 발생되지 않도록 한 경우, 이 상태로 후속 게이트 미소 산화막을 수행하게 되면, 도 2에 도시된 바와 같이, 주변회로 영역에서는 게이트 전극(10b) 아래 모서리가 산화되어 게이트 버즈-빅(gate bird's-beak : 12)이 발생되고, 이에 따라, 단일 산화막 구조 게이트 절연막(7b)의 두께가 증가되는 반면, 셀 영역에서는 게이트 전극(10a) 아래 모서리의 산화가 일어나지 않아 ONO 구조 게이트 절연막(7a)의 두께 증가가 일어나지 않으며, 이에 따라, 핫 케리어 효과를 크게 받음은 물론 게이트 전극(10a) 모서리에서의 누설전류 증가가 유발되어, 결국, 소자 특성 및 신뢰성 저하를 초래하게 된다.
도 2에서, 미설명된 도면부호 11은 게이트 미소 산화에 의해 형성된 제4산화막을 나타낸다.
따라서, 본 발명은 상기와 같은 종래 제반 문제점을 해결하기 위해 안출된 것으로, 게이트 식각 손상을 제거하기 위한 게이트 미소 산화시 셀 영역의 게이트 전극 아래 모서리에서도 산화가 일어나도록 할 수 있는 비휘발성 메모리 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 셀 영역의 게이트 전극 아래 모서리에서도 산화가 일어나도록 함으로써 원하는 소자 특성 및 신뢰성을 확보할 수 있는 비휘발성 메모리 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 셀 영역 및 주변회로 영역 을 갖는 실리콘기판 상에 상기 셀 영역에 SONOS 구조를 형성하기 위해 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계; 상기 SONOS 구조 형성 영역 이외 영역의 제2산화막과 그 아래의 질화막을 습식 식각을 통해 선택적으로 제거하는 단계; 상기 SONOS 구조 형성 영역 이외 영역의 제1산화막 상에 열산화를 통해 제3산화막을 형성하는 단계; 상기 기판 결과물 상에 게이트 전극용 도전막을 형성하는 단계; 상기 게이트 전극용 도전막과 제3 및 제2산화막을 식각하여 셀 영역 및 주변회로 영역 각각에 게이트 전극을 형성하는 단계; 상기 셀 영역에 형성된 게이트 전극 아래 모서리의 질화막 부분을 습식 식각으로 제거하는 단계; 및 상기 게이트 전극 형성시의 식각 손상이 제거되도록 상기 기판 결과물에 대해 게이트 미소 산화를 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법을 제공한다.
여기서, 상기 제1산화막은 열산화 공정에 따라 10∼50Å의 두께로 형성하고, 상기 질화막은 50∼100Å의 두께로 형성하며, 상기 제2산화막은 CVD 방식에 따라 30∼200Å의 두께로 형성한다.
또한, 상기 제3산화막은 주변회로 영역에 잔류된 제1산화막과의 두께 합이 35∼200Å이 되도록 하는 두께로 형성한다.
게다가, 상기 게이트 전극용 도전막은 도핑된 다결정실리콘막, 텅스텐막, 텅스텐실리사이드막 중에서 어느 하나, 또는, 이들의 적층막으로 형성한다.
그리고, 상기 게이트 미소 산화는 건식산화 공정에 따라 게이트 전극 표면에 50∼200Å 두께의 제4산화막이 형성되도록 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 셀 영역 및 주변회로 영역을 갖는 실리콘기판(31) 상에 열산화 방식에 따라 10∼50Å의 두께로 제1산화막(32)을 성장시킨 후, 상기 제1산화막(32) 상에 50∼100Å의 두께로 질화막(33)을 증착하고, 그런다음, 질화막(33) 상에 CVD 방식에 따라 30∼200Å의 두께로 제2산화막(34)을 증착한다.
도 3b를 참조하면, 상기 기판 구조물 상에 SONOS 구조 형성 영역을 가리도록 감광막 패턴(도시안됨)을 형성한 후, 이를 상기 감광막 패턴을 식각 장벽으로 이용하면서 산화막을 식각할 수 있는 케미컬, 예컨데, HF 또는 BOE 용액 등에 디핑하여 SONOS 구조 형성 영역 이외 영역의 제2산화막(34)을 선택적으로 제거한다.
그 다음, 식각 장벽으로 사용된 감광막 패턴을 공지의 기술에 따라 제거한 상태에서, 질화막을 식각할 수 있는 케미컬, 예컨데, H3PO4 용액 등에 상기 기판 결과물을 디핑하여 상기 제2산화막(34)이 제거되어 노출된 SONOS 구조 형성 영역 이외 영역의 질화막(33)을 제거한다. 이때, 상기 SONOS 구조 형성 영역에서의 제2산화막(34)이 일부 식각될 수 있다.
여기서, 상기 제2산화막(34)과 질화막(33)은 건식식각을 통해 연속해서 제거 가능하며, 이때, 감광막 패턴은 제2산화막(34)과 질화막(33)의 식각후에 제거한다.
도 3c를 참조하면, 상기 기판 결과물에 대해 재차 열산화 공정을 수행하여 SONOS 구조 형성 영역 이외 영역의 제1산화막(32) 상에 제3산화막(35)을 형성한다. 여기서, 주변회로 영역에 형성될 단일 산화막 구조 게이트 절연막의 최종 두께는 상기 제1산화막(32)과 제3산화막(35)의 두께 합으로 구성되며, 대략 35∼200Å 정도가 된다. 따라서, 최종적으로 얻고자하는 SONOS 구조의 각 막의 두께 및 SONOS 구조 이외 영역의 산화막(32, 35) 두께는 이전 도 3b 및 도 3c에서의 공정들에서 가감되는 양을 고려하여 도 3a의 막 형성시 각 막들의 두께를 정해야 한다.
한편, 상기 열산화 공정시, SONOS 구조 형성 영역에 증착된 CVD 산화막으로 이루어진 제2산화막(34)은 더욱 치밀화(densification)된다. 또한, 산화 분위기에 의해서 질화막(33)의 표면도 일부 산화된다.
다음으로, 상기 기판 결과물의 전면 상에 게이트 전극용 도전막(36)을 증착한다. 이때, 상기 게이트 전극용 도전막(36)으로서는 도핑된 다결정실리콘막, 텅스텐막, 텅스텐실리사이드막 중에서 어느 하나로 형성하거나, 또는, 이들의 적층막으로 형성한다.
도 3d를 참조하면, 셀 영역 및 주변회로 영역 전체에 걸쳐 공지의 기술에 따라 게이트 전극용 도전막(36)과 제2산화막(34) 및 제3산화막(35)을 건식식각하고, 이를 통해, 셀 영역 및 주변회로 영역 각각에 게이트 전극(40a, 40b)을 형성한다. 이때, 비휘발성 메모리 소자는 저장한 데이터를 잃지 않고 유지하는데 있어서 게이트 절연막, 즉, 유전체막의 신뢰성이 매우 중요하므로, 상기 건식식각은 식각 손상을 최소화시키는 고선택비의 식각 공정으로 진행하며, 이에 따라, 셀 영역에서의 게이트 전극용 도전막(36) 아래의 제2산화막(34), 질화막(33) 및 제1산화막(32)은 식각됨이 없이 그대로 남게 된다.
미설명된 도면부호 37a는 셀 영역에 형성된 ONO 구조 게이트 절연막을, 그리고, 37b는 주변회로 영역에 형성된 단일 산화막 구조 게이트 절연막을 각가 나타낸다.
도 3e를 참조하면, 질화막을 식각할 수 있는 케미컬, 예컨데, H3PO4 용액 등에 상기 기판 결과물을 디핑시켜 셀 영역에 형성된 게이트 패턴 아래 모서리의 질화막 부분을 일부 제거한다. 이때, H3PO4 용액에 의한 산화막의 식각은 매우 느리므로, 제3, 제2 및 제1산화막(35, 34, 32)의 손실은 매우 적다. 한편, 상기 H3PO4 용액에의 디핑 시간은 최소화시킴이 바람직하다.
도 3f를 참조하면, 게이트 식각 손상을 보상하기 위해 상기 기판 결과물에 대해 게이트 미소 산화 공정을 수행하고, 이를 통해, 게이트 전극(40a, 40b) 표면에 제4산화막(41)을 형성한다. 이때, 주변회로 영역에서는 종래와 마찬가지로 게이트 전극(40b) 아래의 모서리에서 산화가 일어나 버즈-빅(42)이 발생되는 등 단일 산화막 구조 게이트 절연막(37b)의 두께가 증가되며, 마찬가지로, 셀 영역의 게이트 전극(40b) 아래의 모서리에서도 산화가 일어나 버즈-빅(42)이 발생되는 등 ONO 구조 게이트 절연막(37a)의 두께 또한 증가된다.
그러므로, 본 발명은 주변회로 영역은 물론 셀 영역 SONOS 구조에서의 게이트 절연막, 즉, 유전체막의 두께 증가를 함께 얻음으로써 소자 특성은 물론 신뢰성을 향상시킬 수 있게 된다.
이상에서와 같이, 본 발명은 게이트 미소 산화를 수행하기 전에 셀 영역의 질화막을 식각해줌으로써 상기 게이트 미소 산화시 셀 영역에서도 산화가 일어나도록 할 수 있으며, 이에 따라, 셀 영역 게이트 전극 아래 모서리의 SONOS 구조 게이트 절연막 두께를 증가시킬 수 있어서 소자 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (7)
- 셀 영역 및 주변회로 영역을 갖는 실리콘기판 상에 상기 셀 영역에 SONOS 구조를 형성하기 위해 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계;상기 SONOS 구조 형성 영역 이외 영역의 제2산화막과 그 아래의 질화막을 습식 식각을 통해 선택적으로 제거하는 단계;상기 SONOS 구조 형성 영역 이외 영역의 제1산화막 상에 열산화를 통해 제3산화막을 형성하는 단계;상기 기판 결과물 상에 게이트 전극용 도전막을 형성하는 단계;상기 게이트 전극용 도전막과 제3 및 제2산화막을 식각하여 셀 영역 및 주변회로 영역 각각에 게이트 전극을 형성하는 단계;상기 셀 영역에 형성된 게이트 전극 아래 모서리의 질화막 부분을 습식 식각으로 제거하는 단계; 및상기 게이트 전극 형성시의 식각 손상이 제거되도록 상기 기판 결과물에 대해 게이트 미소 산화를 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1산화막은열산화 공정에 따라 10∼50Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 질화막은 50∼100Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2산화막은CVD 방식에 따라 30∼200Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제3산화막은주변회로 영역에 잔류된 제1산화막과의 두께 합이 35∼200Å이 되도록 하는 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극용 도전막은도핑된 다결정실리콘막, 텅스텐막 및 텅스텐실리사이드막으로 구성된 그룹으로부터 선택되는 어느 하나, 또는, 이들의 적층막으로 이루어진 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 미소 산화는건식산화 공정에 따라 게이트 전극 표면에 50∼200Å 두께의 제4산화막이 형성되도록 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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