KR100524809B1 - 반도체 소자의 이중게이트 절연막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비휘발성 DRAM에 적용되는 이중 게이트 절연막 형성방법에 관한 것이다. 이를 위한 본 발명은, NVDRAM 에 적용되는 이중 게이트 절연막 형성방법에 있어서, NVDRAM 이 형성되는 셀 영역과 일반 로직회로가 형성되는 주변회로 영역이 정의된 반도체 기판 상에 제1산화막, 질화막, 제2산화막을 차례로 적층 형성하는 단계; 상기 제2산화막 상에 상기 셀영역만을 덮는 마스크를 형성하는 단계; 상기 마스크를 식각배리어로 하는 습식식각법을 이용하여 상기 주변회로 영역의 상기 제2산화막을 제거하는 단계; 상기 셀영역에 잔존한 제2산화막을 식각배리어로 하는 습식식각법을 이용하여 상기 주변회로영역의 상기 질화막을 제거하는 단계; 상기 주변회로 영역에 남아있는 제1산화막 상에 열산화를 통해 제3산화막을 형성하는 단계; 및 상기 제3산화막을 포함한 전체 구조 상에 게이트 전극을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 이중게이트 절연막 형성방법{FABRICATING METHOD OF DUAL GATE DIELECTRICS}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비휘발성 DRAM 소자에 적용되는 이중 게이트 절연막 형성방법에 관한 것이다.
종래의 일반적인 DRAM 소자에서는 전원을 공급하지 않으면 저장된 정보가 소멸하였다. 즉, 일반적인 디램소자는 트랜지스터가 스위치 기능을 수행하며, 캐패시터는 데이터 저장기능을 하는 형태로서 전원공급이 끊기면 내부의 데이터도 자동적으로 소멸하는 휘발성(volatile) 메모리이다.
DRAM의 이러한 단점을 극복하기 위하여 DRAM 의 고속 쓰기 능력과 플래쉬 메모리의 비휘발특성을 하나의 DRAM 으로 구현한 비휘발성을 갖는 디램(Non Volatile DRAM : 이하, NVDRAM)에 대한 연구가 진행되고 있다.
즉, NVDRAM 은 트랜지스터가 저장기능을 갖도록 개밸되어, 디램의 전원이 꺼지면, 캐패시터에 저장된 데이터가 트랜지스터로 옮겨 저장되어 비휘발 특성을 갖는 플래쉬 메모리 형태를 갖게된다.
반대로, NVDRAM 에 다시 전원이 인가되면, 트랜지스터에 저장된 데이터가 캐패시터로 옮겨저 원래의 디램 동작을 수행하게 된다.
이와같이 디램과 플래쉬 메모리의 성격을 함께 갖춘 NVDRAM 은 디램의 고속 쓰기 기능과 함께 플래쉬 메모리의 고속 읽기 및 비휘발특성을 모두 갖추고 있기 때문에 휴대폰과 PDA, SoC(System on Chip) 등 다양한 분야에 활용될 것으로 예상된다.
이러한 NVDRAM 의 경우, 셀 영역에는 비휘발성 특성을 갖는 NVDRAM 에 상응하는 게이트 절연막이 구비되어 있으며, 주변회로에는 일반적인 게이트 절연막이 구비되어 있다.
도1은 NVDRAM 에서 셀 영역과 주변회로 영역을 함께 도시한 단면도로써, 이를 참조하면, 셀 영역에는 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon) 형태의 게이트 절연막이 형성되어 있으며, 주변회로 영역에는 하나의 단일 산화막으로 이루어진 게이트 절연막이 형성되어 있다.
즉, 반도체 기판은 셀 영역과 주변회로 영역으로 나누어져 있으며, 주변회로 영역에는 하나의 단일산화막(15)으로 이루어진 게이트 절연막이 형성되어 있다.
그리고, NVDRAM 이 형성되는 셀 영역에는, 제 1 산화막(12), 질화막(13), 제 2 산화막(14) 구조의 게이트 절연막이 형성되어 있다.
도1의 미설명부호 '16' 은 게이트 폴리실리콘이 포함된 게이트 전극이다. 이와같이 NVDRAM 이 구비된 셀 영역에서는 게이트 폴리실리콘(16)/제 2 산화막(14)/질화막(13)/제 1 산화막(12)/실리콘 기판(11) 이 적층된 SONOS(Poly Silicon/제 2 Oxide/Nitride/제 1 Oxide/Silicon 기판)형태를 갖는다.
이러한 게이트 절연막 구조를 갖는 NVDRAM 에서는, 질화막(13) 하부에 위치한 제 1 산화막(12)을 통한 다이렉트 터널링(direct tunneling)을 이용하여 저전압, 저전력 및 고속동작을 구현하며, 전원이 off 되었을 때는 질화막(13)에 정보를 저장하여 비 휘발 특성을 갖게 된다.
도1에 도시된 바와같이 셀 영역에서는 SONOS 형태를, 주변회로영역에서는 일반 게이트 절연막을 형성하는 종래기술을 도2a 내지 도2c를 참조하여 설명한다.
먼저, 도2a에 도시된 바와같이 셀 영역과 주변회로 영역을 포함하는 반도체 기판(21) 상에 제 1 산화막(22), 질화막(23) 및 제 2 산화막(24)을 차례로 적층하여 형성한다.
다음으로 도2b 내지 도2c에 도시된 바와같이 SONOS 형태의 절연막이 형성될 영역(즉, NVDRAM 이 형성될 셀 영역)만을 감광막(25)으로 마스킹(masking)한 후, 건식식각(dry etch) 방식을 이용하여 주변회로 영역에 형성된 제 2 산화막(24)과 질화막(23)을 제거한다. 이후에 감광막(25)은 제거한다.
결과적으로, NVDRAM 이 형성될 셀 영역에서는 제 1 산화막(22), 질화막(23), 제 2 산화막(24)이 적층된 형태의 게이트 절연막이 형성되며, 주변회로 영역에서는 제 1 산화막(22) 만으로 이루어진 게이트 절연막이 형성된다.
하지만, 이러한 건식식각시에 산화막과 질화막의 식각선택비가 그리 크지 않기 때문에, 반도체 기판에 식각데미지를 유발할 수 있는 문제가 있었으며, 또한 건식식각에 사용되는 플라즈마에 의해 셀 영역의 SONOS 유전막이 열화되어 유전막의 신뢰성이 저하되는 문제가 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 습식식각법을 이용하여 듀얼 게이트 절연막을 형성함으로써 식각데미지와 게이트 절연막의 신뢰성 저하을 방지한 반도체 소자의 제조방법을 제공함을 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, NVDRAM 에 적용되는 이중 게이트 절연막 형성방법에 있어서, NVDRAM 이 형성되는 셀 영역과 일반 로직회로가 형성되는 주변회로 영역이 정의된 반도체 기판 상에 제1산화막, 질화막, 제2산화막을 차례로 적층 형성하는 단계; 상기 제2산화막 상에 상기 셀영역만을 덮는 마스크를 형성하는 단계; 상기 마스크를 식각배리어로 하는 습식식각법을 이용하여 상기 주변회로 영역의 상기 제2산화막을 제거하는 단계; 상기 셀영역에 잔존한 제2산화막을 식각배리어로 하는 습식식각법을 이용하여 상기 주변회로영역의 상기 질화막을 제거하는 단계; 상기 주변회로 영역에 남아있는 제1산화막 상에 열산화를 통해 제3산화막을 형성하는 단계; 및 상기 제3산화막을 포함한 전체 구조 상에 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에서는 건식식각시의 식각데미지와 게이트 절연막의 신뢰성 저하를 방지하기 위하여 습식식각법을 이용하여 NVDRAM의 이중 게이트 절연막을 형성하여 주었다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도3a 내지 도3g는 본 발명의 일실시예에 따른 이중 게이트 절연막 형성공정을 도시한 도면으로, 이를 참조하여 본 발명의 일실시예를 설명한다.
먼저, 도3a에 도시된 바와같이 NVDRAM 이 형성될 셀 영역과 일반 로직회로가 형성될 주변회로 영역이 정의된 반도체 기판(30) 상에 열 산화법(thermal oxidation)을 이용하여 제 1 산화막(32)을 10 ∼ 30Å 정도 두께로 형성한다.
이후, 그 상부에 질화막(Si3N4)(33)을 20 ∼ 50Å 정도 두께로 형성하고, 질화막(33) 상부에 화학기상증착법(CVD)을 이용하여 제 2 산화막(34)을 30 ∼ 50Å 정도 두께로 적층하여 형성한다.
다음으로 도3b에 도시된 바와같이 SONOS 구조의 절연막이 형성될 영역인 셀 영역만을 덮는 마스크 공정을 진행한다. 본 발명의 일실시예에서 마스크로는 감광막(35)을 사용하였다.
다음으로 도3c에 도시된 바와같이, 상기 감광막(35)을 식각배리어로 이용하여, 산화막을 식각할 수 있는 화학식각제, 즉, HF 또는 완충산화막 식각제(Buffered Oxide Etchant ; BOE)에 dipping 하여 주변회로 영역의 제 2 산화막(34)을 제거한다. 여기서, BOE 는 HF 와 NH4F 가 일정비율로 혼합된 식각제이다.
도3c를 참조하면, 이와같은 식각공정이 진행된 후에, 셀 영역에서는 기판(31), 제 1 산화막(32), 질화막(33), 제 2 산화막(34), 감광막(35)이 적층된 구조를 갖으며, 주변회로 영역에서는 기판(31), 제 1 산화막(32), 질화막(33)이 적층된 구조를 갖게 된다.
이후에 도3d에 도시된 바와같이 통상적인 방법을 사용하여 감광막(35)을 제거한다. 이때 감광막 제거공정에서, 셀 영역에 형성되어 있는 제 2 산화막(34)이 일부 손실될 수 있다.
다음으로 도3e에 도시된 바와같이 제 2 산화막(34)을 식각배리어로 이용하여, 질화막을 식각할 수 있는 식각제 즉, H3PO4 용액 등에 디핑(dipping)하여 주변회로 영역의 질화막(13)을 제거한다. 이때, 주변회로영역의 제 1 산화막(32)도 일부 손실될 수 있다.
이러한 식각공정의 결과, 셀 영역에서는 기판(31), 제 1 산화막(32), 질화막(33), 제 2 산화막(34)이 적층된 구조를 갖으며, 주변회로 영역에서는 기판(31), 제 1 산화막(32)이 적층된 구조를 갖게 된다.
다음으로 도3f에 도시된 바와같이 열 산화(thermal oxidation) 공정을 도입하여, 주변회로 영역의 제 1 산화막(32) 상에 열 산화막(36)을 형성한다. 도3f에서는, 주변회로 영역에 남아있는 제 1 산화막(32)과 열산화 공정에 의해 새로 생성된 열산화막을 하나의 막(36)으로 표현하였으며, 앞으로, 이를 열산화막(36)이라 칭하기로 한다.
이와같이 주변회로 영역에서 최종적으로 남아있는 열산화막(36)의 두께는, 질화막(33) 식각 후에 주변회로 영역에 남아있는 제 1 산화막(32)의 두께와, 열산화공정에 의해 새로 성장된 열산화막의 두께의 합으로 이루어지며, 그 최종두께는 35 ∼ 70Å 이 되도록 한다.
한편, 도3f에 도시된 열산화공정이 수행되는 동안, 셀 영역에 형성되어 있는 제 2 산화막(34)은 더욱 치밀화되며, 열 산화분위기에서 질화막(33)의 표면도 일부 산화된다.
이와같이 이중 게이트 절연막 형성공정을 진행하는 동안 각 층의 두께 손실이 있을 수 있으므로, 셀 영역과 주변회로 영역에서 최종적으로 얻고자 하는 각 층(32, 33, 34, 36)의 두께를 정확히 얻기 위해서는, 도3d, 도3e, 도3f 에 도시된 공정에서 가감되는 양을 고려하여, 도3a에서 각층의 두께를 정하여야 한다.
즉, 도3d에 도시된 감광막을 제거하는 공정에서는 셀 영역에 형성된 제 2 산화막(34)이 일부 손실될 수 있으며, 도3e에 도시된 질화막(33) 식각공정에서는 주변회로영역에 형성된 제 1 산화막(32)도 일부 손실될 수 있으며, 도3f에 도시된 열 산화공정에서는 열산화막이 새로 생성되므로, 각각의 단계에서 가감되는 두께를 고려하여, 도3a에서 처음으로 증착되는 각각의 막의 두께를 주의깊게 설정하여야지만, 최종적으로 원하는 두께를 얻을 수 있다.
도3g에 도시된 바와같이, 셀 영역에서는 기판(31), 제 1 산화막(32), 질화막(33), 제 2 산화막(34)이 적층된 구조를 형성하고, 주변회로영역에서는 기판(31), 열산화막(36)이 적층된 구조를 형성한 다음, 전체 구조 상에 게이트 폴리실리콘(37)을 증착한다.
이후에는 일련의 통상적인 공정을 진행하여 게이트 전극을 완성한다.
본 발명에서는 습식식각 방법을 이용하여 SONOS 이중 게이트 절연막을 형성함으로써, 건식식각을 사용하였을 때의 문제점, 즉, 식각데미지의 영향을 받는 문제, 건식식각시에 사용된 플라즈마에 의해 유전막의 신뢰성이 저하되는 문제 등을 해결할 수 있었다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 적용하면, NVDRAM 에 적용되는 신뢰성 있는 이중 게이트 절연막을 형성할 수 있어 소자의 신뢰성이 증대되는 효과가 있다.
도1은 종래기술에 따른 NVDRAM 의 이중 게이트 절연막을 도시한 단면도,
도2a 내지 도2c는 종래기술에 따른 이중 게이트 절연막 형성공정을 도시한 공정단면도.
도3a 내지 도3g는 본 발명의 일실시예에 따른 이중 게이트 절연막 형성공정을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
31 : 기판
32 : 제 1 산화막
33 : 질화막
34 : 제 2 산화막
35 : 감광막
36 : 열 산화막
37 : 게이트 전극

Claims (8)

  1. NVDRAM 에 적용되는 이중 게이트 절연막 형성방법에 있어서,
    NVDRAM 이 형성되는 셀 영역과 일반 로직회로가 형성되는 주변회로 영역이 정의된 반도체 기판 상에 제1산화막, 질화막, 제2산화막을 차례로 적층 형성하는 단계;
    상기 제2산화막 상에 상기 셀영역만을 덮는 마스크를 형성하는 단계;
    상기 마스크를 식각배리어로 하는 습식식각법을 이용하여 상기 주변회로 영역의 상기 제2산화막을 제거하는 단계;
    상기 셀영역에 잔존한 제2산화막을 식각배리어로 하는 습식식각법을 이용하여 상기 주변회로영역의 상기 질화막을 제거하는 단계;
    상기 주변회로 영역에 남아있는 제1산화막 상에 열산화를 통해 제3산화막을 형성하는 단계; 및
    상기 제3산화막을 포함한 전체 구조 상에 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 산화막은 열산화막이며, 10 ∼ 30Å 의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 질화막은 Si3N4 막 이며, 20 ∼ 50Å 의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 2 산화막은 CVD 산화막이며, 30 ∼ 50Å 의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    습식식각법을 이용하여 상기 주변회로 영역의 상기 제 2 산화막을 제거하는 단계는,
    HF 또는 BOE 용액에 디핑(dipping)하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    습식식각법을 이용하여 상기 주변회로 영역의 상기 질화막을 제거하는 단계는,
    H2PO4 용액에 디핑(dipping)하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 주변회로 영역에 남아있는 제 1 산화막과 제 3 산화막의 두께의 합은 35 ∼ 70Å 인 것을 특징으로 하는 반도체 소자의 제조방법.
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