KR20090067269A - 트렌치 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

트렌치 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

단순한 공정으로 트렌치를 형성하는 방법 및 이를 이용한 반도체 소자의 제조 방법이 개시된다. 트렌치를 형성하는 방법에 있어서, 기판 상에 제1 폭으로 이격된 제1 패턴들과 제1 폭보다 넓은 제2 폭으로 이격된 제2 패턴들을 형성한다. 제1 및 제2 패턴들을 식각 마스크들로 이용하여 기판을 식각하여, 제1 깊이를 갖는 제1 트렌치와 제2 깊이를 갖는 예비 제2 트렌치를 형성한다. 제1 패턴들 상부 사이를 폐쇄시키는 희생막을 형성한다. 희생막, 제1 및 제2 패턴들을 식각 마스크들로 이용하여 기판을 식각하여, 제2 깊이보다 깊은 제3 깊이를 갖는 제2 트렌치를 형성한다. 제1 패턴들 상부 사이에 형성된 희생막을 식각 마스크로 사용함으로써, 보다 단순한 공정으로 트렌치를 형성할 수 있다.

Description

트렌치 형성 방법 및 이를 이용한 반도체 소자의 제조 방법{Method of forming a trench and method of manufacturing a semiconductor device using the same}
본 발명은 트렌치 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 서로 깊이가 다른 트렌치들을 형성하는 방법 및 이를 이용하여 반도체 소자를 제조하는 방법에 관한 것이다.
불휘발성 메모리 장치는 디지털 데이터를 전원이 없는 상태에서도 반영구적으로 보존이 가능하며 쓰고 지우기가 모두 가능한 장점을 지니고 있다. 때문에 휴대용 전자제품의 데이터 저장용으로 널리 사용되고 있다. 더구나, 최근에 그 응용 분야가 디지털, MP3 플레이어, 휴대 전화의 메모리 등으로 확대되고 있다.
상기 불휘발성 메모리 장치는 회로적인 관점에서 살펴보면, n개의 셀 트렌지스터들이 직렬로 연결되어 단위 스트링(unit string)을 이루고 이러한 단위 스트링들이 비트 라인과 접지 라인 사이에 직렬로 연결되어 있는NAND형과, 각각의 셀 트렌지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다.
상기 불휘발성 메모리 장치는 F-N 터널링(F-N tunneling)을 이용하여 전기적으로 데이터의 입/출력을 제어하는 구조를 갖는다. 상기와 같이 F-N 터널링 현상을 이용한 불휘발성 메모리 장치는 DRAM(dynamic random access memory) 소자와 다르게 수십 볼트의 고전압이 필요하다. 상기와 같이 고전압을 사용하는 불휘발성 메모리 소자의 경우, 항복 전압(breakdown voltage)으로 인한 불휘발성 메모리 소자의 불량을 억제하기 위하여 주변 영역의 트렌치를 셀 영역의 트렌치보다 깊고 넓게 형성한다.
상기와 같이 서로 깊이가 다른 셀 트렌치와 주변 트렌치를 형성하는 방법들의 예로는 하기 문헌들에 개시되어 있다. 하기 개시된 트렌치 형성 방법을 구체적으로 살펴보면, 기판을 식각하여 셀 영역에는 좁은 폭을 갖는 셀 트렌치를 형성하고 주변 영역에는 넓은 폭을 갖는 예비 주변 트렌치를 형성한다. 이때, 셀 트렌치 및 예비 주변 트렌치는 실질적으로 동일한 깊이를 갖는다. 이어서, 셀 트렌치 및 예비 주변 트렌치가 형성된 기판에 절연막을 형성하는, 좁은 폭을 갖는 셀 트렌치 내부는 절연막에 의해 완전하게 매립되고, 넓은 폭을 갖는 예비 주변 트렌치는 그 내측면 프로파일을 따라 절연막이 형성된다. 절연막을 이방성 식각하면, 예비 주변 트렌치 측벽에는 절연막이 잔류하고 예비 주변 트렌치 저면이 노출된다. 계속해서 노출된 예비 주변 트렌치를 식각함으로써, 셀 트렌치보다 깊은 깊이를 갖는 주변 트렌치를 형성할 수 있다.
[문헌 1] 일본공개특허 2006-080310
[문헌 2] 일본공개특허 2005-294759
[문헌 3] 일본공개특허 평11-195702
그러나, 상술한 방법을 이용하여 형성된 주변 트렌치는 예비 주변 트렌치 측벽에 잔류하는 절연막의 두께에 의해, 측벽에 단차를 갖게 된다. 상기 단차 부위에서 전류가 누설되는 등의 문제가 발생시킬 수 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 보다 용이하게 트렌치를 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 트렌치 형성 방법을 이용하여 반도체 소자를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 트렌치 형성 방법에 있어서, 기판 상에 제1 폭으로 이격된 제1 패턴들과, 상기 제1 폭보다 넓은 제2 폭으로 이격된 제2 패턴들을 형성한다. 상기 제1 및 제2 패턴들을 식각 마스크로 이용하여 상기 기판을 식각하여, 제1 깊이를 갖는 제1 트렌치와, 제2 깊이를 갖는 예비 제2 트렌치를 형성한다. 상기 제1 패턴들 상부 사이를 폐쇄시키는 희생막을 형성한다. 상기 희생막, 상기 제1 패턴들 및 제2 패턴들을 식각 마스크로 이용하여 상기 기판을 식각하여, 상기 제2 깊이보다 깊은 제3 깊이를 갖는 제2 트렌치를 형성한다.
본 발명의 일 실시예에 있어서, 상기 희생막은 탄소를 포함하는 폴리머를 이용하여 형성할 수 있다. 이 경우, 상기 탄소를 포함하는 폴리머는 폴리에틸 렌(polyethylene), 폴리비닐 플루오라이드(polyvinyl fluoride) 또는 폴리비닐리덴 플루오라이드(polyvinylidene fluoride)를 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 희생막은 폴리머 형성 가스를 이용한 폴리머 부착 공정에 의해 형성될 수 있다. 이 경우, 상기 폴리머 형성 가스는 에틸렌(ethylene), 메틸 플로라이드(methyl fluoride) 또는 메틸 디플로라이드(methyl difluoride)를 포함할 수 있다. 또한, 상기 폴리머 부착 공정은 500 내지 800℃의 온도에서 수행될 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 기판은 셀 영역(cell region) 및 주변 영역(peripheral region)을 포함하며, 상기 제1 트렌치는 상기 셀 영역에 형성되고, 상기 제2 트렌치는 상기 주변 영역에 각각 형성될 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 제1 깊이와 제3 깊이 사이의 비는 1:1.5 내지 2.5일 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 트렌치 형성 방법에 있어서, 상기 희생막을 제거할 수 있다. 이 경우, 상기 희생막은 애싱 공정 및 스트립 공정에 의해 제거될 수 있다.
본 발명의 또 다른 실시예에 있어서, 각각의 제1 패턴 및 제2 패턴은 상기 기판과 식각 선택비를 갖는 물질을 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 있어서, 기판 상에 제1 폭으로 이격된 제1 패턴들과, 상기 제1 폭보다 넓은 제2 폭으로 이격된 제2 패턴들을 각각 형성한다. 상기 제1 패턴들 및 상기 제2 패턴들을 식각 마스크로 이용하여 상기 기판을 식각하여, 제1 깊이를 갖는 제1 트렌치와, 제2 깊이를 갖는 예비 제2 트렌치를 형성한다. 상기 제1 패턴들 상부 사이를 폐쇄시키는 희생막을 형성한다. 상기 희생막, 상기 제1 패턴들 및 상기 제2 패턴들을 식각 마스크로 이용하여 상기 기판을 식각하여, 상기 제2 깊이보다 깊은 제3 깊이를 갖는 제2 트렌치를 형성한다. 상기 희생막을 제거한다. 상기 제1 트렌치 및 상기 제2 트렌치를 매립하면서 상기 제1 패턴들 및 상기 제2 패턴들 상에 필드 절연막을 형성한다. 상기 제1 패턴들 및 제2 패턴들의 상부가 노출되도록 상기 필드 절연막을 부분적으로 식각하여 액티브 영역을 한정하는 제1 필드 절연막 패턴 및 제2 필드 절연막 패턴을 형성한다. 상기 액티브 영역 상에 도전 구조물들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 희생막은 탄소를 포함하는 폴리머를 이용하여 형성되며, 상기 탄소를 포함하는 폴리머는 폴리에틸렌(polyethylene), 폴리비닐 플루오라이드(polyvinyl fluoride) 또는 폴리비닐리덴 플루오라이드(polyvinylidene fluoride)를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 희생막은 폴리머 형성 가스를 이용한 폴리머 부착 공정에 의해 형성되며, 상기 폴리머 형성 가스는 에틸렌(ethylene), 메틸 플로라이드(methyl fluoride) 또는 메틸 디플로라이드(methyl difluoride)를 포함할 수 있다. 이 경우, 상기 폴리머 부착 공정은 500 내지 800℃의 온도에서 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 깊이와 제3 깊이 사이의 비는 1:1.5 내지 2.5일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 희생막은 애싱 공정 및 스트립 공정에 의해 제거될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 기판은 셀 영역 및 주변 영역을 포함하며, 상기 제1 필드 절연 패턴은 상기 셀 영역에 형성되어 상기 셀 영역의 액티브 패턴을 한정하며, 상기 제2 필드 절연 패턴은 상기 주변 영역에 형성되어 상기 주변 영역의 액티브 패턴을 한정할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 셀 영역의 액티브 영역 상에 형성되는 도전 구조물은 터널 절연막, 플로팅 게이트 전극, 유전막 패턴 및 컨트롤 게이트 전극을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 주변 영역의 액티브 영역 상에 형성되는 도전 구조물은 절연막 및 도전 패턴을 포함할 수 있다.
본 발명에 따르면, 폴리머 접착 공정에 의해 깊이가 서로 다른 셀 영역의 제1 트렌치 및 주변 영역의 제2 트렌치를 형성함으로써, 상이한 깊이를 갖는 트렌치들을 보다 간략하게 형성할 수 있다.
또한, 폴리머 접착 공정은 제1 트렌치를 형성하기 위한 제1 패턴들의 상부 사이에 주로 수행됨으로써, 기판의 주변 영역에 형성되는 제2 트렌치의 측벽 단차 생성 등의 문제를 미연에 억제할 수 있다.
본 발명의 실시예들에 따른 트렌치 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것을 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에'와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
첨부된 도면에 있어서, 기판, 막(층), 영역, 패턴 또는 구조물의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막(층), 영역, 패턴 또는 구조물이 기판, 막(층), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "아래쪽에", "하부에" 형성되는 것으로 언급되는 경우에 는 각 막(층), 영역, 패턴 또는 구조물이 직접 기판, 각 막(층), 영역 또는 패턴 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 막(층), 다른 영역, 다른 패턴 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다.
도 1 내지 도 10은 본 발명의 실시예들에 따른 트렌치 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 패드 산화막(pad oxide layer)(102)을 형성한다.
기판(100)은 실리콘(silicon) 기판 또는 게르마늄(germanium) 기판을 포함하는 반도체 기판이거나, SOI(silicon on insulator) 기판 또는 GOI(germanium on insulator) 기판일 수 있다.
기판(100)은 메모리 셀들(memory cells)이 배치되는 셀 영역(cell region)(C) 및 회로 셀들(circuit cells)이 배치되는 주변 영역(peripheral region)(P)을 포함한다.
패드 산화막(102)은 실리콘 산화물을 이용하여 형성될 수 있다. 패드 산화막(102)은 열 산화(thermal oxidation) 공정 또는 화학 기상 증착(chemical vapor deposition; CVD) 공정에 의해 형성될 수 있다.
도 2를 참조하면, 패드 산화막(102) 상에 제1 패턴들(104) 및 제2 패턴들을 형성한다.
제1 패턴들(104)은 기판(100)의 셀 영역(C)에 형성되며, 제1 폭으로 서로 이격된다. 제2 패턴들(106)은 기판(100)의 주변 영역(P)에 형성되며, 상기 제1 폭보 다 넓은 제2 폭으로 서로 이격된다.
제1 패턴(104) 및 제2 패턴(106)은 각기 기판(100)에 대해 식각 선택비를 갖는 물질을 이용하여 형성할 수 있다. 예를 들면, 제1 패턴(104) 및 제2 패턴(106)은 각기 질화물, 산화물 또는 탄화물을 이용하여 형성될 수 있다. 본 발명의 실시예들에 있어서, 제1 패턴(104) 및 제2 패턴(106)은 전술한 물질 중 적어도 하나를 포함하는 단층 구조 또는 상술한 물질들로 이루어진 다층 구조를 가질 수 있다.
본 발명의 실시예들에 따라 제1 패턴(104) 및 제2 패턴(106)을 형성하는 공정에 있어서, 우선 패드 산화막(102) 상에 질화물을 포함하는 박막(도시되지 않음)을 형성한 후, 상기 박막 상에 비정질 탄소막(amorphous carbon layer)(도시되지 않음) 및 유기 반사 방지막(anti-reflection layer)(도시되지 않음)을 순차적으로 형성한다. 상기 비정질 탄소막 및 상기 유기 반사 방지막은 이후 수행되는 사진 공정에서 난반사에 의해 포토레지스트 패턴들(도시되지 않음) 측벽 프로파일(profile)이 불량해지는 것을 방지하기 위하여 제공된다. 상기 유기 반사 방지막 상에 상기 제1 폭으로 이격된 제1 포토레지스트 패턴들(도시되지 않음) 및 상기 제2 폭으로 이격된 제2 포토레지스트 패턴들(도시되지 않음)을 형성한다. 상기 제1 및 제2 포토레지스트 패턴들을 식각 마스크들로 이용하여 상기 유기 반사 방지막, 상기 비정질 탄소막 및 상기 박막을 식각하여, 패드 산화막(102) 상에 제1 패턴들(104), 제2 패턴들(106), 유기 반사 방지막 패턴(도시되지 않음), 및 비정질 탄소막 패턴(도시되지 않음)을 순차적으로 형성한다. 제1 패턴들(104) 및 제2 패턴들(106)을 형성한 후, 상기 유기 반사 방지막 패턴, 상기 비정질 탄소막 패턴, 상 기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴을 제거한다.
도 3을 참조하면, 제1 패턴들(104) 및 제2 패턴들(106)을 식각 마스크들로 이용하여 패드 산화막(102) 및 기판(100)을 식각함으로써, 패드 산화막 패턴(108), 제1 트렌치(110) 및 예비 제2 트렌치(112)를 형성한다.
제1 트렌치(110)는 기판(100)의 셀 영역(C)에 형성되며, 상기 제1 폭과 실질적으로 동일한 상부 폭을 가지며, 하부로 갈수록 감소되는 폭을 가진다. 또한, 제1 트렌치(110)를 제1 깊이를 갖는다. 본 발명의 일 실시예에 있어서, 제1 트렌치(110)는 약 1,800Å 내지 약 2,500Å 정도의 제1 깊이를 가질 수 있다.
예비 제2 트렌치(112)는 기판(100)의 주변 영역(P)에 형성되며, 상기 제2 폭과 실질적으로 동일한 상부 폭을 가지며, 하부로 갈수록 감소되는 폭을 가진다. 또한, 예비 제2 트렌치(112)는 제2 깊이를 가진다. 본 발명의 일 실시예에 따르면, 상기 제2 깊이는 상기 제1 깊이와 실질적으로 동일할 수 있다.
도 4를 참조하면, 제1 패턴들(104) 사이를 채우면서 제1 패턴들(104)을 덮는 희생막(114)을 형성한다.
본 발명의 실시예들에 따르면, 희생막(114)은 폴리머 형성 가스를 이용한 폴리머 부착(polymer attach) 공정에 의해 형성될 수 있다. 상기 폴리머 부착 공정은 중합(polymerization) 반응을 이용하며, 온도에 따라 희생막(114)의 물리적 화학적 특성이 다르게 된다. 폴리머 부착 공정의 온도가 약 800℃보다 높은 경우, 희생막(114)이 제1 트렌치(110) 및 제2 트렌치의 저면에 주로 형성될 수 있다. 반면, 폴리머 부착 공정 온도가 약 500℃ 보다 작은 경우, 폴리머 부착 공정인 중합 반응 이 수행되지 않는다. 따라서, 상기 폴리머 부착 공정은 약 500℃ 내지 약 800℃의 온도에서 수행된다.
예를 들어, 폴리머 부착 공정 온도를 약 650℃에서 폴리머 부착 공정을 수행하여 형성된 희생막(114)은 제1 트렌치(110) 및 제2 트렌치 내부 및 저면으로 이동하기에는 부족하기 때문에 희생막(114)이 제1 패턴들(104) 및 제2 패턴들(106)의 상부 및 측면에 대부분이 형성된다. 이에 따라, 상기 제1 폭과 같이 상대적으로 좁은 폭으로 이격된 제1 패턴들(104) 사이는 희생막(114)에 의해 매립되지만, 상기 제1 폭보다 넓은 제2 폭으로 이격된 제2 패턴들(106) 사이는 희생막(114)으로 충분히 채워지지 않는다.
본 발명의 일 실시예에 따라 폴리머 형성 가스로 에틸렌(ethylene) 가스를 사용하는 경우, 희생막(114)은 폴리에틸렌(polyethylene)을 포함할 수 있다. 본 발명의 다른 실시예에 따라 폴리머 형성 가스로 메틸 플로라이드(methyl fluoride)를 사용하는 경우, 희생막(114)은 폴리비닐 플루오라이드(polyvinyl fluoride)를 포함할 수 있다. 본 발명의 또 다른 실시예에 따라 메틸 디플로라이드(methyl difluoride)를 사용하는 경우, 희생막(114)은 폴리비닐리덴 플루오라이드(polyvinylidene fluoride)를 포함할 수 있다.
상술한 바와 같이 희생막(114)이 폴리머를 포함함으로써, 질화물 또는 산화물을 이용하여 형성된 마스크보다 그 구조가 치밀하고 단단하다. 따라서, 후속되는 식각 공정에서 희생막(114)을 식각 마스크로 사용하는 경우, 희생막(114) 아래의 제1 패턴들(104) 및 제2 패턴들(106)이 손상되는 것을 억제할 수 있다.
도 5를 참조하면, 희생막(114), 제1 패턴들(104) 및 제2 패턴들(106)을 식각 마스크들로 이용하는 식각 공정을 통해 예비 제2 트렌치(112)를 식각하여 제2 트렌치(116)를 형성한다.
제2 트렌치(116)는 상기 제2 폭과 실질적으로 동일한 제2 폭을 가지며, 상기 제2 깊이보다 깊은 제3 깊이를 갖는다. 본 발명의 실시예들에 따르면, 상기 제1 깊이 및 상기 제3 깊이 사이의 비는 약 1:1.5 내지 2.5 정도가 될 수 있다. 예컨대, 상기 제1 깊이가 약 1,800Å 내지 약 2,500Å 정도일 때, 상기 제3 깊이는 약 4,800Å 내지 5,500Å 정도가 될 수 있다.
희생막(114)이 제1 패턴들(104) 사이를 채우면서 제1 패턴들(104)을 커버함으로써, 상기 식각 공정을 수행하는 동안 제1 트렌치(110)는 실질적으로 식각되지 않는다. 또한, 희생막(114)은 제2 패턴들(106) 사이를 완전해 채우지 않으며, 제2 패턴들(106)의 상부 및 측벽 상에 부분적으로 형성된다. 전술한 바와 같이 예비 제2 트렌치(112)는 상부의 폭이 하부의 폭보다 넓기 때문에 희생막(114)이 제2 패턴들(106)의 상부 및 측벽에 부분적으로 형성되더라도, 이러한 부분의 희생막(114)의 두께가 예비 제2 트렌치(112)의 상부 및 하부 폭 차이보다 작아 상기 식각 공정을 수행하는 동안 제2 트렌치(116) 측벽에 단차가 생성되지 않는다.
또한, 희생막(114)이 폴리머 부착 공정에 의해 제1 패턴들(104)을 충분히 덮도록 형성됨으로써, 부가적인 증착 및 식각 공정을 수행하지 않을 수 있다. 이에 따라, 트렌치를 형성하는 공정에 소요되는 시간 및 비용을 절감시킬 수 있다.
더불어, 식각 마스크로 사용되는 희생막(114)이 폴리머를 이용하여 형성됨으 로써, 상기 식각 공정을 수행하는 동안 희생막(114)의 식각 정도가 질화물 또는 산화물을 포함하는 마스크의 식각 정도보다 작기 때문에, 제1 패턴들(104) 및 제2 패턴들(116)이 식각되는 것을 미연에 방지할 수 있다.
도 6을 참조하면, 제1 패턴들(104) 및 제2 패턴들(116)로부터 희생막(114)을 제거한다. 희생막(114)이 제1 패턴들(104), 제2 패턴들(106), 제1 트렌치(110) 및 제2 트렌치(116) 상에 형성된 경우, 상기 제거 공정에 의해 모든 부분의 희생막(114)이 함께 제거된다.
본 발명의 실시예들에 있어서, 희생막(114)은 애싱(ashing) 공정 및 스트립핑(stripping) 공정으로 제거될 수 있다. 상기 애싱 공정에 있어서, 희생막(114)은 연소되어 기상 형태로 제거되며, 플라즈마를 이용할 수 있다. 상기 스트립핑 공정에 있어서, 상기 애싱 공정 후 잔류하는 희생막(114)을 식각 용액을 이용하여 제거한다.
도 7을 참조하면, 제1 트렌치(110) 및 제2 트렌치(116) 내면 상에 열산화막(118)을 형성한다. 열산화막(118)은 제1 트렌치(110) 및 제2 트렌치(116)의 내면 프로파일을 따라 연속적으로 형성될 수 있다. 이 경우, 열산화막(118)이 제1 트렌치(110) 및 제2 트렌치(116)를 부분적으로 매립하게 된다. 열산화막(118)은 제1 트렌치(110) 및 제2 트렌치(116)를 형성하는 식각 공정 시 손상된 기판(100)을 큐어링하는(curing) 기능을 수행한다.
본 발명의 일 실시예에 따르면, 열산화막(118)은 열 산화 공정에 의해 형성될 수 있다. 상기 열 산화 공정을 통해 열산화막(118)을 형성할 경우, 제1 트렌 치(110) 및 제2 트렌치(116)에 의해 노출되는 기판(100)을 열적으로 산화시킴으로써, 열산화막(118)이 제1 트렌치(110) 및 제2 트렌치(116)의 측벽 및 저면에 형성될 수 있다. 이때, 열산화막(118)은 패드 산화막 패턴(108)이 형성된 부위까지 연장되어 형성될 수 있다.
본 발명의 다른 실시예에 있어서, 열산화막(118)은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 이와 같이 화학 기상 증착 공정을 통해 열산화막(118)을 형성하는 경우, 열산화막(118)이 제1 트렌치(110) 및 제2 트렌치(116)의 측벽 및 저면 뿐만 아니라 제1 패턴들(104) 및 제2 패턴들(106)의 표면을 따라 연속적으로 형성될 수 있다.
도 8을 참조하면, 열산화막(118) 상에 라이너(liner)(120)를 형성한다. 라이너(120)는 열산화막(118) 상에 제1 트렌치(110) 및 제2 트렌치(116)의 내면 프로파일을 따라 연속적으로 형성될 수 있다. 이 경우, 라이너(120)가 제1 트렌치(110) 및 제2 트렌치(116)를 부분적으로 매립하게 된다. 라이너(120)는 제1 트렌치(110) 및 제2 트렌치(116) 내에 매립되는 절연막으로 불순물이 확산되는 것을 억제하는 기능을 수행한다. 본 발명의 실시예들에 따르면, 라이너(120)는 질화물을 이용하여 형성되며, 화학 기상 증착 공정에 의해 형성될 수 있다.
도 9를 참조하면, 제1 트렌치(110) 및 제2 트렌치(116)를 매립하면서 라이너(120), 제1 패턴들(104) 및 제2 패턴들(106) 상에 필드 절연막(122)을 형성한다.
필드 절연막(122)은 산화물 또는 질화물을 이용하여 형성할 수 있다. 본 발명의 실시예들에 따른 필드 절연막(122)은 갭 매립(gap filling) 특성이 우수한 실 리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다. 예를 들면, 필드 절연막(122)은 USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate), TOSZ(tonen silazene), FSG(fluoride silicate glass) 등을 사용하여 형성될 수 있다.
도 10을 참조하면, 제1 패턴들(104) 및 제2 패턴들(106)의 상면이 노출되도록 필드 절연막(122)을 부분적으로 제거하여, 제1 트렌치(110) 및 제2 트렌치(116)를 매립하는 제1 필드 절연막 패턴(124) 및 제2 필드 절연막 패턴(126)을 각기 형성한다. 이 경우, 제1 필드 절연막 패턴(124)은 기판(100)의 셀 영역(C)에 형성되며, 제2 필드 절연막 패턴(126)은 기판(100)의 주변 영역(P)에 위치한다. 제1 필드 절연막 패턴(124) 및 제2 필드 절연막 패턴(126)은 화학 기계적 연마 공정 및/또는 에치-백 공정을 이용하여 형성될 수 있다.
상술한 공정들을 수행함으로써, 셀 영역(C)에 제1 깊이 및 제1 폭을 갖는 제1 필드 절연막 패턴(124)을 형성하고, 주변 영역(P)에 제1 깊이보다 깊은 제3 깊이 및 제1 폭보다 넓은 제2 폭을 갖는 제2 필드 절연막 패턴(126)을 형성할 수 있다. 이와 같이, 폴리머 부착 공정을 이용하여 깊이가 다른 트렌치들(110, 116)을 형성함으로써, 깊이가 다른 트렌치들(110, 116)을 형성하기 위한 부가적인 증착 공정 및 식각 공정 등을 생략할 수 있으므로 트렌치 형성 공정을 보다 간략화 할 수 있다. 더불어, 폴리머를 포함하는 희생막(114)을 식각 마스크로 사용함으로써, 측벽에 단차가 없는 제2 트렌치(116)를 용이하게 형성할 수 있다.
이하, 본 발명의 실시예들에 따른 트렌치의 형성 방법을 이용하여 반도체 소자를 제조하는 방법을 설명한다.
도 11 내지 도 19는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다. 도 11 내지 도 19에 있어서, 자기 정렬된(self aligned: SA) 구조를 갖는 NAND형 플래시 메모리 소자와 같은 불휘발성 메모리 소자를 예시적으로 설명하지만 본 발명의 특징들 및 이점들은 플래너 타입(planar type) 또는 STI(shallow trench isolation)와 자기 정렬된 구조 등의 여타의 불휘발성 메모리 소자에도 적용 가능함을 이해할 수 있을 것이다.
도 11을 참조하면, 셀 영역(C) 및 주변 영역(P)을 포함하는 기판(200)에 제1 필드 절연막 패턴(204) 및 제2 필드 절연막 패턴(206)을 형성한다. 제1 필드 절연막 패턴(204)은 셀 영역(C)에 형성되며, 제2 필드 절연막 패턴(206)은 주변 영역(P)에 형성된다. 제1 필드 절연막 패턴(204)은 제1 폭 및 제1 깊이를 가지며, 제2 필드 절연막 패턴(206)은 상기 제1 폭보다 넓은 제2 폭과 상기 제1 깊이보다 깊은 제2 깊이를 가진다.
기판(200)에 제1 필드 절연막 패턴(204) 및 제2 필드 절연막 패턴(206)은 도 1 내지 도 10을 참조하여 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 통하여 형성될 수 있으므로 이에 대한 설명은 생략한다.
이어서, 기판(200)으로부터 제1 패턴들(도시되지 않음) 및 제2 패턴들(도시되지 않음)을 제거한다. 상기 제1 패턴들 및 제2 패턴들이 제거되면, 셀 영역(C)에는 제1 필드 절연막 패턴(204)에 의해 한정되는 제1 개구(208)가 형성되며, 주변 영역(P)에는 제2 필드 절연막 패턴(206)에 의해 한정되는 제2 개구(210)가 형성된다.
도 12를 참조하면, 기판(200)으로부터 패드 산화막 패턴(202)을 제거한다. 본 발명의 다른 실시예에 따르면, 패드 산화막 패턴(202)은 제거되지 않고, 이후 형성되는 반도체 메모리 소자의 터널 절연막(228)(도 19 참조) 및 게이트 절연막(238)(도 19 참조)으로 이용될 수 있다. 그러나, 패드 산화막 패턴(202)이 전술한 다수의 공정들을 수행하는 동안 손상될 수 있기 때문에 패드 산화막 패턴(202)을 제거한 후 터널 절연막(228) 및 게이트 절연막(238)을 형성하는 것이 보다 유리하다.
제1 필드 절연막 패턴(204) 및 제2 필드 절연막 패턴(206)의 측면을 부분적으로 식각하여 제1 개구(208) 및 제2 개구(210)의 폭을 각각 확장시킨다. 제1 개구(208) 및 제2 개구(210)의 폭은 후속되는 공정에 의해 형성되는 플로팅 게이트 전극(230)(도 19 참조)의 선폭을 결정한다. 즉, 제1 개구(208) 및 제2 개구(210)의 폭이 증가할수록 후속에 형성되는 플로팅 게이트 전극(230)의 선폭이 증가하게 된다.
도 13을 참조하면, 제1 개구(208) 및 제2 개구(210)에 의해 노출된 기판(200) 상에 제1 절연막(212)을 형성한다. 셀 영역(C)에 형성된 제1 절연막(212)은 이후 상기 불휘발성 반도체 메모리 소자의 터널 절연막(도 19)(228)을 기능하고, 주변 영역(P)에 형성된 제1 절연막(212)은 이후 트랜지스터의 게이트 절연막(238)으로 기능한다.
제1 절연막(212)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiONx) 또는 금속 산화물을 이용하여 형성할 수 있다. 제1 절연막(212)을 형성하기 위한 금속 산화물의 예로서는, 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 하프늄 실리콘 산화물(HfSiOx), 하프늄 알루미늄 산화물(HfAlOx), 하프늄 라듐 산화물(HfLaOx), 지르코늄 산화물(ZrOx), 지르코늄 실리콘 산화물(ZrSiOx) 등을 들 수 있다. 제1 개구(208) 및 제2 개구(210)가 확장된 폭을 가지는 경우, 제1 절연막(212)은 기판(200)과 제1 필드 절연막 패턴(204) 및 제2 필드 절연막 패턴(206)의 측면 일부 상에도 형성된다.
도 14를 참조하면, 제1 절연막(212), 제1 필드 절연막 패턴(204) 및 제2 필드 절연막 패턴(204)상에 제1 도전막(214)을 형성한다. 제1 도전막(214)은 제1 절연막(212), 제1 필드 절연막 패턴(204) 및 제2 필드 절연막 패턴(206)의 표면 프로파일을 따라 연속적으로 형성될 수 있다. 이 경우, 제1 도전막(214)이 제1 개구(208) 및 제2 개구(210)를 부분적으로 매립하게 된다.
제1 도전막(214)은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 제1 도전막(214)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 티타늄(Ti), 탄탈륨 질화물(TaNx), 티타늄 질화물(TiNx) 등을 사용하여 형성될 들 수 있다. 또한, 제1 도전막(214)은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 펄스 레이저 증착(PLD) 공정, 전자-빔 증착 공정 등을 이용하여 형성될 수 있다.
도 15를 참조하면, 제1 개구(208) 및 제2 개구(210)를 매립하도록 제1 도전 막(214) 상에 희생막(도시되지 않음)을 형성한다. 상기 희생막은 제1 개구(208) 및 제2 개구(210)를 완전하게 채우도록 형성된다.
상기 희생막은 포토레지스트 또는 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예를 들면, 상기 희생막은 USG, BPSG, PSG, FOX, PE-TEOS, TOSZ, FSG 등을 사용하여 형성될 수 있다. 본 발명의 실시예들에 있어서, 상기 희생막은 제1 필드 절연막 패턴(204) 및 제2 필드 절연막 패턴(206)과 실질적으로 동일한 물질을 사용하여 형성할 수 있다.
제1 도전막(214)의 상부가 노출되도록 상기 희생막의 상부를 부분적으로 제거한다. 상기 희생막은 화학 기계적 연마 공정 및/또는 에치-백 공정을 이용하여 부분적으로 제거될 수 있다. 이에 따라, 제1 개구(208) 및 제2 개구(210) 내에는 희생막 패턴들(216)이 형성된다.
제1 필드 절연막 패턴(204) 및 제2 필드 절연막 패턴(206)의 상면이 노출되도록 제1 도전막(214)을 부분적으로 제거하여, 제1 절연막(212) 상에 제1 도전 패턴(218) 및 제2 도전 패턴(220)을 형성한다. 제1 도전 패턴(218)은 셀 영역(C) 상에 형성되며, 이후 불휘발성 반도체 메모리 소자의 플로팅 게이트 전극(230)으로 기능한다. 제2 도전 패턴(220)은 주변 영역(P) 상에 형성되며 이후 트랜지스터의 게이트 전극(240)(도 19 참조)으로 기능한다.
도 16을 참조하면, 제1 도전 패턴(218) 및 제2 도전 패턴(220)을 형성한 후, 제1 개구(208) 및 제2 개구(210) 내의 희생막 패턴들(216)을 제거한다.
본 발명의 실시예들에 따르면, 희생막 패턴들(216)이 산화물을 포함하는 경 우, 희생막 패턴들(216)을 제거하는 동안 제1 필드 절연막 패턴(204) 및 제2 필드 절연막 패턴(206)이 부분적으로 식각되어 셀 필드 절연막 패턴(222) 및 주변 필드 절연막 패턴(224)이 형성된다. 셀 필드 절연막 패턴(222) 및 주변 필드 절연막 패턴(224)에 의해, 제1 도전 패턴(218) 및 제2 도전 패턴(220)의 외부 측면이 노출될 수 있다. 이 경우, 셀 영역(C)에 형성된 제1 도전 패턴(218)은 후속하여 형성되는 제2 절연막(226)(도 17 참조)과의 접촉 면적이 증가하게 되고, 이에 따라, 상기 불휘발성 반도체 메모리 소자의 커플링 비(coupling ratio)가 증가하게 된다.
도 17을 참조하면, 제1 도전 패턴(218), 제2 도전 패턴(220), 셀 필드 절연막 패턴(222) 및 주변 필드 절연막 패턴(224) 상에 제2 절연막(226)을 형성한다. 셀 영역(C)에 형성된 제2 절연막(226)은 이후 불휘발성 반도체 메모리 소자의 유전막으로 기능하며, 주변 영역(P)에 형성된 제2 절연막(226)은 후속되는 식각 공정으로 부분적으로 제거된다.
제2 절연막(226)은 실리콘 산화물, 산화물/질화물/산화물(oxide/nitride/oxide) 또는 고유전율(high-k)을 갖는 물질을 이용하여 형성될 수 있다. 제2 절연막(226)에 포함되는 고유전율을 갖는 물질은 질화물보다 높은 유전율을 갖는 물질로서, 예컨대, 알루미늄 산화물(AlOx), 이트륨 산화물(YOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 니오븀 산화물(NbOx), 바륨 티타늄 산화물(BaTiOx), 스트론튬 티타늄 산화물(SrTiOx) 등의 금속 산화물을 들 수 있다. 제2 절연막(226)은 전술한 물질들 중 적어도 하나를 포함하는 단층 구조 또는 상술한 물질들로 이루어진 다층 구조를 가질 수 있다.
도 18을 참조하면, 제2 도전 패턴(220) 상에 형성된 제2 절연막(226)을 부분적으로 식각하여 제2 도전 패턴(220)의 상부를 부분적으로 노출시킨다.
본 발명의 실시예들에 따르면, 상기 식각 공정이 수행되는 동안 제1 도전 패턴(218)이 형성된 셀 영역(C)은 포토레지스트 패턴 또는 산화막 패턴 등을 이용하여 마스킹된다.
제2 도전 패턴(220) 상에 형성된 제2 절연막(226)을 부분적으로 식각하여, 후속하여 형성되는 제2 도전막(도시되지 않음)이 제2 도전 패턴(220)과 전기적으로 연결시킬 수 있다.
도 19를 참조하면, 부분적으로 식각된 제2 절연막(226) 상에 제2 도전막을 형성한다. 이 경우, 셀 영역(C)에 형성된 상기 제2 도전막은 제2 절연막에 의해 제2 도전 패턴(220)과 전기적으로 절연되지만, 주변 영역(P)에 형성된 상기 제2 도전막은 부분적으로 식각된 제2 절연막(226)에 의해 제2 도전 패턴(220)과 전기적으로 연결된다.
상기 제2 도전막은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 사용하여 형성할 수 있다. 예를 들면, 상기 제2 도전막은 텅스텐(W), 알루미늄(Al), 코발트(Co), 티타늄(Ti), 탄탈륨 질화물(TaNx), 티타늄 질화물(TiNx) 등을 사용하여 형성될 수 있다.
상기 제2 도전막 상에 마스크(도시되지 않음)를 형성한다. 이러한 마스크를 식각 마스크로 이용하여, 상기 제2 도전막, 제2 절연막(226), 제1 도전 패턴(218) 및 제2 도전 패턴(220)을 식각하여, 셀 영역(C)에 불휘발성 반도체 메모리 소자의 단위 셀(236)을 형성하고, 주변 영역(P)에는 트랜지스터(240)를 형성한다.
셀 영역(C)에 형성된 단위 셀은 터널 절연막(228), 플로팅 게이트 전극(230), 유전막 패턴(232) 및 컨트롤 게이트 전극(234)을 포함한다. 주변 영역(P)에 형성된 트랜지스터(242)는 게이트 절연막(238) 및 게이트 전극(240)을 구비한다.
본 발명에 따르면, 깊이가 다른 트렌치들을 폴리머 부착 공정으로 형성된 희생막을 적용하여 형성함으로써, 트렌치를 형성하기 위한 부가적인 증착 공정 및 식각 공정을 생략할 수 있으므로 트렌치 형성 공정을 보다 간략화 할 수 있다. 또한, 폴리머 부착 공정으로 형성된 희생막을 식각 마스크로 사용하여 예비 제2 트렌치를 식각함으로써, 측벽에 단차가 없는 제2 트렌치를 형성할 수 있다. 더불어, 상기 희생막이 폴리머를 포함하기 때문에 상기 희생막을 식각 마스크로 사용하는 경우, 상기 희생막의 식각 정도가 적어 하부의 제1 패턴들 및 제2 패턴들의 손상을 미연에 방지할 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 10은 본 발명의 실시예들에 따른 트렌치 형성 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 19는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100：기판 104：제1 패턴
106：제2 패턴 110：제1 트렌치
112：예비 제2 트렌치 114：희생막
116：제2 트렌치 118：열산화막
120：라이너 124：제1 필드 절연막 패턴
126：제2 필드 절연막 패턴

Claims (20)

  1. 기판 상에 제1 폭으로 이격된 제1 패턴들 및 상기 제1 폭보다 넓은 제2 폭으로 이격된 제2 패턴들을 형성하는 단계;
    상기 제1 및 제2 패턴들을 식각 마스크들로 이용하여 상기 기판을 식각하여, 제1 깊이를 갖는 제1 트렌치 및 제2 깊이를 갖는 예비 제2 트렌치를 형성하는 단계;
    상기 제1 패턴들 사이를 채우면서 상기 제1 패턴들을 덮는 희생막을 형성하는 단계; 및
    상기 희생막, 상기 제1 패턴들 및 상기 제2 패턴들을 식각 마스크들로 이용하여 상기 기판을 식각하여, 상기 제2 깊이보다 깊은 제3 깊이를 갖는 제2 트렌치를 형성하는 단계를 포함하는 트렌치 형성 방법.
  2. 제1항에 있어서, 상기 희생막은 탄소(carbon)를 포함하는 폴리머(polymer)를 사용하여 형성되는 것을 특징으로 하는 트렌치 형성 방법.
  3. 제2항에 있어서, 상기 탄소를 포함하는 폴리머는 폴리에틸렌(polyethylene), 폴리비닐 플루오라이드(polyvinyl fluoride) 또는 폴리비닐리덴 플루오라이드(polyvinylidene fluoride)를 포함하는 것을 특징으로 하는 트렌치 형성 방법.
  4. 제1항에 있어서, 상기 희생막은 폴리머 형성 가스를 이용하는 폴리머 부착(polymer attach) 공정을 통해 형성되는 것을 특징으로 하는 트렌치 형성 방법.
  5. 제4항에 있어서, 상기 폴리머 형성 가스는 에틸렌(ethylene), 메틸 플로라이드(methyl fluoride) 또는 메틸 디플로라이드(methyl difluoride)를 포함하는 것을 특징으로 하는 트렌치 형성 방법.
  6. 제4항에 있어서, 상기 폴리머 부착 공정은 500℃ 내지 800℃의 온도에서 수행되는 것을 특징으로 하는 트렌치 형성 방법.
  7. 제1항에 있어서, 상기 기판은 셀 영역(cell region) 및 주변 영역(peripheral region)을 포함하며, 상기 제1 트렌치는 상기 셀 영역에 형성되고, 상기 제2 트렌치는 상기 주변 영역에 형성되는 것을 특징으로 하는 트렌치 형성 방법.
  8. 제1항에 있어서, 상기 제1 깊이와 상기 제3 깊이 사이의 비는 1:1.5 내지 2.5인 것을 특징으로 하는 트렌치 형성 방법.
  9. 제1항에 있어서, 상기 희생막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 형성 방법.
  10. 제9항에 있어서, 상기 희생막은 애싱(ashing) 공정 및 스트립(stripping) 공정에 의해 제거되는 것을 특징으로 하는 트렌치 형성 방법.
  11. 제1항에 있어서, 상기 제1 패턴들 및 상기 제2 패턴들은 각기 상기 기판에 대해 식각 선택비를 갖는 물질을 사용하여 형성되는 것을 특징으로 하는 트렌치 형성 방법.
  12. 기판 상에 제1 폭으로 이격된 제1 패턴들 및 상기 제1 폭보다 넓은 제2 폭으로 이격된 제2 패턴들을 형성하는 단계;
    상기 제1 패턴들 및 상기 제2 패턴들을 식각 마스크들로 이용하여 상기 기판을 식각하여, 제1 깊이를 갖는 제1 트렌치와 제2 깊이를 갖는 예비 제2 트렌치를 형성하는 단계;
    상기 제1 패턴들 사이를 매립하면서 상기 제1 패턴들을 덮는 희생막을 형성하는 단계;
    상기 희생막, 상기 제1 패턴들 및 상기 제2 패턴들을 식각 마스크들로 이용하여 상기 기판을 식각하여, 상기 제2 깊이보다 깊은 제3 깊이를 갖는 제2 트렌치를 형성하는 단계;
    상기 희생막을 제거하는 단계;
    상기 제1 트렌치 및 상기 제2 트렌치를 매립하면서 상기 제1 패턴들 및 상기 제2 패턴들 상에 필드 절연막을 형성하는 단계;
    상기 제1 패턴들 및 상기 제2 패턴들이 노출되도록 상기 필드 절연막을 부분적으로 식각하여, 액티브 영역을 한정하는 제1 필드 절연막 패턴 및 제2 필드 절연막 패턴을 형성하는 단계; 및
    상기 액티브 영역 상에 도전성 구조물들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서, 상기 희생막은 탄소를 포함하는 폴리머를 이용하여 형성되며, 상기 탄소를 포함하는 폴리머는 폴리에틸렌(polyethylene), 폴리비닐 플루오라이드(polyvinyl fluoride) 또는 폴리비닐리덴 플루오라이드(polyvinylidene fluoride)를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제12항에 있어서, 상기 희생막은 폴리머 형성 가스를 이용한 폴리머 부착 공정을 이용하여 형성되며, 상기 폴리머 형성 가스는 에틸렌(ethylene), 메틸 플로라이드(methyl fluoride) 또는 메틸 디플로라이드(methyl difluoride)를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서, 상기 폴리머 부착 공정은 500℃ 내지 800℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제12항에 있어서, 상기 제1 깊이와 상기 제3 깊이 사이의 비는 1:1.5 내지 2.5인 것을 특징으로 하는 트렌치 형성 방법.
  17. 제12항에 있어서, 상기 희생막은 애싱 공정 및 스트립 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제12항에 있어서, 상기 기판은 셀 영역 및 주변 영역을 포함하며, 상기 제1 필드 절연 패턴은 상기 셀 영역에 형성되어 상기 셀 영역의 액티브 패턴을 한정하며, 상기 제2 필드 절연 패턴은 상기 주변 영역에 형성되어 상기 주변 영역의 액티브 패턴을 한정하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서, 상기 셀 영역의 액티브 영역 상에 형성되는 도전성 구조물은 터널 절연막, 플로팅 게이트 전극, 유전막 패턴 및 컨트롤 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제18항에 있어서, 상기 주변 영역의 액티브 영역 상에 형성되는 도전 구조물은 절연막 및 도전 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838722B2 (en) * 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US9196547B2 (en) 2009-04-03 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dual shallow trench isolation and related applications
KR101575818B1 (ko) * 2009-08-18 2015-12-08 삼성전자주식회사 활성 영역 구조물의 형성방법
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) * 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
KR20110080665A (ko) * 2010-01-06 2011-07-13 삼성전자주식회사 듀얼 트렌치를 포함하는 반도체 소자와 그 제조 방법, 및 전자 시스템
CN102859699B (zh) 2010-03-02 2016-01-06 维西埃-硅化物公司 制造双栅极装置的结构和方法
CN103688363B (zh) 2011-05-18 2017-08-04 威世硅尼克斯公司 半导体器件
WO2013166079A1 (en) * 2012-04-30 2013-11-07 Vishay-Siliconix Integrated circuit design
CN103579116B (zh) * 2012-08-10 2017-05-31 南亚科技股份有限公司 在基底中制作多个沟槽的方法
CN103594389B (zh) * 2012-08-13 2017-03-01 南亚科技股份有限公司 在基板中形成沟槽的方法
US9006080B2 (en) * 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
CN104183534B (zh) * 2013-05-27 2017-05-10 中芯国际集成电路制造(上海)有限公司 浅沟槽的制作方法
US9085120B2 (en) 2013-08-26 2015-07-21 International Business Machines Corporation Solid state nanopore devices for nanopore applications to improve the nanopore sensitivity and methods of manufacture
US9437470B2 (en) 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
CN104934361B (zh) * 2014-03-19 2018-03-23 中芯国际集成电路制造(上海)有限公司 浅沟槽的制作方法及存储器件的制作方法
JP2015204443A (ja) * 2014-04-16 2015-11-16 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
EP3183753A4 (en) 2014-08-19 2018-01-10 Vishay-Siliconix Electronic circuit
CN106477514B (zh) * 2015-08-28 2018-03-30 中芯国际集成电路制造(上海)有限公司 Mems器件及其形成方法
KR102476764B1 (ko) * 2015-12-23 2022-12-14 에스케이하이닉스 주식회사 소자분리구조 및 그 제조 방법
CN110777361B (zh) * 2018-07-26 2023-08-01 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
CN110148580B (zh) * 2019-05-15 2021-07-02 上海集成电路研发中心有限公司 一种双深度浅沟道隔离槽及其制备方法
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
US11502165B2 (en) 2020-07-08 2022-11-15 Nanya Technology Corporation Semiconductor device with flowable layer and method for fabricating the same
US11522005B1 (en) * 2021-08-18 2022-12-06 Omnivision Technologies, Inc. Trench formation methods

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195702A (ja) * 1997-12-29 1999-07-21 Toshiba Corp 半導体装置及びその製造方法
JP4613416B2 (ja) * 2000-11-28 2011-01-19 日本電気株式会社 半導体装置およびその実装方法
JP2005294759A (ja) 2004-04-05 2005-10-20 Renesas Technology Corp 半導体装置およびその製造方法
JP4947931B2 (ja) * 2004-08-12 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2006080310A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置及びその製造方法
KR100697283B1 (ko) * 2005-03-29 2007-03-20 삼성전자주식회사 반도체 장치의 소자분리 구조물 및 그 형성방법

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