JP2000163982A - 不揮発性半導体記憶装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H01L29/7885—Hot carrier injection from the channel
Abstract
(57)【要約】
【課題】 大容量ファイルシステムやファイルカードに
適した不揮発性記憶装置を提供する。 【解決手段】 消去対象とするメモリセルに接続されて
いるワード線を選択し、消去電圧を供給するデコーダ３
５，３６と、消去されたメモリセルに書き込まれるべき
データを蓄積する複数のデータラッチ回路３３を有し、
特にデータラッチ回路に記憶されたデータと一度に消去
されるメモリセルの数を対応させる。
適した不揮発性記憶装置を提供する。 【解決手段】 消去対象とするメモリセルに接続されて
いるワード線を選択し、消去電圧を供給するデコーダ３
５，３６と、消去されたメモリセルに書き込まれるべき
データを蓄積する複数のデータラッチ回路３３を有し、
特にデータラッチ回路に記憶されたデータと一度に消去
されるメモリセルの数を対応させる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的書換機能を
備えた不揮発性半導体記憶装置に関する。
備えた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置として
は、例えば、特開昭６２−２７６８７８号や特開平３−
２１９４９６号に示される電気的一括消去型のＮＯＲ型
フラッシュメモリと呼ばれる記憶装置が開発されてい
る。
は、例えば、特開昭６２−２７６８７８号や特開平３−
２１９４９６号に示される電気的一括消去型のＮＯＲ型
フラッシュメモリと呼ばれる記憶装置が開発されてい
る。
【０００３】図７に、従来のＮＯＲ型フラッシュメモリ
セルの断面構造略図とその動作を示す。従来のＮＯＲ型
フラッシュメモリセルは、ｐ型シリコン基板１上にゲー
ト酸化膜２／浮遊ゲート３／層間絶縁膜４／制御ゲート
５が形成され、ソース端子側にｎ型不純物層２２、ドレ
イン端子側にｎ型不純物層２３とｐ型不純物層２４が形
成された浮遊ゲート型電界効果トランジスタ構造から成
り立っている。
セルの断面構造略図とその動作を示す。従来のＮＯＲ型
フラッシュメモリセルは、ｐ型シリコン基板１上にゲー
ト酸化膜２／浮遊ゲート３／層間絶縁膜４／制御ゲート
５が形成され、ソース端子側にｎ型不純物層２２、ドレ
イン端子側にｎ型不純物層２３とｐ型不純物層２４が形
成された浮遊ゲート型電界効果トランジスタ構造から成
り立っている。
【０００４】従来のＮＯＲ型フラッシュメモリは、上記
メモリセルをマトリックス状に配列し、メモリセルのド
レイン端子をデータ線に接続し、ソース端子を共通ソー
ス線に接続し、制御ゲートはワード線に接続していた。
メモリセルをマトリックス状に配列し、メモリセルのド
レイン端子をデータ線に接続し、ソース端子を共通ソー
ス線に接続し、制御ゲートはワード線に接続していた。
【０００５】メモリセルデータの消去は、制御ゲート５
に負電圧を加え、ソース不純物層２２に正電圧を加える
ことにより行う。このとき、ゲート酸化膜２に高電界が
加わり、電子のトンネル現象が生じ、浮遊ゲート３中に
蓄積された電子がソース不純物層２２側に引き抜かれ
る。本消去によって、メモリセルのしきい値電圧は低く
なる。
に負電圧を加え、ソース不純物層２２に正電圧を加える
ことにより行う。このとき、ゲート酸化膜２に高電界が
加わり、電子のトンネル現象が生じ、浮遊ゲート３中に
蓄積された電子がソース不純物層２２側に引き抜かれ
る。本消去によって、メモリセルのしきい値電圧は低く
なる。
【０００６】メモリセルへのデータの書込みは、ドレイ
ン不純物層２３及び制御ゲート５に正電圧を加えること
により行う。このとき、ドレイン接合表面近傍でホット
エレクトロンが発生し、浮遊ゲート３中に注入される。
本書込みによって、メモリセルのしきい値電圧は高くな
る。
ン不純物層２３及び制御ゲート５に正電圧を加えること
により行う。このとき、ドレイン接合表面近傍でホット
エレクトロンが発生し、浮遊ゲート３中に注入される。
本書込みによって、メモリセルのしきい値電圧は高くな
る。
【０００７】上記従来のＮＯＲ型フラッシュメモリセル
は、チップ全体またはある一定のまとまりのメモリセル
を一括して消去する機能を持つとともに、１つのトラン
ジスタで１つのメモリセルが構成でき、さらに、ソース
配線を全ビット共通とした回路構成とすることにより面
積の低減化がなされていた。
は、チップ全体またはある一定のまとまりのメモリセル
を一括して消去する機能を持つとともに、１つのトラン
ジスタで１つのメモリセルが構成でき、さらに、ソース
配線を全ビット共通とした回路構成とすることにより面
積の低減化がなされていた。
【０００８】一方、上記従来のＮＯＲ型フラッシュメモ
リセルに対し、浮遊ゲートへの電子の注入、放出にFowl
er-Nordheim（Ｆ−Ｎ）トンネル現象を用いた不揮発性
半導体装置がある。
リセルに対し、浮遊ゲートへの電子の注入、放出にFowl
er-Nordheim（Ｆ−Ｎ）トンネル現象を用いた不揮発性
半導体装置がある。
【０００９】上記不揮発性半導体装置には、例えば、ア
イ・イー・イー・イー・ジャーナル・オブ・ソリッド・
ステート・サーキッツ1991年のVOL SCー17、pp.484〜491
（IEEE JOURNAL OF SOLIDーSTATE CIRCUITS、VOL SCー17、p
p.484〜491,1991）に記載のアドバンスト・コンタクト
レス・イー・イー・ピー・ロム（ＡＣＥＥ(Advanced Co
ntactless EEPROM)）がある。ＡＣＥＥに用いられてい
るトランジスタは、浮遊ゲートとソースの重なり部分に
のみＦ−Ｎトンネル現象のための薄い酸化膜領域をもつ
トランジスタで、トランジスタ領域の酸化膜厚がトンネ
ル領域の酸化膜厚に比べ厚く設定されている。また、メ
モリセルはマトリックス状に配列され、メモリセルのド
レイン端子が不純物層からなるデータ線に接続され、ソ
ース端子は相異なる不純物層からなるソース線に接続さ
れている。さらに、複数個のメモリセルが接続された不
純物層データ線及び不純物層ソース線がＭＯＳトランジ
スタ（選択トランジスタ）を介してデータ線及び共通ソ
ース線に各々接続されている。
イ・イー・イー・イー・ジャーナル・オブ・ソリッド・
ステート・サーキッツ1991年のVOL SCー17、pp.484〜491
（IEEE JOURNAL OF SOLIDーSTATE CIRCUITS、VOL SCー17、p
p.484〜491,1991）に記載のアドバンスト・コンタクト
レス・イー・イー・ピー・ロム（ＡＣＥＥ(Advanced Co
ntactless EEPROM)）がある。ＡＣＥＥに用いられてい
るトランジスタは、浮遊ゲートとソースの重なり部分に
のみＦ−Ｎトンネル現象のための薄い酸化膜領域をもつ
トランジスタで、トランジスタ領域の酸化膜厚がトンネ
ル領域の酸化膜厚に比べ厚く設定されている。また、メ
モリセルはマトリックス状に配列され、メモリセルのド
レイン端子が不純物層からなるデータ線に接続され、ソ
ース端子は相異なる不純物層からなるソース線に接続さ
れている。さらに、複数個のメモリセルが接続された不
純物層データ線及び不純物層ソース線がＭＯＳトランジ
スタ（選択トランジスタ）を介してデータ線及び共通ソ
ース線に各々接続されている。
【００１０】その動作は次のとおりである。消去では、
選択された制御ゲートに負電圧（−１１Ｖ）を加え、ソ
ース側選択トランジスタをオン状態とし、共通ソース端
子に正電圧（５Ｖ）を加えることにより、選択されたメ
モリセルのソース側のトンネル領域を通して浮遊ゲート
から電子を放出する。また、書込みでは、ドレイン側の
選択トランジスタをオン状態とし、ソース側の選択トラ
ンジスタをオフ状態とし、選択された制御ゲートを正電
圧（１８Ｖ）、非選択制御ゲートには書き込みがされな
い程度の正電圧（７Ｖ）を印加し、データ線を０Ｖにし
てデータ線が共通になっているが書き込みがされないメ
モリセルを介してソース側の電圧を０Ｖとし、Ｆ−Ｎト
ンネル現象を用いて書き込みがされるメモリセルのソー
ス側のトンネル領域から浮遊ゲートへ電子が注入され
る。さらに、書き込みがされるメモリセルと制御ゲート
が共通になっているが書込みがされないメモリセルに
は、データ線に７Ｖを与え、ソース側のトンネル領域に
加わる電界を緩和している。
選択された制御ゲートに負電圧（−１１Ｖ）を加え、ソ
ース側選択トランジスタをオン状態とし、共通ソース端
子に正電圧（５Ｖ）を加えることにより、選択されたメ
モリセルのソース側のトンネル領域を通して浮遊ゲート
から電子を放出する。また、書込みでは、ドレイン側の
選択トランジスタをオン状態とし、ソース側の選択トラ
ンジスタをオフ状態とし、選択された制御ゲートを正電
圧（１８Ｖ）、非選択制御ゲートには書き込みがされな
い程度の正電圧（７Ｖ）を印加し、データ線を０Ｖにし
てデータ線が共通になっているが書き込みがされないメ
モリセルを介してソース側の電圧を０Ｖとし、Ｆ−Ｎト
ンネル現象を用いて書き込みがされるメモリセルのソー
ス側のトンネル領域から浮遊ゲートへ電子が注入され
る。さらに、書き込みがされるメモリセルと制御ゲート
が共通になっているが書込みがされないメモリセルに
は、データ線に７Ｖを与え、ソース側のトンネル領域に
加わる電界を緩和している。
【００１１】ＡＣＥＥでは、書込み／消去動作にＦ−Ｎ
トンネル現象を用いているために、ビット当りの消費電
流が少ないため、チップ内部において電流供給能力の小
さい昇圧回路を用いることが可能となり、５Ｖの単一電
源化が可能であった。
トンネル現象を用いているために、ビット当りの消費電
流が少ないため、チップ内部において電流供給能力の小
さい昇圧回路を用いることが可能となり、５Ｖの単一電
源化が可能であった。
【００１２】さらに、Ｆ−Ｎトンネル現象を用いた不揮
発性半導体装置には、特開平４−１４８７１がある。本
不揮発性半導体装置は、浮遊ゲート型電界効果トランジ
スタ構造をメモリセルとし、所定数のメモリセルのドレ
インを副ビット線で接続し、ＭＯＳトランジスタを介し
て副ビット線を主ビット線に接続し、ソース端子はソー
ス線に共通に接続されている。
発性半導体装置には、特開平４−１４８７１がある。本
不揮発性半導体装置は、浮遊ゲート型電界効果トランジ
スタ構造をメモリセルとし、所定数のメモリセルのドレ
インを副ビット線で接続し、ＭＯＳトランジスタを介し
て副ビット線を主ビット線に接続し、ソース端子はソー
ス線に共通に接続されている。
【００１３】メモリセルデータの消去では、制御ゲート
に正電圧Ｖｐ（例えば２２Ｖ）を加え、ソース端子およ
びドレイン端子を接地することにより、浮遊ゲートに電
子を蓄積する。また、書込みでは、選択されたメモリセ
ルの制御ゲートを接地し、ドレイン不純物層に正電圧Ｖ
ｐを加える。書込みを阻止する場合には、ドレイン端子
にＶｐ／２を加える。これにより、選択メモリセルで
は、トンネル現象を用いて浮遊ゲートからドレイン不純
物層に電子が放出される。
に正電圧Ｖｐ（例えば２２Ｖ）を加え、ソース端子およ
びドレイン端子を接地することにより、浮遊ゲートに電
子を蓄積する。また、書込みでは、選択されたメモリセ
ルの制御ゲートを接地し、ドレイン不純物層に正電圧Ｖ
ｐを加える。書込みを阻止する場合には、ドレイン端子
にＶｐ／２を加える。これにより、選択メモリセルで
は、トンネル現象を用いて浮遊ゲートからドレイン不純
物層に電子が放出される。
【００１４】上記、Ｆ−Ｎトンネル現象を用いた不揮発
性半導体装置は、トンネル電流という微小電流を用いて
データの書換えを行うため、低消費電力化に有効であっ
た。
性半導体装置は、トンネル電流という微小電流を用いて
データの書換えを行うため、低消費電力化に有効であっ
た。
【００１５】
【発明が解決しようとする課題】ところが、まず図４に
示したＮＯＲ型フラッシュメモリセルでは、メモリセル
構造が微細であるにもかかわらず、書込み時の消費電流
が大きく、単一電源動作が困難である。すなわち、浮遊
ゲートへのデータの書込み動作をホットキャリア注入方
式により行っているため、例えば３.３Ｖ以上のドレイ
ン電圧に対して、ドレイン電流として１ビットあたり約
５００μＡの電流を供給することが必要であった。また
３Ｖの単一電源では２.７Ｖの最低電源電圧における動
作を保証することが必要となり、書込みのためのドレイ
ン端子電圧条件を満たすことができなかった。さらに、
チップ内の昇圧回路を用いて３.３Ｖ安定化電源を形成
しても、ホットキャリア用の大電流供給に必要な昇圧回
路の面積増大が必須となり、チップ面積の低減化に対す
る障害となっていた。
示したＮＯＲ型フラッシュメモリセルでは、メモリセル
構造が微細であるにもかかわらず、書込み時の消費電流
が大きく、単一電源動作が困難である。すなわち、浮遊
ゲートへのデータの書込み動作をホットキャリア注入方
式により行っているため、例えば３.３Ｖ以上のドレイ
ン電圧に対して、ドレイン電流として１ビットあたり約
５００μＡの電流を供給することが必要であった。また
３Ｖの単一電源では２.７Ｖの最低電源電圧における動
作を保証することが必要となり、書込みのためのドレイ
ン端子電圧条件を満たすことができなかった。さらに、
チップ内の昇圧回路を用いて３.３Ｖ安定化電源を形成
しても、ホットキャリア用の大電流供給に必要な昇圧回
路の面積増大が必須となり、チップ面積の低減化に対す
る障害となっていた。
【００１６】これに対してＦ−Ｎトンネル現象を用いた
不揮発性半導体装置は、トンネル電流という微小電流を
用いてデータの書換えを行うため、低消費電力化に有効
である。
不揮発性半導体装置は、トンネル電流という微小電流を
用いてデータの書換えを行うため、低消費電力化に有効
である。
【００１７】しかし、上記に示した従来例ＡＣＥＥで
は、メモリセル１ビット当りのコンタクトホール数の低
減化が可能な不純物層配線構造を備え、メモリアレイ面
積の低減化を図っているものの、メモリセル自体が、実
質的にトランジスタ領域とＦ−Ｎトンネル現象を生じさ
せる専用のトンネル酸化膜領域の２領域を必要としてお
り、メモリセル面積の増加を避けることが困難であっ
た。
は、メモリセル１ビット当りのコンタクトホール数の低
減化が可能な不純物層配線構造を備え、メモリアレイ面
積の低減化を図っているものの、メモリセル自体が、実
質的にトランジスタ領域とＦ−Ｎトンネル現象を生じさ
せる専用のトンネル酸化膜領域の２領域を必要としてお
り、メモリセル面積の増加を避けることが困難であっ
た。
【００１８】ここでメモリセル面積の増加を避けるため
に、特開平４−１４８７１に記載の浮遊ゲート型電界効
果トランジスタ構造をＡＣＥＥの回路構成に応用した場
合を考えてみる。すると、上記従来例ＡＣＥＥに示した
動作では、メモリセルへのデータの書込み時に選択され
た制御ゲートを１８Ｖ、データ線を０Ｖとしているた
め、メモリセルが反転状態となり、チャネル全面を用い
て浮遊ゲートへ電子が注入されることになる。そのた
め、本来の専用のトンネル領域を有するトランジスタを
用いた場合に比べ、データの書込み時間が増大してしま
うことがわかった。
に、特開平４−１４８７１に記載の浮遊ゲート型電界効
果トランジスタ構造をＡＣＥＥの回路構成に応用した場
合を考えてみる。すると、上記従来例ＡＣＥＥに示した
動作では、メモリセルへのデータの書込み時に選択され
た制御ゲートを１８Ｖ、データ線を０Ｖとしているた
め、メモリセルが反転状態となり、チャネル全面を用い
て浮遊ゲートへ電子が注入されることになる。そのた
め、本来の専用のトンネル領域を有するトランジスタを
用いた場合に比べ、データの書込み時間が増大してしま
うことがわかった。
【００１９】また、上記従来例ＡＣＥＥに示した動作で
は、書込み阻止のためにデータ線に７Ｖを加え、非選択
のメモリセルを介してソース線を充電するが、ソース線
の充電電流が非選択のメモリセルのドレイン端子からソ
ース端子に向けて流れるため、浮遊ゲートへのホットエ
レクトロン注入が生じやすくなり、非選択メモリセルへ
の電子の書込みが生じてしまう。これをディスターブ現
象と呼ぶが、このディスターブ現象により、非選択のメ
モリセルにおいてしきい値電圧が上昇してしまうという
問題があることがわかった。
は、書込み阻止のためにデータ線に７Ｖを加え、非選択
のメモリセルを介してソース線を充電するが、ソース線
の充電電流が非選択のメモリセルのドレイン端子からソ
ース端子に向けて流れるため、浮遊ゲートへのホットエ
レクトロン注入が生じやすくなり、非選択メモリセルへ
の電子の書込みが生じてしまう。これをディスターブ現
象と呼ぶが、このディスターブ現象により、非選択のメ
モリセルにおいてしきい値電圧が上昇してしまうという
問題があることがわかった。
【００２０】さらに、浮遊ゲート型電界効果トランジス
タ構造をＡＣＥＥに用いると、消去時のしきい値電圧
（低いしきい値電圧）のばらつきを抑制することが必要
になることがわかった。消去動作では、ソース端子に正
電圧を加え、制御ゲートに負電圧を加えて、浮遊ゲート
からソース不純物層へ電子をトンネル現象により引き抜
くことになる。ソース不純物層領域がトンネル領域とな
るために、ソース不純物層の形成工程のばらつきがトン
ネル電流のばらつきにつながる。このトンネル電流のば
らつきは、トンネル領域を専用に設ける構造に比べ大き
い。その結果、同じワード線上に存在するメモリセルを
一括消去しようとすると、トンネル電流のばらつきのた
めに消去時間がばらつくため、最も早く消去されたメモ
リセルは過剰に消去電圧が印加されることになり、その
しきい値電圧が負になる恐れがあった。その原因となる
ソース不純物層の形成工程のばらつきはメモリアレイが
大規模になるほど大きくなるので、大規模メモリアレイ
の実現が困難であることがわかった。
タ構造をＡＣＥＥに用いると、消去時のしきい値電圧
（低いしきい値電圧）のばらつきを抑制することが必要
になることがわかった。消去動作では、ソース端子に正
電圧を加え、制御ゲートに負電圧を加えて、浮遊ゲート
からソース不純物層へ電子をトンネル現象により引き抜
くことになる。ソース不純物層領域がトンネル領域とな
るために、ソース不純物層の形成工程のばらつきがトン
ネル電流のばらつきにつながる。このトンネル電流のば
らつきは、トンネル領域を専用に設ける構造に比べ大き
い。その結果、同じワード線上に存在するメモリセルを
一括消去しようとすると、トンネル電流のばらつきのた
めに消去時間がばらつくため、最も早く消去されたメモ
リセルは過剰に消去電圧が印加されることになり、その
しきい値電圧が負になる恐れがあった。その原因となる
ソース不純物層の形成工程のばらつきはメモリアレイが
大規模になるほど大きくなるので、大規模メモリアレイ
の実現が困難であることがわかった。
【００２１】以上、ＡＣＥＥの回路構成は有効であるも
のの、単に浮遊ゲート型電界効果トランジスタ構造を用
いてＡＣＥＥを実現することには、書込み特性、ディス
ターブ特性、及びメモリアレイ大規模化の点で問題があ
ることが発明者の検討によって明らかとされた。
のの、単に浮遊ゲート型電界効果トランジスタ構造を用
いてＡＣＥＥを実現することには、書込み特性、ディス
ターブ特性、及びメモリアレイ大規模化の点で問題があ
ることが発明者の検討によって明らかとされた。
【００２２】さらに、特開平４−１４８７１に記載の不
揮発性半導体装置を検討してみると、高集積化および高
速読み出しの可能性を持つものの、メモリアレイ大規模
化の点で下記の問題があることがわかった。
揮発性半導体装置を検討してみると、高集積化および高
速読み出しの可能性を持つものの、メモリアレイ大規模
化の点で下記の問題があることがわかった。
【００２３】微細化を推進するためにシリサイドない
しは高融点金属による副ビット線構成にしているが、２
ビットに１個のコンタクト領域を設ける必要があり、実
効的なメモリセル面積の低減化が必要である。
しは高融点金属による副ビット線構成にしているが、２
ビットに１個のコンタクト領域を設ける必要があり、実
効的なメモリセル面積の低減化が必要である。
【００２４】消去動作を制御ゲートに正電圧Ｖｐを加
えソース端子およびドレイン端子を接地することにより
行い、書込み動作を制御ゲートを接地しドレイン不純物
層に正電圧Ｖｐを加えることにより行っているため、ソ
ース領域近傍におけるトンネル酸化膜の劣化が激しく、
メモリセルの電流駆動能力βが大きく低下する。詳しく
説明すると、書込み動作を制御ゲートを接地し、ドレイ
ン拡散層に正電圧Ｖｐを加える場合には、ドレイン端に
おいて発生した電子正孔対の内、正孔が電界の向きにし
たがってゲート酸化膜に注入される。書き換え回数が少
ない場合には、正孔の注入量も少なく、劣化はドレイン
端のみであり、メモリセルのβを低下させるに至らない
が、書き換え回数が増加してくると正孔の注入量も増加
し、劣化がドレイン端からソース近傍まで拡がる。その
ため、大容量ファイルメモリで必要とされる１０5回以
上の書換え動作を保証することが困難である。
えソース端子およびドレイン端子を接地することにより
行い、書込み動作を制御ゲートを接地しドレイン不純物
層に正電圧Ｖｐを加えることにより行っているため、ソ
ース領域近傍におけるトンネル酸化膜の劣化が激しく、
メモリセルの電流駆動能力βが大きく低下する。詳しく
説明すると、書込み動作を制御ゲートを接地し、ドレイ
ン拡散層に正電圧Ｖｐを加える場合には、ドレイン端に
おいて発生した電子正孔対の内、正孔が電界の向きにし
たがってゲート酸化膜に注入される。書き換え回数が少
ない場合には、正孔の注入量も少なく、劣化はドレイン
端のみであり、メモリセルのβを低下させるに至らない
が、書き換え回数が増加してくると正孔の注入量も増加
し、劣化がドレイン端からソース近傍まで拡がる。その
ため、大容量ファイルメモリで必要とされる１０5回以
上の書換え動作を保証することが困難である。
【００２５】そこで本発明の目的は、電気的に書換え可
能な不揮発性半導体装置において、低消費電力で、高速
に動作し、かつ実効的なセル面積の低減化した不揮発性
半導体記憶装置を提供することにある。さらに、本発明
の他の目的は、１０5回以上の書換え回数を保証し、書
込み、ディスターブ両特性ともに、大規模メモリアレイ
に最適な不揮発性半導体記憶装置を提供することにあ
る。
能な不揮発性半導体装置において、低消費電力で、高速
に動作し、かつ実効的なセル面積の低減化した不揮発性
半導体記憶装置を提供することにある。さらに、本発明
の他の目的は、１０5回以上の書換え回数を保証し、書
込み、ディスターブ両特性ともに、大規模メモリアレイ
に最適な不揮発性半導体記憶装置を提供することにあ
る。
【００２６】
【課題を解決するための手段】本発明では、それぞれが
実質的に１つのＭＯＳＦＥＴからなる１トランジスタ型
のメモリセルである複数のメモリセルと、メモリセル
は、半導体基板に形成された第１領域及び第２領域と、
半導体基板上に第１領域と第２領域との間のチャネル形
成領域を少なくとも覆う第１絶縁膜と、少なくとも第１
領域と第２領域との間の第１絶縁膜を覆う浮遊ゲート
と、少なくとも第１領域と第２領域との間の浮遊ゲート
を覆う第２絶縁膜と、少なくとも第１領域と第２領域と
の間の第２絶縁膜を覆う制御ゲートとを有し、それぞれ
が対応する複数のメモリセルと接続される複数のワード
線と、アドレス信号に応じて複数のワード線のいずれか
を選択するデコーダと、第１の電圧と第２の電圧とを発
生する電圧発生回路とを有し、アドレス信号に応じて選
択されたワード線に接続された該複数のメモリセルに第
１の電圧が供給された場合に、該メモリセルの浮遊ゲー
トに電子が注入され、アドレス信号に応じて選択された
ワード線に接続された該複数のメモリセルに第２の電圧
が供給された場合に、該メモリセルの浮遊ゲートから電
子が放出され、電子の注入と放出とはトンネル現象を用
いてなされ、ワード線の一つに接続されたメモリセルの
数は、一度に電子の注入がなされるメモリセルの数及び
一度に電子の放出がなされるメモリセルの数に等しいこ
とを特徴とする。
実質的に１つのＭＯＳＦＥＴからなる１トランジスタ型
のメモリセルである複数のメモリセルと、メモリセル
は、半導体基板に形成された第１領域及び第２領域と、
半導体基板上に第１領域と第２領域との間のチャネル形
成領域を少なくとも覆う第１絶縁膜と、少なくとも第１
領域と第２領域との間の第１絶縁膜を覆う浮遊ゲート
と、少なくとも第１領域と第２領域との間の浮遊ゲート
を覆う第２絶縁膜と、少なくとも第１領域と第２領域と
の間の第２絶縁膜を覆う制御ゲートとを有し、それぞれ
が対応する複数のメモリセルと接続される複数のワード
線と、アドレス信号に応じて複数のワード線のいずれか
を選択するデコーダと、第１の電圧と第２の電圧とを発
生する電圧発生回路とを有し、アドレス信号に応じて選
択されたワード線に接続された該複数のメモリセルに第
１の電圧が供給された場合に、該メモリセルの浮遊ゲー
トに電子が注入され、アドレス信号に応じて選択された
ワード線に接続された該複数のメモリセルに第２の電圧
が供給された場合に、該メモリセルの浮遊ゲートから電
子が放出され、電子の注入と放出とはトンネル現象を用
いてなされ、ワード線の一つに接続されたメモリセルの
数は、一度に電子の注入がなされるメモリセルの数及び
一度に電子の放出がなされるメモリセルの数に等しいこ
とを特徴とする。
【００２７】
【発明の実施の形態】トンネル現象を用いた書込み、消
去方式により低消費電力が達成される。一方、メモリセ
ル面積の微細化は図１に示すメモリセル構造により達成
することができる。
去方式により低消費電力が達成される。一方、メモリセ
ル面積の微細化は図１に示すメモリセル構造により達成
することができる。
【００２８】消去では、制御ゲート５に第１の極性の電
圧を印加し、ソース領域６とドレイン領域７を基板と同
電位にすることにより、ゲート酸化膜２を通してＦ−Ｎ
トンネル現象が発生してメモリセルチャネル全面から浮
遊ゲート３に電子が注入される。これにより、同一行上
のメモリセルのしきい値電圧が高くなる。また、複数本
のワード線を一度に選択することにより、複数本のワー
ド線にその制御ゲートが接続されたメモリセルを一括し
て消去することができる。本消去では、上記ＡＣＥＥの
書込み動作とは異なり、データ線に第１の極性を有する
電圧を与えて書き込みがされないメモリセルを介してソ
ース線を充電することがないので、ソース線の充電電流
等によるホットキャリア劣化の問題は生じない。
圧を印加し、ソース領域６とドレイン領域７を基板と同
電位にすることにより、ゲート酸化膜２を通してＦ−Ｎ
トンネル現象が発生してメモリセルチャネル全面から浮
遊ゲート３に電子が注入される。これにより、同一行上
のメモリセルのしきい値電圧が高くなる。また、複数本
のワード線を一度に選択することにより、複数本のワー
ド線にその制御ゲートが接続されたメモリセルを一括し
て消去することができる。本消去では、上記ＡＣＥＥの
書込み動作とは異なり、データ線に第１の極性を有する
電圧を与えて書き込みがされないメモリセルを介してソ
ース線を充電することがないので、ソース線の充電電流
等によるホットキャリア劣化の問題は生じない。
【００２９】書込みでは、制御ゲート５に第２の極性の
電圧を加え、ドレイン領域７には第１の極性の電圧を加
え、ソース領域６を基板電位と同電位にすることによ
り、ゲート酸化膜２を通してＦ−Ｎトンネル現象が発生
し、ドレイン拡散層７と浮遊ゲート３のオーバーラップ
領域（以下、ドレイン拡散層エッジ領域と呼ぶ）を用い
て電子が浮遊ゲート３からドレイン拡散層側に放出さ
れ、メモリセルのしきい値電圧が低い状態となる。書込
みは、ワード線単位で行われ、書込みを行うメモリセル
に対してはそれに接続されたデータ線の電圧を第１の極
性の電圧とし、書込みを行わないメモリセルに対しては
それに接続されたデータ線の電圧を基板電位と同電位と
することにより、所望のメモリセルに書き込みがされ
る。
電圧を加え、ドレイン領域７には第１の極性の電圧を加
え、ソース領域６を基板電位と同電位にすることによ
り、ゲート酸化膜２を通してＦ−Ｎトンネル現象が発生
し、ドレイン拡散層７と浮遊ゲート３のオーバーラップ
領域（以下、ドレイン拡散層エッジ領域と呼ぶ）を用い
て電子が浮遊ゲート３からドレイン拡散層側に放出さ
れ、メモリセルのしきい値電圧が低い状態となる。書込
みは、ワード線単位で行われ、書込みを行うメモリセル
に対してはそれに接続されたデータ線の電圧を第１の極
性の電圧とし、書込みを行わないメモリセルに対しては
それに接続されたデータ線の電圧を基板電位と同電位と
することにより、所望のメモリセルに書き込みがされ
る。
【００３０】読出し時においては、選択ワード線を第１
の極性の電圧とし、非選択ワード線は基板電位と同電位
にする。書込みがされているメモリセルはオン状態とな
り電流が流れるが、書込みが行われていないメモリセル
はオフ状態で電流が流れない。このため、データ線に流
れる電流ないしは電圧を、データ線に接続されたセンス
アンプを用いて観測することにより、メモリセルのオン
／オフ状態が得られる。
の極性の電圧とし、非選択ワード線は基板電位と同電位
にする。書込みがされているメモリセルはオン状態とな
り電流が流れるが、書込みが行われていないメモリセル
はオフ状態で電流が流れない。このため、データ線に流
れる電流ないしは電圧を、データ線に接続されたセンス
アンプを用いて観測することにより、メモリセルのオン
／オフ状態が得られる。
【００３１】本発明の第１の実施例を図１から図６を用
いて説明する。
いて説明する。
【００３２】図１はメモリセルのデバイス構造を示す
図、図２は回路構成を示す図、図３は不揮発性半導体装
置のブロック構成図、図４はメモリセル構成の平面図、
図５は図４平面図のＡ−Ａ’面における断面構造図、図
６は図４平面図のＢ−Ｂ’面における断面構造図を示し
ている。
図、図２は回路構成を示す図、図３は不揮発性半導体装
置のブロック構成図、図４はメモリセル構成の平面図、
図５は図４平面図のＡ−Ａ’面における断面構造図、図
６は図４平面図のＢ−Ｂ’面における断面構造図を示し
ている。
【００３３】図１は本発明のメモリセルの動作を説明す
るために図５に示す破線で囲まれた領域のトランジスタ
を簡単化した図である。実際には図５のような構造のも
のを用いたので、図５を用いてメモリセル構造を説明す
る。図５には、同一ワード線を有する２ビット分のメモ
リセルが示されている。ｐ型半導体基板５２上に約７ｎ
ｍの均一な膜厚を有するゲート絶縁膜５３を形成する。
ゲート酸化膜５３上に第１の浮遊ゲート電極５４を形成
し、第１の浮遊ゲート電極５４の側面に絶縁膜５５を形
成する。第１の浮遊ゲート電極と電気的に接続している
第２の浮遊ゲート電極５６を形成する。第２の浮遊ゲー
ト電極５６上に層間絶縁膜５７を介してワード線となる
制御ゲート５８を形成する。層間絶縁膜にはシリコン酸
化膜換算で約１５ｎｍの絶縁膜を用いている。第２の浮
遊ゲート電極５６は第１の浮遊ゲート電極５４よりも面
積が広く設計され、第２の浮遊ゲート５６と制御ゲート
５８間の容量を大きくしている。尚、第１の浮遊ゲート
電極５４はメモリセルのゲート長にパターニングされて
いる。第１の浮遊ゲート電極５４に対して自己整合的に
ｎ型のソース領域６２およびドレイン領域６１を形成す
る。ソース領域６１には、ソース領域６１を形成するｎ
型不純物拡散層よりも深くｐ型拡散層領域６３を形成
し、ソース領域の拡散層配線用のｎ型不純物領域６３が
形成されている。ｐ型拡散層領域６４は、メモリセルの
ゲート長が０．４ミクロン以下において必要とされるチ
ャネルストッパーとして働くとともに、メモリセルの熱
平衡状態のしきい値電圧を調整に用いられる。ドレイン
領域７と浮遊ゲート３とのオーバーラップ領域（ドレイ
ン拡散層エッジ）を用いて電子をトンネル放出するた
め、ドレイン領域７を構成するｎ型不純物拡散層の不純
物濃度をソース領域６１を構成するｎ型不純物拡散層の
不純物濃度より高く設定している。例えば、ドレイン領
域は砒素イオン注入により形成し、表面濃度を１０20／
ｃｍ3以上に設定している。
るために図５に示す破線で囲まれた領域のトランジスタ
を簡単化した図である。実際には図５のような構造のも
のを用いたので、図５を用いてメモリセル構造を説明す
る。図５には、同一ワード線を有する２ビット分のメモ
リセルが示されている。ｐ型半導体基板５２上に約７ｎ
ｍの均一な膜厚を有するゲート絶縁膜５３を形成する。
ゲート酸化膜５３上に第１の浮遊ゲート電極５４を形成
し、第１の浮遊ゲート電極５４の側面に絶縁膜５５を形
成する。第１の浮遊ゲート電極と電気的に接続している
第２の浮遊ゲート電極５６を形成する。第２の浮遊ゲー
ト電極５６上に層間絶縁膜５７を介してワード線となる
制御ゲート５８を形成する。層間絶縁膜にはシリコン酸
化膜換算で約１５ｎｍの絶縁膜を用いている。第２の浮
遊ゲート電極５６は第１の浮遊ゲート電極５４よりも面
積が広く設計され、第２の浮遊ゲート５６と制御ゲート
５８間の容量を大きくしている。尚、第１の浮遊ゲート
電極５４はメモリセルのゲート長にパターニングされて
いる。第１の浮遊ゲート電極５４に対して自己整合的に
ｎ型のソース領域６２およびドレイン領域６１を形成す
る。ソース領域６１には、ソース領域６１を形成するｎ
型不純物拡散層よりも深くｐ型拡散層領域６３を形成
し、ソース領域の拡散層配線用のｎ型不純物領域６３が
形成されている。ｐ型拡散層領域６４は、メモリセルの
ゲート長が０．４ミクロン以下において必要とされるチ
ャネルストッパーとして働くとともに、メモリセルの熱
平衡状態のしきい値電圧を調整に用いられる。ドレイン
領域７と浮遊ゲート３とのオーバーラップ領域（ドレイ
ン拡散層エッジ）を用いて電子をトンネル放出するた
め、ドレイン領域７を構成するｎ型不純物拡散層の不純
物濃度をソース領域６１を構成するｎ型不純物拡散層の
不純物濃度より高く設定している。例えば、ドレイン領
域は砒素イオン注入により形成し、表面濃度を１０20／
ｃｍ3以上に設定している。
【００３４】図２は、ｎ（例えば１６から１２８）本の
ワード線を１つの単位とした２つのブロックの基本回路
を示している。ここでは、ｎ個のメモリセルが１つのグ
ループ１１となり、さらに、１本のワード線にはｍ本の
データ線に対応するメモリセルが接続され、ｍ×ｎ個の
メモリセルが１つのブロックとして機能する。データ線
とメモリセルとの接続は、グループ毎にコンタクトホー
ル領域１２を形成し、データ線に接続している。すなわ
ち、メモリセルを並列に接続し、メモリセルのドレイン
端子およびソース端子をｎ型不純物領域により形成され
た第１の共通配線であるドレイン拡散層配線１３および
第２の共通配線であるソース拡散層配線１４を用いて接
続している。各データ線１８は抵抗値の低いメタルによ
り配線され，ｎ型ＭＯＳトランジスタからなる選択トラ
ンジスタ１５、２０を介してブロック内のドレイン拡散
層配線（サブデータ線）１３に接続される。ｎ個のメモ
リセルは、そのドレイン端子がドレイン拡散層配線１３
に接続され、ソース端子はソース拡散層配線（サブソー
ス線）１４に接続されている。ここで、ドレインおよび
ソースの拡散層配線の抵抗値は例えば５０〜５００オー
ム／ロである。ソース拡散層配線１４はｎ型ＭＯＳトラ
ンジスタからなる選択トランジスタ１６、１９を介して
共通のソース配線１７に接続されている。
ワード線を１つの単位とした２つのブロックの基本回路
を示している。ここでは、ｎ個のメモリセルが１つのグ
ループ１１となり、さらに、１本のワード線にはｍ本の
データ線に対応するメモリセルが接続され、ｍ×ｎ個の
メモリセルが１つのブロックとして機能する。データ線
とメモリセルとの接続は、グループ毎にコンタクトホー
ル領域１２を形成し、データ線に接続している。すなわ
ち、メモリセルを並列に接続し、メモリセルのドレイン
端子およびソース端子をｎ型不純物領域により形成され
た第１の共通配線であるドレイン拡散層配線１３および
第２の共通配線であるソース拡散層配線１４を用いて接
続している。各データ線１８は抵抗値の低いメタルによ
り配線され，ｎ型ＭＯＳトランジスタからなる選択トラ
ンジスタ１５、２０を介してブロック内のドレイン拡散
層配線（サブデータ線）１３に接続される。ｎ個のメモ
リセルは、そのドレイン端子がドレイン拡散層配線１３
に接続され、ソース端子はソース拡散層配線（サブソー
ス線）１４に接続されている。ここで、ドレインおよび
ソースの拡散層配線の抵抗値は例えば５０〜５００オー
ム／ロである。ソース拡散層配線１４はｎ型ＭＯＳトラ
ンジスタからなる選択トランジスタ１６、１９を介して
共通のソース配線１７に接続されている。
【００３５】１本のワード線に接続されるデータ線の本
数ｍは、例えば５１２の整数倍としている。なぜなら、
現在の固定記憶装置の代替応用を鑑みれば、１つの入出
力装置（Ｉ／Ｏ）に対してはその整数倍であると扱い易
いためである。ワード線の本数ｎについては、構成する
メモリセルの電気的特性や、拡散層配線の抵抗値に大き
く依存する。データ線に接続されるワード線の本数を例
えば８１９２本としたときには、選択トランジスタは８
１９２／ｎ×２個必要となるため、ｎを大きくするほど
選択トランジスタの占める面積が抑えられる。しかし、
ｎが大きくなると拡散層配線の抵抗値を無視することが
できず、メモリセルの読出し特性を低下させることにな
る。ここでは、ｎとして３２〜２５６を用いている。
数ｍは、例えば５１２の整数倍としている。なぜなら、
現在の固定記憶装置の代替応用を鑑みれば、１つの入出
力装置（Ｉ／Ｏ）に対してはその整数倍であると扱い易
いためである。ワード線の本数ｎについては、構成する
メモリセルの電気的特性や、拡散層配線の抵抗値に大き
く依存する。データ線に接続されるワード線の本数を例
えば８１９２本としたときには、選択トランジスタは８
１９２／ｎ×２個必要となるため、ｎを大きくするほど
選択トランジスタの占める面積が抑えられる。しかし、
ｎが大きくなると拡散層配線の抵抗値を無視することが
できず、メモリセルの読出し特性を低下させることにな
る。ここでは、ｎとして３２〜２５６を用いている。
【００３６】図２に示すようにメモリセルをアレイ状に
配置することにより、チップ面積の低減化を推進するこ
とができる。
配置することにより、チップ面積の低減化を推進するこ
とができる。
【００３７】図３を用いて、不揮発性半導体記憶装置チ
ップのブロック構成を説明する。不揮発性半導体記憶装
置チップ上に、図２に示したメモリアレイ部３１、メモ
リアレイとつながる各データ線３２にはデータ保持用の
ラッチ回路３３が接続され、デコーダ３４を介して共通
データ線に接続される。共通データ線は入力／出力回路
に接続されている。さらに図示されていないが、単一の
電圧レベルを有する外部入力電源端子を同一基板上に有
している。なお、同一チップ中に形成された他のメモリ
アレイについても、ラッチ回路、デコーダ、共通データ
線、入力／出力回路を設けることができる。
ップのブロック構成を説明する。不揮発性半導体記憶装
置チップ上に、図２に示したメモリアレイ部３１、メモ
リアレイとつながる各データ線３２にはデータ保持用の
ラッチ回路３３が接続され、デコーダ３４を介して共通
データ線に接続される。共通データ線は入力／出力回路
に接続されている。さらに図示されていないが、単一の
電圧レベルを有する外部入力電源端子を同一基板上に有
している。なお、同一チップ中に形成された他のメモリ
アレイについても、ラッチ回路、デコーダ、共通データ
線、入力／出力回路を設けることができる。
【００３８】また、各メモリブロックに接続されている
ワード線やブロックを選択するための選択トランジスタ
の駆動線は各々のデコーダ３５、３６に接続される。デ
コーダ３５、３６には高電圧発生回路（昇圧回路）３７
および負電圧発生回路３８が接続されている。これによ
り、消去時には選択ワード線に昇圧回路３７からの高電
圧が選択的に加えられ、書込み時には負電圧発生回路３
８から負電圧が選択されたワード線に加えられる。
ワード線やブロックを選択するための選択トランジスタ
の駆動線は各々のデコーダ３５、３６に接続される。デ
コーダ３５、３６には高電圧発生回路（昇圧回路）３７
および負電圧発生回路３８が接続されている。これによ
り、消去時には選択ワード線に昇圧回路３７からの高電
圧が選択的に加えられ、書込み時には負電圧発生回路３
８から負電圧が選択されたワード線に加えられる。
【００３９】昇圧回路３７および負電圧発生回路３８
は、例えばチャージポンプ型の電圧変換回路により構成
され、３.３Ｖ以下の単一の電源電圧から高電圧や負電
圧を発生することができる。
は、例えばチャージポンプ型の電圧変換回路により構成
され、３.３Ｖ以下の単一の電源電圧から高電圧や負電
圧を発生することができる。
【００４０】表１を用いて、本実施例におけるデータの
消去、書込み、読出しの各動作における信号線の電圧関
係を説明する。表１は、ワード線Ｗ１２について消去、
書込み、読出しを行う一例を示している。消去状態とは
メモリセルのしきい値電圧が例えば３.３Ｖ以上の高い
状態にあることを言い、書込み状態とはしきい値電圧が
例えば０.５から１.５Ｖの範囲にあることを言う。
消去、書込み、読出しの各動作における信号線の電圧関
係を説明する。表１は、ワード線Ｗ１２について消去、
書込み、読出しを行う一例を示している。消去状態とは
メモリセルのしきい値電圧が例えば３.３Ｖ以上の高い
状態にあることを言い、書込み状態とはしきい値電圧が
例えば０.５から１.５Ｖの範囲にあることを言う。
【００４１】
【表１】
【００４２】まず、消去は，Ｗ１２を含んでいるブロッ
ク１を活性化させることが必要である。選択トランジス
タ１５と１６の少なくとも一方をオン状態とするため
に、ＳＤ１とＳＳ１を３.３Ｖとする。このとき、他の
ブロックの信号線ＳＤ２およびＳＳ２は０Ｖである。選
択されたブロック内のワード線については，Ｗ１２に１
２Ｖを加え、他のワード線すべてを０Ｖとする。このと
き、すべてのデータ線の電圧を０Ｖとすることにより、
Ｗ１２に接続されたすべてのメモリセルの浮遊ゲートに
は、制御ゲート電圧とチャネル電圧が容量分割された電
圧である６〜８Ｖが加わる。これにより、浮遊ゲートと
チャネル領域の間のゲート酸化膜に高電界が加わり、Ｆ
−Ｎトンネル電流が流れて浮遊ゲートに電子が注入さ
れ、メモリセルのしきい値電圧を３.３Ｖ以上にでき
る。消去にかかる時間は、約１ミリ秒である。他のワー
ド線上のメモリセルは消去されないので、１本のワード
線上のメモリセルのみ消去することが可能となり、例え
ば５１２バイト単位の消去（セクタ消去）が可能とな
る。また、複数のワード線を同時に選択することによ
り、多セクタの同時消去も可能である。
ク１を活性化させることが必要である。選択トランジス
タ１５と１６の少なくとも一方をオン状態とするため
に、ＳＤ１とＳＳ１を３.３Ｖとする。このとき、他の
ブロックの信号線ＳＤ２およびＳＳ２は０Ｖである。選
択されたブロック内のワード線については，Ｗ１２に１
２Ｖを加え、他のワード線すべてを０Ｖとする。このと
き、すべてのデータ線の電圧を０Ｖとすることにより、
Ｗ１２に接続されたすべてのメモリセルの浮遊ゲートに
は、制御ゲート電圧とチャネル電圧が容量分割された電
圧である６〜８Ｖが加わる。これにより、浮遊ゲートと
チャネル領域の間のゲート酸化膜に高電界が加わり、Ｆ
−Ｎトンネル電流が流れて浮遊ゲートに電子が注入さ
れ、メモリセルのしきい値電圧を３.３Ｖ以上にでき
る。消去にかかる時間は、約１ミリ秒である。他のワー
ド線上のメモリセルは消去されないので、１本のワード
線上のメモリセルのみ消去することが可能となり、例え
ば５１２バイト単位の消去（セクタ消去）が可能とな
る。また、複数のワード線を同時に選択することによ
り、多セクタの同時消去も可能である。
【００４３】書込みは、まず、各データ線毎に設けられ
たラッチ回路（図３の３３）に入出力回路よりデータを
転送する。次に、Ｗ１２を含んでいるブロック１を活性
化させるためＳＤ１を３.３Ｖ以上の電圧とする。この
とき、ＳＳ１は０Ｖとし、ブロック内のソース線を共通
ソース線から電気的に分離する。非選択ブロックのＳＤ
２およびＳＳ２は０Ｖとし、非選択ブロックをデータ線
から切り離す。選択ブロック内のワード線については、
Ｗ１２に−７Ｖを加え、他のワード線すべてを例えば電
源電圧の３.３Ｖとする。ブロック内の拡散層配線に
は、各データ線に接続されたラッチ回路内の情報にした
がって、０Ｖまたは例えば３.３Ｖが加えられる。メモ
リセルのドレイン端子が３.３Ｖの場合には、ドレイン
拡散層と浮遊ゲート間のゲート酸化膜に高電界が加わ
り、浮遊ゲート内の電子がドレイン端子に引き抜かれ、
メモリセルのしきい値電圧を１Ｖ以下にできる。また、
ドレイン端子が０Ｖの場合には、容量結合から計算され
る浮遊ゲート電圧の絶対値が小さく、ゲート酸化膜を通
したトンネル現象が起こらず、メモリセルのしきい値電
圧は変化しない。ここで、非選択ブロックのワード線電
圧を全て０Ｖとしているが、この限りではなく、例えば
電源電圧である３.３Ｖを加えてもよい。
たラッチ回路（図３の３３）に入出力回路よりデータを
転送する。次に、Ｗ１２を含んでいるブロック１を活性
化させるためＳＤ１を３.３Ｖ以上の電圧とする。この
とき、ＳＳ１は０Ｖとし、ブロック内のソース線を共通
ソース線から電気的に分離する。非選択ブロックのＳＤ
２およびＳＳ２は０Ｖとし、非選択ブロックをデータ線
から切り離す。選択ブロック内のワード線については、
Ｗ１２に−７Ｖを加え、他のワード線すべてを例えば電
源電圧の３.３Ｖとする。ブロック内の拡散層配線に
は、各データ線に接続されたラッチ回路内の情報にした
がって、０Ｖまたは例えば３.３Ｖが加えられる。メモ
リセルのドレイン端子が３.３Ｖの場合には、ドレイン
拡散層と浮遊ゲート間のゲート酸化膜に高電界が加わ
り、浮遊ゲート内の電子がドレイン端子に引き抜かれ、
メモリセルのしきい値電圧を１Ｖ以下にできる。また、
ドレイン端子が０Ｖの場合には、容量結合から計算され
る浮遊ゲート電圧の絶対値が小さく、ゲート酸化膜を通
したトンネル現象が起こらず、メモリセルのしきい値電
圧は変化しない。ここで、非選択ブロックのワード線電
圧を全て０Ｖとしているが、この限りではなく、例えば
電源電圧である３.３Ｖを加えてもよい。
【００４４】この書込動作において、電子を引き抜く時
間すなわち書込み時間を例えば３０分割し、１回書込み
を行う毎にメモリセルのしきい値電圧を検証し、各デー
タ線毎に設けられたラッチ回路中のデータと比較する。
もし、しきい値が所定の値（例えば１Ｖ）以下であれ
ば、ラッチ回路中のデータを書き換え（３．３Ｖから０
Ｖ）、以降の書込が行われないようにする。また、しき
い値が所定の値（例えば１Ｖ）以上であれば、さらに１
回書込みを追加する。すなわち、所定の低いしきい値電
圧状態にメモリセルのしきい値電圧が到達したときに
は、ラッチ回路３３の電圧が０Ｖとなるため、その後の
書込みでは、ドレイン拡散層７の電圧が０Ｖとなり、電
子のトンネル現象は生じない。このフローを繰り返すこ
とにより、１本のワード線上に存在し、書込みを必要と
する全てのメモリセルにデータをばらつきなく書き込む
ことができる。これにより、メモリセルのしきい値電圧
を０.５〜１.５Ｖに制御できるとともに、多ビット同時
に書込みを行った場合でも、低いしきい値電圧のばらつ
きが抑制される。これにより、ＡＣＥＥにおいて示した
ような低しきい値電圧に対するばらつきの影響が本実施
例においては回避できる。
間すなわち書込み時間を例えば３０分割し、１回書込み
を行う毎にメモリセルのしきい値電圧を検証し、各デー
タ線毎に設けられたラッチ回路中のデータと比較する。
もし、しきい値が所定の値（例えば１Ｖ）以下であれ
ば、ラッチ回路中のデータを書き換え（３．３Ｖから０
Ｖ）、以降の書込が行われないようにする。また、しき
い値が所定の値（例えば１Ｖ）以上であれば、さらに１
回書込みを追加する。すなわち、所定の低いしきい値電
圧状態にメモリセルのしきい値電圧が到達したときに
は、ラッチ回路３３の電圧が０Ｖとなるため、その後の
書込みでは、ドレイン拡散層７の電圧が０Ｖとなり、電
子のトンネル現象は生じない。このフローを繰り返すこ
とにより、１本のワード線上に存在し、書込みを必要と
する全てのメモリセルにデータをばらつきなく書き込む
ことができる。これにより、メモリセルのしきい値電圧
を０.５〜１.５Ｖに制御できるとともに、多ビット同時
に書込みを行った場合でも、低いしきい値電圧のばらつ
きが抑制される。これにより、ＡＣＥＥにおいて示した
ような低しきい値電圧に対するばらつきの影響が本実施
例においては回避できる。
【００４５】以上、データ線に３.３Ｖが与えられたメ
モリセルに関してのみしきい値電圧を低下させることが
でき、データの書込みが行われる。上記書込みにかかる
時間は約１ミリ秒である。上記データ線に加えられる電
圧は、同一ワード線上の書込みを行なわないメモリセル
に対するディスターブ特性から決定される。すなわち、
書込みを行なわないセルでは、ドレイン端子に０Ｖ、ワ
ード線に−７Ｖが加えられることになるため、浮遊ゲー
トより電子が徐々に放出されることになる。非書込みセ
ルにおける電子の放出を抑えるために、書込みセルと非
書込みセルの間でドレイン電圧に差を高めることが必要
となる。本実施例では、３.３Ｖを用いているが、３.３
Ｖ以上の電圧を用いることにより、非書込みセルの劣化
をさらに抑制することができる。
モリセルに関してのみしきい値電圧を低下させることが
でき、データの書込みが行われる。上記書込みにかかる
時間は約１ミリ秒である。上記データ線に加えられる電
圧は、同一ワード線上の書込みを行なわないメモリセル
に対するディスターブ特性から決定される。すなわち、
書込みを行なわないセルでは、ドレイン端子に０Ｖ、ワ
ード線に−７Ｖが加えられることになるため、浮遊ゲー
トより電子が徐々に放出されることになる。非書込みセ
ルにおける電子の放出を抑えるために、書込みセルと非
書込みセルの間でドレイン電圧に差を高めることが必要
となる。本実施例では、３.３Ｖを用いているが、３.３
Ｖ以上の電圧を用いることにより、非書込みセルの劣化
をさらに抑制することができる。
【００４６】本実施例では、書込み時の選択ブロック中
の非選択メモリセルのワード線（Ｗ１１，Ｗ１ｎ）には
３.３Ｖの電圧が加わっている。これは、メモリセルの
動作マージンを向上させるためである。非選択のワード
線に与える電圧はメモリセルの書換え回数に依存して決
められる。非選択のメモリセルが高いしきい値電圧を持
つ場合には浮遊ゲートからドレイン端子に非常に小さい
トンネル電流が流れ、電子が浮遊ゲートから引き抜かれ
る可能性がある。非選択のメモリセルが受ける書換え総
時間は、同一ブロック中の他のすべてのワード線が１０
０万回書換えられた場合に３１本×１００万回×１ミリ
秒＝３１,０００秒となる。少なくとも上記の時間内だ
けメモリセルのデータが保持されることが必要となる。
メモリセルの熱平衡状態のしきい値電圧が高い場合に
は、非選択のワード線の電圧を０Ｖとしてもデータ保持
できるが、熱平衡状態のしきい値電圧を低くするとき、
例えば０.５Ｖとするときには非選択のワード線の電圧
を１Ｖ以上とすることが必要になる。このように、メモ
リセルの熱平衡状態のしきい値電圧の設計範囲を広げる
場合には、非選択ワード線に正電圧を与えることが必要
であるが、ここでは簡素化のため、電源電圧と同一の
３.３Ｖを用いている。
の非選択メモリセルのワード線（Ｗ１１，Ｗ１ｎ）には
３.３Ｖの電圧が加わっている。これは、メモリセルの
動作マージンを向上させるためである。非選択のワード
線に与える電圧はメモリセルの書換え回数に依存して決
められる。非選択のメモリセルが高いしきい値電圧を持
つ場合には浮遊ゲートからドレイン端子に非常に小さい
トンネル電流が流れ、電子が浮遊ゲートから引き抜かれ
る可能性がある。非選択のメモリセルが受ける書換え総
時間は、同一ブロック中の他のすべてのワード線が１０
０万回書換えられた場合に３１本×１００万回×１ミリ
秒＝３１,０００秒となる。少なくとも上記の時間内だ
けメモリセルのデータが保持されることが必要となる。
メモリセルの熱平衡状態のしきい値電圧が高い場合に
は、非選択のワード線の電圧を０Ｖとしてもデータ保持
できるが、熱平衡状態のしきい値電圧を低くするとき、
例えば０.５Ｖとするときには非選択のワード線の電圧
を１Ｖ以上とすることが必要になる。このように、メモ
リセルの熱平衡状態のしきい値電圧の設計範囲を広げる
場合には、非選択ワード線に正電圧を与えることが必要
であるが、ここでは簡素化のため、電源電圧と同一の
３.３Ｖを用いている。
【００４７】このように非選択ワード線に与える電圧を
３.３Ｖとしているため、本発明の不揮発性半導体記憶
装置ではデータ線毎にソース配線を分離することが必要
になる。なぜなら、図６に示すメモリセルのグループ１
１中の非選択ワード線に接続されたメモリセルのしきい
値電圧が低い場合、非選択ワード線が３.３Ｖであるた
めにオン状態となり、ドレイン端子（ドレイン側拡散層
配線）に与えられた電圧がソース側に供給される。した
がって、ソース端子が共通となっていると、ソース電圧
が上がるか過剰なドレイン電流が流れることになる。
３.３Ｖとしているため、本発明の不揮発性半導体記憶
装置ではデータ線毎にソース配線を分離することが必要
になる。なぜなら、図６に示すメモリセルのグループ１
１中の非選択ワード線に接続されたメモリセルのしきい
値電圧が低い場合、非選択ワード線が３.３Ｖであるた
めにオン状態となり、ドレイン端子（ドレイン側拡散層
配線）に与えられた電圧がソース側に供給される。した
がって、ソース端子が共通となっていると、ソース電圧
が上がるか過剰なドレイン電流が流れることになる。
【００４８】本実施例では、メモリセルの熱平衡状態の
しきい値電圧の設計範囲を広げる場合を示したが、熱平
衡状態のしきい値電圧を最適化した場合には、非選択の
ワード線の電圧を０Ｖとしてもデータ保持でき、ソース
端子の分離が不要となり、ＳＳ１につながる選択トラン
ジスタを省略することが可能となる。
しきい値電圧の設計範囲を広げる場合を示したが、熱平
衡状態のしきい値電圧を最適化した場合には、非選択の
ワード線の電圧を０Ｖとしてもデータ保持でき、ソース
端子の分離が不要となり、ＳＳ１につながる選択トラン
ジスタを省略することが可能となる。
【００４９】読出しは、Ｗ１２を含んでいるブロック１
を活性化させるために、選択トランジスタ１５と１６に
対するＳＤ１とＳＳ１を３.３Ｖ以上とする。選択ブロ
ック内のワード線については，Ｗ１２に３.３Ｖを加
え，他のワード線すべてを０Ｖとする。データ線には一
定の読出し電圧を与える。このとき、対象となるメモリ
セルのしきい値電圧が低い場合にはデータ線の電圧が下
がり、高い場合には一定の電圧に保持されるので、この
電圧差を読み出すことによりメモリセルデータを判定す
ることができる。
を活性化させるために、選択トランジスタ１５と１６に
対するＳＤ１とＳＳ１を３.３Ｖ以上とする。選択ブロ
ック内のワード線については，Ｗ１２に３.３Ｖを加
え，他のワード線すべてを０Ｖとする。データ線には一
定の読出し電圧を与える。このとき、対象となるメモリ
セルのしきい値電圧が低い場合にはデータ線の電圧が下
がり、高い場合には一定の電圧に保持されるので、この
電圧差を読み出すことによりメモリセルデータを判定す
ることができる。
【００５０】本実施例の平面構造ならびに断面構造を図
４〜図６により説明する。
４〜図６により説明する。
【００５１】図４に示すように、データ線４１方向に素
子分離領域４２が形成され、データ線を構成するメタル
配線４１はコンタクトホール４３を介して選択トランジ
スタのドレイン拡散層４４に接続されている。ドレイン
拡散層４４は選択トランジスタのゲート４５を介してメ
モリセルブロック内のドレイン拡散層に接続されてい
る。メモリセルのトランジスタ領域は，第１層めの浮遊
ゲートを定義する領域４６（枠で囲う外側）とワード線
を定義する領域４７の交差する領域である。メモリセル
の浮遊ゲートは２層構造からなり、第２層めの浮遊ゲー
トは領域４８により定義される。領域４６と素子分離領
域４２の間は拡散層配線領域となるが、ドレイン側と対
向してソース側の拡散層領域が形成される。ソース側の
拡散層領域は、選択トランジスタのゲート４９を介して
共通ソース領域５０に接続される。
子分離領域４２が形成され、データ線を構成するメタル
配線４１はコンタクトホール４３を介して選択トランジ
スタのドレイン拡散層４４に接続されている。ドレイン
拡散層４４は選択トランジスタのゲート４５を介してメ
モリセルブロック内のドレイン拡散層に接続されてい
る。メモリセルのトランジスタ領域は，第１層めの浮遊
ゲートを定義する領域４６（枠で囲う外側）とワード線
を定義する領域４７の交差する領域である。メモリセル
の浮遊ゲートは２層構造からなり、第２層めの浮遊ゲー
トは領域４８により定義される。領域４６と素子分離領
域４２の間は拡散層配線領域となるが、ドレイン側と対
向してソース側の拡散層領域が形成される。ソース側の
拡散層領域は、選択トランジスタのゲート４９を介して
共通ソース領域５０に接続される。
【００５２】図５は図４の平面図のＡ−Ａ’断面構造図
であり、図６はＢ−Ｂ’の断面構造図である。各メモリ
セル領域は、ＬＯＣＯＳ（Local Oxidation of Silico
n）酸化膜により形成された素子分離領域５１により分
離されている。浮遊ゲートは２層構造により形成されて
いるが、これは浮遊ゲート電極とワード線の容量結合値
を高め、書込み／消去電圧を下げることが目的である。
したがって、プロセス簡略化を重視する場合には浮遊ゲ
ート５６を必ずしも形成する必要はない。本実施例のメ
モリセルは、ｐ型シリコン基板上に形成されているが、
ｐ型シリコン基板上でＣＭＯＳプロセスにより形成され
たｐ型ウェル領域上、ｎ型シリコン基板上のｐ型ウェル
領域上においても形成できる。データ線に平行な断面
（図６）では、ワード線が最小加工寸法で等間隔に形成
され、第１および第２の浮遊ゲート５４、５６さらには
層間絶縁膜５７とワード線となる制御ゲート５８が積層
構造をなしている。ワード線間はイオン注入により導入
されたｐ型不純物領域７６により分離されている。
であり、図６はＢ−Ｂ’の断面構造図である。各メモリ
セル領域は、ＬＯＣＯＳ（Local Oxidation of Silico
n）酸化膜により形成された素子分離領域５１により分
離されている。浮遊ゲートは２層構造により形成されて
いるが、これは浮遊ゲート電極とワード線の容量結合値
を高め、書込み／消去電圧を下げることが目的である。
したがって、プロセス簡略化を重視する場合には浮遊ゲ
ート５６を必ずしも形成する必要はない。本実施例のメ
モリセルは、ｐ型シリコン基板上に形成されているが、
ｐ型シリコン基板上でＣＭＯＳプロセスにより形成され
たｐ型ウェル領域上、ｎ型シリコン基板上のｐ型ウェル
領域上においても形成できる。データ線に平行な断面
（図６）では、ワード線が最小加工寸法で等間隔に形成
され、第１および第２の浮遊ゲート５４、５６さらには
層間絶縁膜５７とワード線となる制御ゲート５８が積層
構造をなしている。ワード線間はイオン注入により導入
されたｐ型不純物領域７６により分離されている。
【００５３】本実施例では、ワード線と平行なＡ−Ａ’
面において最小加工寸法の約３倍の長さで形成でき、Ｂ
−Ｂ’面では２倍の長さで１ビットが形成されている。
すなわち、０.３５ミクロンの最小加工精度のもとで
は、メモリセル面積を約０.７４平方ミクロンとするこ
とが可能になる。
面において最小加工寸法の約３倍の長さで形成でき、Ｂ
−Ｂ’面では２倍の長さで１ビットが形成されている。
すなわち、０.３５ミクロンの最小加工精度のもとで
は、メモリセル面積を約０.７４平方ミクロンとするこ
とが可能になる。
【００５４】本発明の第２の実施例を図８から図９を用
いて説明する。
いて説明する。
【００５５】図８は、メモリブロックの平面図を示して
いる。本発明の第１の実施例の動作に示したように、熱
平衡状態のしきい値電圧を最適化した場合には、非選択
のワード線の電圧を０Ｖとしてもデータ保持でき、ソー
ス端子の分離が不要となり、ソース端子側につながる選
択トランジスタを省略することが可能となる。図８平面
図は、メモリセルのソース端子を共通化したとき８の平
面パターンを示している。すなわち、第１層めの浮遊ゲ
ートを定義する領域４６（枠で囲う外側）とワード線を
定義する領域４７の交差する領域で定義されたメモリセ
ルのトランジスタ領域は，ＬＯＣＯＳ領域を介さずに隣
接メモリセルのトランジスタ領域と接している。図９
に、図８のＡ−Ａ’面における断面構造図を示す。尚、
図８のＢ−Ｂ’面における断面構造図は図６と同様であ
る。ソース領域６３はワード線５８上の２つのメモリセ
ルで共用し、ドレイン拡散層６１は各々のメモリセルに
独立して形成している。これにより、ワード線方向のメ
モリセルの長さを縮小することが可能になり、メモリセ
ル面積を更に縮小化できる。尚、本メモリセル構造の動
作は、表２に示す通りである。
いる。本発明の第１の実施例の動作に示したように、熱
平衡状態のしきい値電圧を最適化した場合には、非選択
のワード線の電圧を０Ｖとしてもデータ保持でき、ソー
ス端子の分離が不要となり、ソース端子側につながる選
択トランジスタを省略することが可能となる。図８平面
図は、メモリセルのソース端子を共通化したとき８の平
面パターンを示している。すなわち、第１層めの浮遊ゲ
ートを定義する領域４６（枠で囲う外側）とワード線を
定義する領域４７の交差する領域で定義されたメモリセ
ルのトランジスタ領域は，ＬＯＣＯＳ領域を介さずに隣
接メモリセルのトランジスタ領域と接している。図９
に、図８のＡ−Ａ’面における断面構造図を示す。尚、
図８のＢ−Ｂ’面における断面構造図は図６と同様であ
る。ソース領域６３はワード線５８上の２つのメモリセ
ルで共用し、ドレイン拡散層６１は各々のメモリセルに
独立して形成している。これにより、ワード線方向のメ
モリセルの長さを縮小することが可能になり、メモリセ
ル面積を更に縮小化できる。尚、本メモリセル構造の動
作は、表２に示す通りである。
【００５６】
【表２】
【００５７】図１０は、第３の実施例を示している。第
１の実施例の第１の浮遊ゲート５４の側面に形成される
絶縁膜として側壁の堆積酸化膜７１と熱酸化工程により
形成された５０〜３００ｎｍの膜厚を有する熱酸化膜７
２を用いている。側壁の堆積酸化膜７１はＣＶＤ法によ
るシリコン酸化膜やシリコン窒化膜を用いることができ
る。ただし、メモリセルの書換え信頼性向上の面からシ
リコン酸化膜を用いることが望ましい。本構造により拡
散層配線となる不純物拡散層６３を、第１の浮遊ゲート
５４並びに側壁の堆積酸化膜７１をマスクとしたイオン
注入法により容易に形成することが可能となる。また、
図１１に示すように、図５における絶縁膜５５として熱
酸化膜７２とシリコン酸化膜７３およびシリコン窒化膜
７４を用いていることができる。ここでは、シリコン酸
化膜７３の下地並びに該シリコン酸化膜７３と第１の浮
遊ゲート５４の間にシリコン窒化膜７４を形成し、熱酸
化工程により熱酸化膜７２を形成する場合において問題
となる浮遊ゲート直下へのバーズビークの進入を抑えて
いる。
１の実施例の第１の浮遊ゲート５４の側面に形成される
絶縁膜として側壁の堆積酸化膜７１と熱酸化工程により
形成された５０〜３００ｎｍの膜厚を有する熱酸化膜７
２を用いている。側壁の堆積酸化膜７１はＣＶＤ法によ
るシリコン酸化膜やシリコン窒化膜を用いることができ
る。ただし、メモリセルの書換え信頼性向上の面からシ
リコン酸化膜を用いることが望ましい。本構造により拡
散層配線となる不純物拡散層６３を、第１の浮遊ゲート
５４並びに側壁の堆積酸化膜７１をマスクとしたイオン
注入法により容易に形成することが可能となる。また、
図１１に示すように、図５における絶縁膜５５として熱
酸化膜７２とシリコン酸化膜７３およびシリコン窒化膜
７４を用いていることができる。ここでは、シリコン酸
化膜７３の下地並びに該シリコン酸化膜７３と第１の浮
遊ゲート５４の間にシリコン窒化膜７４を形成し、熱酸
化工程により熱酸化膜７２を形成する場合において問題
となる浮遊ゲート直下へのバーズビークの進入を抑えて
いる。
【００５８】本実施例では、堆積酸化膜やシリコン窒化
膜を浮遊ゲート５４の側面に形成することにより、浮遊
ゲート５６とシリコン基板の間の熱酸化膜７２の形成を
容易にしている。一般に、熱酸化膜７２を浮遊ゲート５
４近傍に形成しようとすると、熱酸化工程によりバーズ
ビーク領域がトンネル酸化膜５３に食い込み、トンネル
酸化膜の膜厚が厚くなってしまう。本実施例では、堆積
酸化膜やシリコン窒化膜を用いることにより、浮遊ゲー
ト側面における酸化の進行を抑制し、トンネル酸化膜の
厚膜化を防止し、メモリセル特性の劣化の防止が可能と
なっている。
膜を浮遊ゲート５４の側面に形成することにより、浮遊
ゲート５６とシリコン基板の間の熱酸化膜７２の形成を
容易にしている。一般に、熱酸化膜７２を浮遊ゲート５
４近傍に形成しようとすると、熱酸化工程によりバーズ
ビーク領域がトンネル酸化膜５３に食い込み、トンネル
酸化膜の膜厚が厚くなってしまう。本実施例では、堆積
酸化膜やシリコン窒化膜を用いることにより、浮遊ゲー
ト側面における酸化の進行を抑制し、トンネル酸化膜の
厚膜化を防止し、メモリセル特性の劣化の防止が可能と
なっている。
【００５９】図１２は、第４の実施例を示している。第
３の実施例に対して、素子分離領域に浅溝の素子分離構
造７５を用いている。例えば、２５６メガビットの大容
量メモリを実現する０.３５ミクロン以下のルールで
は、熱酸化工程により形成されたシリコン酸化膜で幅の
狭い素子分離領域を形成することが困難になる。特に、
本方式の不揮発性メモリセルでは、十分なトンネル電流
を得るためには、第１の浮遊ゲートとドレイン側拡散層
のオーバーラップをとることが必要である。例えば、ド
レイン側ｎ型拡散層の接合深さを０.１ミクロン以上に
することが必要であり、浅溝領域の深さを少なくとも
０.２ミクロン程度とることが必要である。
３の実施例に対して、素子分離領域に浅溝の素子分離構
造７５を用いている。例えば、２５６メガビットの大容
量メモリを実現する０.３５ミクロン以下のルールで
は、熱酸化工程により形成されたシリコン酸化膜で幅の
狭い素子分離領域を形成することが困難になる。特に、
本方式の不揮発性メモリセルでは、十分なトンネル電流
を得るためには、第１の浮遊ゲートとドレイン側拡散層
のオーバーラップをとることが必要である。例えば、ド
レイン側ｎ型拡散層の接合深さを０.１ミクロン以上に
することが必要であり、浅溝領域の深さを少なくとも
０.２ミクロン程度とることが必要である。
【００６０】図１３は、第５の実施例を示している。第
４の実施例では浮遊ゲートが２層構造で形成されていた
が、本実施例では、第１層目の浮遊ゲート５４のみで形
成されている。このため、層間絶縁膜５７は浮遊ゲート
５４上および浮遊ゲート５４の側面に形成される堆積酸
化膜７１上にも形成されている。本実施例では、浮遊ゲ
ート５４と制御ゲート５８との容量が小さくなっている
ために、書換え時に必要とされる制御ゲート電圧を高め
に設定する必要があるか、または、書換え時間を長くす
ることが必要になる。しかし、浮遊ゲートが１層構造で
あるためにメモリセル形成工程が簡略化されており、高
速性を必要としない外部メモリ記憶装置への用途に対し
て、安価な不揮発性半導体記憶装置を提供することがで
きる。
４の実施例では浮遊ゲートが２層構造で形成されていた
が、本実施例では、第１層目の浮遊ゲート５４のみで形
成されている。このため、層間絶縁膜５７は浮遊ゲート
５４上および浮遊ゲート５４の側面に形成される堆積酸
化膜７１上にも形成されている。本実施例では、浮遊ゲ
ート５４と制御ゲート５８との容量が小さくなっている
ために、書換え時に必要とされる制御ゲート電圧を高め
に設定する必要があるか、または、書換え時間を長くす
ることが必要になる。しかし、浮遊ゲートが１層構造で
あるためにメモリセル形成工程が簡略化されており、高
速性を必要としない外部メモリ記憶装置への用途に対し
て、安価な不揮発性半導体記憶装置を提供することがで
きる。
【００６１】図１４は、第６の実施例を示している。第
３の実施例では、図１０に示すように、堆積酸化膜７１
を耐酸化性膜として熱酸化膜７２を形成したが、本実施
例では、堆積酸化膜７１を形成せずに熱酸化膜７２を形
成しているので、堆積酸化膜形成工程を省略することが
でき、プロセス工程の削減が可能になる。
３の実施例では、図１０に示すように、堆積酸化膜７１
を耐酸化性膜として熱酸化膜７２を形成したが、本実施
例では、堆積酸化膜７１を形成せずに熱酸化膜７２を形
成しているので、堆積酸化膜形成工程を省略することが
でき、プロセス工程の削減が可能になる。
【００６２】図１５は、第７の実施例を示している。第
６の実施例では、図１４に示すように、浮遊ゲート電極
が第１の浮遊ゲート５４と第２の浮遊ゲート５６の２層
構造としていたが、本実施例では、第２層目の浮遊ゲー
ト電極の１層構造としている。これは、先に熱酸化膜７
２を形成し、浮遊ゲート電極５６を形成することにより
達成できる。本実施例も浮遊ゲートの１層化が可能とな
るため、プロセス工程が簡略化できる。
６の実施例では、図１４に示すように、浮遊ゲート電極
が第１の浮遊ゲート５４と第２の浮遊ゲート５６の２層
構造としていたが、本実施例では、第２層目の浮遊ゲー
ト電極の１層構造としている。これは、先に熱酸化膜７
２を形成し、浮遊ゲート電極５６を形成することにより
達成できる。本実施例も浮遊ゲートの１層化が可能とな
るため、プロセス工程が簡略化できる。
【００６３】図１６は、第８の実施例を示している。第
１の実施例では、図５に示すように、チャネルストッパ
ー用のｐ型拡散層領域６４がソース端子側に形成されて
いたが、本実施例ではソース、ドレイン端子の両側にｐ
型拡散層領域を例えば角度イオン注入法により形成して
いる。これにより、プロセス工程が簡略化できる。
１の実施例では、図５に示すように、チャネルストッパ
ー用のｐ型拡散層領域６４がソース端子側に形成されて
いたが、本実施例ではソース、ドレイン端子の両側にｐ
型拡散層領域を例えば角度イオン注入法により形成して
いる。これにより、プロセス工程が簡略化できる。
【００６４】以上に示した本発明のメモリセル構造並び
に例えば５１２バイトを基本単位としたセクタ構造、ワ
ード線を３２ないし６４本まとめることによりコンタク
トホールの面積を低減化したブロック化構造、さらに
は、書換え方式を変更したことにより、低電圧単一電源
駆動の高速大容量不揮発性半導体記憶装置を製作するこ
とが可能となった。本不揮発性半導体記憶装置を用い
て、カード型のデータ記憶装置を形成することが可能に
なり、ワークステーション用外部記憶装置として、ま
た、電子スチルカメラの記憶装置に用いることができ
る。第１の実施例に示したように、ワード線がセクタ毎
に分割されているため、任意の規模でのデータ消去単位
の設定が可能であり、上記記憶装置の一部をシステムの
プログラム領域に振り分け、残りをデータ領域として確
保できる。
に例えば５１２バイトを基本単位としたセクタ構造、ワ
ード線を３２ないし６４本まとめることによりコンタク
トホールの面積を低減化したブロック化構造、さらに
は、書換え方式を変更したことにより、低電圧単一電源
駆動の高速大容量不揮発性半導体記憶装置を製作するこ
とが可能となった。本不揮発性半導体記憶装置を用い
て、カード型のデータ記憶装置を形成することが可能に
なり、ワークステーション用外部記憶装置として、ま
た、電子スチルカメラの記憶装置に用いることができ
る。第１の実施例に示したように、ワード線がセクタ毎
に分割されているため、任意の規模でのデータ消去単位
の設定が可能であり、上記記憶装置の一部をシステムの
プログラム領域に振り分け、残りをデータ領域として確
保できる。
【００６５】図１７はメモリセルの書き換え回数に対す
る電流駆動能力の依存性を示す図である。従来のホット
キャリアによる書き込みを行った場合と、ワード線に正
電圧を印加してトンネル現象を利用した書き込みを行っ
た場合と、本発明のワード線に負電圧を印加してトンネ
ル現象を利用した書き込みを行った場合との比較をして
いる。これからも明らかなように、本発明のワード線に
負電圧を印加してトンネル現象を利用した書き込みを行
った場合には、電流駆動能力βの低下を抑制することが
わかる。ホットキャリアについては詳細を省略するが、
ワード線に正電圧を印加してトンネル現象を利用した書
き込みを行った場合、すなわち、書込み動作を制御ゲー
トを接地し、ドレイン拡散層に正電圧Ｖｐを加える場合
には、ドレイン端において発生した電子正孔対の内、正
孔が電界の向きにしたがってゲート酸化膜に注入され
る。書き換え回数が少ない場合には、正孔の注入量も少
なく、劣化はドレイン端のみであり、メモリセルのβを
低下させるに至らないが、書き換え回数が増加してくる
と正孔の注入量も増加し、劣化がドレイン端からソース
近傍まで拡がる。このため、メモリセルのβが低下して
くるのである。ところが、本発明のワード線に負電圧を
印加してトンネル現象を利用した書き込みを行った場合
には、ドレイン電圧を例えば３.３Ｖ程度の正電圧とす
ることにより、ドレイン端において発生する電子正孔対
を抑制することが可能となり、メモリセルのβの低下を
防止することができる。
る電流駆動能力の依存性を示す図である。従来のホット
キャリアによる書き込みを行った場合と、ワード線に正
電圧を印加してトンネル現象を利用した書き込みを行っ
た場合と、本発明のワード線に負電圧を印加してトンネ
ル現象を利用した書き込みを行った場合との比較をして
いる。これからも明らかなように、本発明のワード線に
負電圧を印加してトンネル現象を利用した書き込みを行
った場合には、電流駆動能力βの低下を抑制することが
わかる。ホットキャリアについては詳細を省略するが、
ワード線に正電圧を印加してトンネル現象を利用した書
き込みを行った場合、すなわち、書込み動作を制御ゲー
トを接地し、ドレイン拡散層に正電圧Ｖｐを加える場合
には、ドレイン端において発生した電子正孔対の内、正
孔が電界の向きにしたがってゲート酸化膜に注入され
る。書き換え回数が少ない場合には、正孔の注入量も少
なく、劣化はドレイン端のみであり、メモリセルのβを
低下させるに至らないが、書き換え回数が増加してくる
と正孔の注入量も増加し、劣化がドレイン端からソース
近傍まで拡がる。このため、メモリセルのβが低下して
くるのである。ところが、本発明のワード線に負電圧を
印加してトンネル現象を利用した書き込みを行った場合
には、ドレイン電圧を例えば３.３Ｖ程度の正電圧とす
ることにより、ドレイン端において発生する電子正孔対
を抑制することが可能となり、メモリセルのβの低下を
防止することができる。
【００６６】
【発明の効果】本発明によれば、電気的に書換え可能な
不揮発性半導体記憶装置において、浮遊ゲート電極とド
レイン／ソース／基板の各拡散層間のトンネル現象を用
いて書込み、消去の両動作を行うため、書込み、消去の
両動作ともに１ビットあたりの消費電流が１０ｎＡ程度
と、消費電力を抑制できる。このため、電流駆動能力の
小さい昇圧回路で済むようになり、書込み、消去に必要
な高電圧を発生するのに必要な昇圧および降圧回路をチ
ップ内に形成することが可能となり、高速な不揮発性半
導体記憶装置を用いながら、３.３Ｖの単一電源による
書込み、消去、読出しを行うことが可能となる。
不揮発性半導体記憶装置において、浮遊ゲート電極とド
レイン／ソース／基板の各拡散層間のトンネル現象を用
いて書込み、消去の両動作を行うため、書込み、消去の
両動作ともに１ビットあたりの消費電流が１０ｎＡ程度
と、消費電力を抑制できる。このため、電流駆動能力の
小さい昇圧回路で済むようになり、書込み、消去に必要
な高電圧を発生するのに必要な昇圧および降圧回路をチ
ップ内に形成することが可能となり、高速な不揮発性半
導体記憶装置を用いながら、３.３Ｖの単一電源による
書込み、消去、読出しを行うことが可能となる。
【００６７】さらに、消去時には、１本のワード線にの
み高電圧（１２Ｖ）を加え、他のワード線を接地するこ
とにより、１本のワード線に接続されたすべてのメモリ
セルを消去することができる。したがって、１本のワー
ド線に複数個のメモリセルを並列に接続すれば、１本の
ワード線を１つのセクタと定義して、複数個のメモリセ
ルを同時に消去（セクタ消去方式）することができる。
また、複数本のワード線を選択することにより、複数本
のワード線上のメモリセルを一括して消去することがで
きる。
み高電圧（１２Ｖ）を加え、他のワード線を接地するこ
とにより、１本のワード線に接続されたすべてのメモリ
セルを消去することができる。したがって、１本のワー
ド線に複数個のメモリセルを並列に接続すれば、１本の
ワード線を１つのセクタと定義して、複数個のメモリセ
ルを同時に消去（セクタ消去方式）することができる。
また、複数本のワード線を選択することにより、複数本
のワード線上のメモリセルを一括して消去することがで
きる。
【００６８】書込み時では、書込み状態として所定の低
いしきい値電圧状態にメモリセルのしきい値電圧が到達
したときには、ラッチ回路３３の電圧が０Ｖとなるた
め、その後の書込みでは、ドレイン拡散層７の電圧が０
Ｖとなり、電子のトンネル現象は生じない。したがっ
て、多ビット同時に書込みを行った場合でも、低いしき
い値電圧のばらつきが抑制される。
いしきい値電圧状態にメモリセルのしきい値電圧が到達
したときには、ラッチ回路３３の電圧が０Ｖとなるた
め、その後の書込みでは、ドレイン拡散層７の電圧が０
Ｖとなり、電子のトンネル現象は生じない。したがっ
て、多ビット同時に書込みを行った場合でも、低いしき
い値電圧のばらつきが抑制される。
【００６９】読出し時においては、選択ワード線をＶｃ
ｃとし、非選択ワード線は接地状態とするため、書込み
状態にあるメモリセルはオン状態となり電流が流れる
が、書込みが行われていないメモリセルはオフ状態で電
流が流れない。このため、データ線に流れる電流ないし
は電圧を、データ線に接続されたセンスアンプを用いて
観測することにより、メモリセルのオン／オフ状態を得
ることができる。
ｃとし、非選択ワード線は接地状態とするため、書込み
状態にあるメモリセルはオン状態となり電流が流れる
が、書込みが行われていないメモリセルはオフ状態で電
流が流れない。このため、データ線に流れる電流ないし
は電圧を、データ線に接続されたセンスアンプを用いて
観測することにより、メモリセルのオン／オフ状態を得
ることができる。
【００７０】以上、書込み、消去動作が、メモリセルの
チャネル領域内の拡散層と浮遊ゲート間のトンネル現象
により達成できるため、トンネル領域面積を低減でき、
メモリセル面積の微細化が可能になった。すなわち、従
来のＮＯＲ型フラッシュメモリセルと同等さらにはより
小さなセル面積が達成できる。
チャネル領域内の拡散層と浮遊ゲート間のトンネル現象
により達成できるため、トンネル領域面積を低減でき、
メモリセル面積の微細化が可能になった。すなわち、従
来のＮＯＲ型フラッシュメモリセルと同等さらにはより
小さなセル面積が達成できる。
【００７１】また、データ書き込み時のワード線に負電
圧を用い、データ書込み時のドレイン電圧を電源電圧
（例えば３.３Ｖ）程度に低電圧化できるため、データ
線側のデコーダ系等の周辺回路の高耐圧化が不必要にな
り、周辺回路面積を低減化することができるとともに、
データの書換え時におけるドレイン端での電子正孔対発
生の抑制及びチャネル部のゲート酸化膜劣化の防止がさ
れ、１０6回書換え後でも電流駆動能力の低下が防止で
きる。さらに、書込み時に非選択ワード線に与えるディ
スターブ防止用電圧を高々電源電圧の３.３Ｖとするこ
とができるので、昇圧電源を用いる必要がなくなり、書
込み時間を短縮できる。
圧を用い、データ書込み時のドレイン電圧を電源電圧
（例えば３.３Ｖ）程度に低電圧化できるため、データ
線側のデコーダ系等の周辺回路の高耐圧化が不必要にな
り、周辺回路面積を低減化することができるとともに、
データの書換え時におけるドレイン端での電子正孔対発
生の抑制及びチャネル部のゲート酸化膜劣化の防止がさ
れ、１０6回書換え後でも電流駆動能力の低下が防止で
きる。さらに、書込み時に非選択ワード線に与えるディ
スターブ防止用電圧を高々電源電圧の３.３Ｖとするこ
とができるので、昇圧電源を用いる必要がなくなり、書
込み時間を短縮できる。
【００７２】さらに、複数個（例えば１６個ないし１２
８個）のメモリセルを１つの単位としたグループに対し
て１個のコンタクトホール領域を形成しているため、コ
ンタクトホールがメモリアレイに占める面積が低減化さ
れ、メモリセルの微細化が可能となり、６４Ｍや２５６
Ｍなどの大容量不揮発性記憶装置を実現することができ
る。
８個）のメモリセルを１つの単位としたグループに対し
て１個のコンタクトホール領域を形成しているため、コ
ンタクトホールがメモリアレイに占める面積が低減化さ
れ、メモリセルの微細化が可能となり、６４Ｍや２５６
Ｍなどの大容量不揮発性記憶装置を実現することができ
る。
【００７３】本発明により製作された大規模不揮発性半
導体メモリチップにより、小型携帯用機器に用いられる
大容量ファイルシステムやファイルカードが実現できる
とともに、多量の画像データを処理する電子スチルカメ
ラ用のデータ保存用ファイルシステムを構築でき、さら
に、高品質音楽観賞用カード型の携帯型録音再生機の製
作が可能になる。
導体メモリチップにより、小型携帯用機器に用いられる
大容量ファイルシステムやファイルカードが実現できる
とともに、多量の画像データを処理する電子スチルカメ
ラ用のデータ保存用ファイルシステムを構築でき、さら
に、高品質音楽観賞用カード型の携帯型録音再生機の製
作が可能になる。
【００７４】以上の技術により、図２に示した回路構成
をとることが可能となったため、微細化されたメモリセ
ルを用いることに加え、コンタクトホールの個数を減少
させ、実効的なメモリセル面積の低減化が図られ、６４
Ｍや２５６Ｍなどの大容量不揮発性記憶装置を実現する
ことができる。
をとることが可能となったため、微細化されたメモリセ
ルを用いることに加え、コンタクトホールの個数を減少
させ、実効的なメモリセル面積の低減化が図られ、６４
Ｍや２５６Ｍなどの大容量不揮発性記憶装置を実現する
ことができる。
【図１】本発明の不揮発性半導体装置に用いられるメモ
リセルの断面構造を簡単化した図である。
リセルの断面構造を簡単化した図である。
【図２】本発明の第１の実施例における回路構成を示す
図である。
図である。
【図３】本発明の第１の実施例における不揮発性半導体
記憶装置のブロック図である。
記憶装置のブロック図である。
【図４】本発明の第１の実施例における不揮発性半導体
記憶装置のメモリセル構成の平面図である。
記憶装置のメモリセル構成の平面図である。
【図５】図４平面図のＡ−Ａ’のメモリセル形状を示す
断面構造図である。
断面構造図である。
【図６】図４平面図のＢ−Ｂ’のメモリセル形状を示す
断面構造図である。
断面構造図である。
【図７】従来のＮＯＲ型フラッシュメモリメモリセル断
面構造図である。
面構造図である。
【図８】本発明の第２の実施例における不揮発性半導体
記憶装置のメモリセル構成の平面図である。
記憶装置のメモリセル構成の平面図である。
【図９】図８平面図のＡ−Ａ’のメモリセル形状を示す
断面構造図である。
断面構造図である。
【図１０】本発明の第３の実施例における図４平面図の
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
【図１１】本発明の第３の実施例を拡張した図４平面図
のＡ−Ａ’のメモリセル形状を示す断面構造図である。
のＡ−Ａ’のメモリセル形状を示す断面構造図である。
【図１２】本発明の第４の実施例における図４平面図の
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
【図１３】本発明の第５の実施例における図４平面図の
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
【図１４】本発明の第６の実施例における図４平面図の
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
【図１５】本発明の第７の実施例における図４平面図の
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
【図１６】本発明の第８の実施例における図４平面図の
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
Ａ−Ａ’のメモリセル形状を示す断面構造図である。
【図１７】電流駆動能力の書き換え回数依存性を示す図
である。
である。
１...ｐ型半導体基板、２...ゲート絶縁膜、３...浮遊
ゲート電極、４...層間絶縁膜、５...制御ゲート、６、
６２...ソース領域、７、６１...ドレイン領域、８、６
４...ｐ型不純物領域、９...全面トンネル注入方式、１
０...エッジトンネル放出方式、１１...並列メモリセル
グループ、１２、４３...コンタクトホール、１３...ド
レイン拡散層配線、１４、６３...ソース拡散層配線、
１５、１６、１９、２０...選択トランジスタ、１７...
共通ソース線、１８、４１...メタルのデータ線、２
１...ドレイン側におけるホットキャリア注入方式、２
２...ソース側ｎ型拡散層領域、２３...ドレイン側ｎ型
拡散層領域、２４...ドレイン側ｐ型拡散層領域、２
５...エッジトンネル消去方式、３１...メモリアレイ
部、３２、６０...データ線、３３...ラッチ回路、３
４、３５、３６...デコーダ、３７...高電圧発生回路
（昇圧回路）、３８...負電圧発生回路、３９...センス
回路、４２...素子分離領域、４４...ドレイン拡散層、
４５、４９...選択トランジスタのゲート領域、４６...
第１層めの浮遊ゲート領域、４７...ワード線形成領
域、４８...第２層めの浮遊ゲート領域、５０...共通ソ
ース領域、５１...素子分離領域、５２...ｐ型シリコン
基板、５３...トンネル酸化膜、５４...第１の浮遊ゲー
ト、５５、５９...絶縁膜、５６...第２の浮遊ゲート、
５７...層間絶縁膜、５８...制御ゲート、６５、７
６...ｐ型不純物領域、７１、７３...シリコン酸化膜、
７２...熱酸化膜、７４...シリコン窒化膜、７５...浅
溝の素子分離構造。
ゲート電極、４...層間絶縁膜、５...制御ゲート、６、
６２...ソース領域、７、６１...ドレイン領域、８、６
４...ｐ型不純物領域、９...全面トンネル注入方式、１
０...エッジトンネル放出方式、１１...並列メモリセル
グループ、１２、４３...コンタクトホール、１３...ド
レイン拡散層配線、１４、６３...ソース拡散層配線、
１５、１６、１９、２０...選択トランジスタ、１７...
共通ソース線、１８、４１...メタルのデータ線、２
１...ドレイン側におけるホットキャリア注入方式、２
２...ソース側ｎ型拡散層領域、２３...ドレイン側ｎ型
拡散層領域、２４...ドレイン側ｐ型拡散層領域、２
５...エッジトンネル消去方式、３１...メモリアレイ
部、３２、６０...データ線、３３...ラッチ回路、３
４、３５、３６...デコーダ、３７...高電圧発生回路
（昇圧回路）、３８...負電圧発生回路、３９...センス
回路、４２...素子分離領域、４４...ドレイン拡散層、
４５、４９...選択トランジスタのゲート領域、４６...
第１層めの浮遊ゲート領域、４７...ワード線形成領
域、４８...第２層めの浮遊ゲート領域、５０...共通ソ
ース領域、５１...素子分離領域、５２...ｐ型シリコン
基板、５３...トンネル酸化膜、５４...第１の浮遊ゲー
ト、５５、５９...絶縁膜、５６...第２の浮遊ゲート、
５７...層間絶縁膜、５８...制御ゲート、６５、７
６...ｐ型不純物領域、７１、７３...シリコン酸化膜、
７２...熱酸化膜、７４...シリコン窒化膜、７５...浅
溝の素子分離構造。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 利広 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐々木 敏夫 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久米 均 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (11)
- 【請求項１】行と列とを有するマトリックス状に配置さ
れた複数のメモリセルを含む複数のメモリアレイと、電
圧発生回路とを有し、 上記メモリセルは１つのＭＯＳＦＥＴを含む１トランジ
スタ型のメモリセルであって、上記ＭＯＳＦＥＴは半導
体基板の所定の部分に形成され互いに隔離配置されたソ
ース領域及びドレイン領域と、上記ソース領域の表面か
ら上記ドレイン領域の表面にかけて配置されたゲート絶
縁膜と、上記ゲート絶縁膜上に配置された浮遊ゲート
と、上記浮遊ゲート電極上に中間絶縁膜を介して配置さ
れた制御ゲートとを有し、 上記複数のメモリアレイのそれぞれにおいて、同一の列
上の複数のメモリセルのＭＯＳＦＥＴのドレイン領域は
対応するデータ線に接続され、 上記複数のメモリアレイのそれぞれにおいて、同一の行
上の複数のメモリセルのＭＯＳＦＥＴの制御ゲートは対
応するワード線に接続され、 上記メモリセルへの書き込み動作及び消去動作は、上記
電圧発生回路から発生された電圧を印加することによ
り、トンネル現象を用いて行われ、 一度に書き込み動作がなされる上記メモリセルの数は、
一度に消去動作がなされる上記メモリセルの数に等しい
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】請求項１記載の不揮発性半導体記憶装置に
おいて、 データを保持する複数のラッチを有し、 上記複数のラッチに保持された上記データに応じて、上
記複数のメモリセルに書き込み動作がなされることを特
徴とする不揮発性半導体記憶装置。 - 【請求項３】請求項１または２記載の不揮発性半導体記
憶装置において、 上記電圧発生回路は外部から電源電圧の供給を受け、上
記半導体基板の所定の部分に対して第１の極性を有する
第１の電圧と、上記第１の極性とは異なる第２の極性を
有する第２の電圧と、上記第１の極性を有する第３の電
圧とを発生することを特徴とする不揮発性半導体記憶装
置。 - 【請求項４】請求項３記載の不揮発性半導体記憶装置に
おいて、 上記メモリセルの浮遊ゲートに蓄積された電子は、上記
第１の電圧を該メモリセルのドレイン領域に印加し、上
記第２の電圧を該メモリセルの制御ゲートに印加するこ
とにより引き抜かれ、 上記メモリセルの浮遊ゲートに、上記第３の電圧を該メ
モリセルの制御ゲートに印加することにより、電子が注
入されることを特徴とする不揮発性半導体記憶装置。 - 【請求項５】請求項３記載の不揮発性半導体記憶装置に
おいて、 上記メモリセルの浮遊ゲートに蓄積された電子は、上記
第１の電圧を該メモリセルのドレイン領域に印加し、上
記第２の電圧を該メモリセルの制御ゲートに印加するこ
とにより、トンネル現象を用いて該浮遊ゲートから該メ
モリセルのドレイン領域に引き抜かれ、 上記メモリセルの浮遊ゲートに、上記第３の電圧を該メ
モリセルの制御ゲートに印加することにより、電子が注
入されることを特徴とする不揮発性半導体記憶装置。 - 【請求項６】請求項１乃至５のいずれか記載の不揮発性
半導体記憶装置において、 上記メモリセルのＭＯＳＦＥＴのゲート絶縁膜は上記ソ
ース領域の表面から上記ドレイン領域の表面にかけて均
等な厚さを有し、上記メモリセルのＭＯＳＦＥＴのソー
ス領域とドレイン領域とは非対称の構造を有することを
特徴とする不揮発性半導体記憶装置。 - 【請求項７】それぞれが実質的に１つのＭＯＳＦＥＴか
らなる１トランジスタ型のメモリセルである複数のメモ
リセルと、 上記メモリセルは、半導体基板に形成された第１領域及
び第２領域と、上記半導体基板上に上記第１領域と上記
第２領域との間のチャネル形成領域を少なくとも覆う第
１絶縁膜と、少なくとも上記第１領域と上記第２領域と
の間の上記第１絶縁膜を覆う浮遊ゲートと、少なくとも
上記第１領域と上記第２領域との間の上記浮遊ゲートを
覆う第２絶縁膜と、少なくとも上記第１領域と上記第２
領域との間の上記第２絶縁膜を覆う制御ゲートとを有
し、 それぞれが対応する複数の上記メモリセルと接続される
複数のワード線と、 アドレス信号に応じて上記複数のワード線のいずれかを
選択するデコーダと、 第１の電圧と第２の電圧とを発生する電圧発生回路とを
有し、 上記アドレス信号に応じて選択されたワード線に接続さ
れた該複数のメモリセルに上記第１の電圧が供給された
場合に、該メモリセルの浮遊ゲートに電子が注入され、
上記アドレス信号に応じて選択されたワード線に接続さ
れた該複数のメモリセルに上記第２の電圧が供給された
場合に、該メモリセルの浮遊ゲートから電子が放出さ
れ、 上記電子の注入と放出とはトンネル現象を用いてなさ
れ、 上記ワード線の一つに接続されたメモリセルの数は、一
度に電子の注入がなされるメモリセルの数及び一度に電
子の放出がなされるメモリセルの数に等しいことを特徴
とする不揮発性半導体記憶装置。 - 【請求項８】請求項７記載の不揮発性半導体記憶装置に
おいて、 上記第１の電圧は正の極性を有し、上記第２の電圧は負
の極性を有することを特徴とする不揮発性半導体記憶装
置。 - 【請求項９】請求項７または８記載の不揮発性半導体記
憶装置において、 データを保持する複数のラッチを有することを特徴とす
る不揮発性半導体記憶装置。 - 【請求項１０】電気的に書き込み・消去可能な不揮発性
半導体記憶装置において、 浮遊ゲートに電子が注入されあるいは放出されることに
より記憶を行う複数のメモリセルと、 上記複数のメモリセルと接続される複数のワード線と、 上記複数のワード線のうち、消去対象とするメモリセル
と接続されているワード線を選択し、該メモリセルに消
去電圧を供給するデコーダと、 消去されたメモリセルに書き込まれるべきデータを蓄積
する複数のデータラッチ回路を有することを特徴とする
不揮発性半導体記憶装置。 - 【請求項１１】請求項１０記載の不揮発性半導体記憶装
置において、 上記データラッチ回路に記憶されたデータは上記消去電
圧が供給されることにより一度に消去されるメモリセル
の数に対応することを特徴とする不揮発性半導体記憶装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17797392 | 1992-07-06 | ||
| JP4-177973 | 1992-07-06 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33140392A Division JP3231437B2 (ja) | 1992-07-06 | 1992-12-11 | 不揮発性半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000163982A true JP2000163982A (ja) | 2000-06-16 |
Family
ID=16040319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11344240A Pending JP2000163982A (ja) | 1992-07-06 | 1999-12-03 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000163982A (ja) |
| KR (2) | KR100279782B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026153A (ja) * | 2000-07-10 | 2002-01-25 | Toshiba Corp | 半導体メモリ |
| CN113921065A (zh) * | 2021-09-30 | 2022-01-11 | 中天弘宇集成电路有限责任公司 | 存储器的编程方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101248941B1 (ko) * | 2006-03-11 | 2013-03-29 | 삼성전자주식회사 | 메모리 소자의 프로그램 및 소거 방법 |
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-
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|---|---|---|---|---|
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|---|---|
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| KR100279782B1 (ko) | 2001-02-01 |
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