JPH06216351A - 不揮発性半導体メモリセルの書き換え方式 - Google Patents

Abstract

(57)【要約】 【目的】 電気的に書き換えが可能な不揮発性の半導体
メモリセルの書き換え方式において、ビット毎消去時の
非選択セルの誤消去動作を防止する。 【構成】 書き込みにはトンネル現象を用い、メモリセ
ルの制御ゲートに負電圧を印加しドレイン電圧を可変す
ることによりビット単位の書き込みを行い、消去にはホ
ットエレクトロン注入を用いることにより、ビット単位
の消去を可能とする。消去時の非選択セルの誤消去を防
止する為に、消去パルスを制御ゲートに入力する。 【効果】 １セルあたり１トランジスタで構成されたメ
モリセルを用いてビット単位での書き込み、消去が可能
となり、しかもビット消去時の非選択セルの誤消去も防
止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書き換えが可
能な不揮発性半導体メモリ（以下EEPROM）のメモリセル
の書き換え方式に関するものであり、EEPROM及びEEPROM
を内蔵する半導体記憶装置に利用可能である。

【０００２】

【従来の技術】

（文献１）単一トランジスタの電気的プログラム式メモ
リ装置、その製造方法 特許出願公開 昭６１−１２７１７９ （文献２）ＣＭＯＳ超ＬＳＩの設計 菅野卓雄監修 １９８９年 Ｐ１７２−１７３ （文献３）フラッシュメモリの現状と将来展望 電子情報通信学会 ＩＣＤ９１−１３４ （文献４）ワード負電圧消去方式を用いたフラッシュメ
モリ 電子情報通信学会 ＩＣＤ９１−１３５ （文献５）１６Ｍフラッシュのセル技術は収束へ 日経マイクロデバイス １９９１年７月号 （文献６）Flash EEPROM cell scaling based on tunn
el oxide thinning limitations. 1991 VLSI symposium technology （文献７）「シリコン熱酸化膜とその界面」 pp355-371 （株）リアライズ社

【０００３】電気的に書き換えが可能で且つ不揮発性を
有するメモリの記憶素子（以下EEPROMメモリセル）は、
１９８０年代初めより、多く提案されている。そのなか
でも、代表的なのはフローティングゲートを電荷保持層
として有するEEPROMメモリセルであり、文献１、２、
３、４に記載してある。

【０００４】フローティングゲートを有するEEPROMメモ
リセルは、結晶性の半導体シリコン基板と、前記基板表
面に基板不純物とは反対の不純物をドープして形成され
ているソース部及びドレイン部（例えば不純物としてボ
ロンをドープしたＰ型基板の場合、ソース部及びドレイ
ン部は砒素ないしリンをドープしたＮ型層）と、前記ソ
ース部とドレイン部間に少数キャリアを導通させるチャ
ンネル領域と、チャンネル領域の上部に接してある薄い
酸化膜と、薄い酸化膜の上部に接してある多結晶導電性
のポリシリコンで形成されたフローティングゲートと、
前記フローティングゲートの上部に接してある多結晶ポ
リシリコンで形成された制御ゲートとを有している。

【０００５】上記EEPROMメモリセルの記憶の原理として
は、前記フローティングゲートに電荷（電子ないし正
孔）を注入及び蓄積させる事により、前記制御ゲートよ
りみたメモリセルのしきい値電圧（しきい値電圧とは、
チャンネル領域に少数キャリアが誘起された時点での制
御ゲートに印加されている電圧）を変化させる事にあ
る。フローティングゲートに電荷を注入させる方法とし
ては、例えば図７及び図８に示すような従来例がある
（この従来例については、例えば文献１及び文献２に記
載がある）。

【０００６】図７及び図８の従来例では、１ビットの情
報を選択し記憶させるのに、１個のMOS 型エンハンスメ
ントＮチャンネルトランジスタ（図７の２０ないし２１
ないし２２ないし２３）と前記フローティングゲートを
有するメモリセル（図７の２４ないし２５ないし２６な
いし２７）１個を必要としている。図７では４ビット分
の情報を選択し記憶できることになる。

【０００７】図７において、２００，２０１はワード線
であり、２００は１８，２０及び２１のゲートに接続さ
れており、２０１は１９，２２及び２３のゲートに接続
されている。２０３，２０４はビット線であり２０３は
２０及び２２のドレインに接続され、２０４は２１及び
２３のドレインに接続されている。１８，１９はバイト
選択用のMOS 型エンハンスメントＮチャンネルトランジ
スタであり、１８及び１９のドレインはセンス線２０２
に接続されている。トランジスタ１８，１９，２０，２
１，２２，２３のしきい値電圧は例えば１Ｖ（ボルト）
である。１８のソースは２４及び２５の制御ゲートに、
１９のソースは２６及び２７の制御ゲートに接続されて
いる。２０のソースと２４のドレイン、２１のソースと
２５のドレイン、２２のソースと２６のドレイン、２３
のソースと２７のドレインは各々Ｎ型の不純物拡散層で
接続されている。

【０００８】図８は図７のＡ−Ｂ面での断面図で、１ビ
ット分を示したものである。２２０はＰ型シリコン基板
であり、２０５’，２０８及び２０３’はＮ型不純物拡
散層、２２３及び２２４はチャンネル上のシリコン熱酸
化膜（ゲート酸化膜ともいう）であり、２２５は２２３
や２２４に比べて十分薄いシリコン熱酸化膜（例えば２
２３及び２２４の膜厚が５０ナノメートルで２２５の膜
厚は１０ナノメートル）である。２２６は例えば多結晶
ポリシリコンで形成されたフローティングゲート、２０
６は例えば多結晶ポリシリコンで形成された制御ゲート
であり、２２７は２２６と２０６の間の層間絶縁膜（例
えば２５ナノメートル程の熱酸化膜）であり、２００は
例えば多結晶ポリシリコンで形成されたゲートである。
２２８は絶縁層であり、２０３は例えばアルミを主材料
としたビット線であり、２２９は２０３と２０３’をつ
なぐコンタクト部である。なお２００及び２０６のポリ
シリコンは他のメモリセルと電気的に接続されている
が、フローティングゲートは電気的には他のメモリセル
と絶縁されている。

【０００９】図７及び図８のメモリセルの電気的等価回
路を図９に示す。図９で２０６は制御ゲートで電圧Ｖｇ
が印加され、２０８はドレインで電圧Ｖｄが、２０５は
ソースで電圧Ｖｓが、２２０は基板で電圧Ｖｓｕｂが印
加される。図８で酸化膜２２４，２２５及び層間絶縁膜
２２７は電気的にはキャパシタンスとして表す事がで
き、２２６と２０６間のキャパシタンスをＣｉｐ、２２
６と２０８間のキャパシタンスをＣｓｕｂとする。２２
６はフローティングゲートであり、この電圧をＶｆとす
るとＶｆは電荷保存の法則により、 Cip(Vg-Vf)=Cs(Vf-Vs)+Csub(Vf-Vsub)+Cd(Vf-Vd) ・・・（１） （１）式で Vs=Vsub=Vd=0Vの時は、 Vf＝ Vg ・ Rp ここで、 Rp=Cip/(Cip+Cd+Csub+Cs) ・・・（２） で表される。Ｒｐをカップリングレシオと称し、一般的
にはＲｐ＝０．５５〜０．７である。

【００１０】図７、図８の従来のメモリセルの書き換え
及び読みだしの方式について以下に説明する。表１に各
動作モード時の各ノード電圧例を記す。書き換えは書き
込みと消去に分けられる。図７の２４のメモリセルを選
択した場合を考える。

【００１１】

【表１】

【００１２】２４の書き込み時には、２００を例えば２
０Ｖ、２０２を０Ｖ、２０３を２０Ｖ、２０５を開放に
する事により、１８，２０，２１がオン状態になり、２
０６が０Ｖ、２０８が約１８Ｖ（２０Ｖ−トランジスタ
２０のしきい値電圧（基板効果含む））となる。これに
よりフローティングゲート２２６に約７Ｖの電圧が誘起
される。２２５の膜厚が１０ナノメートルであるので２
２６と２０８の間の電位差により、２２５にはファーラ
ーノードハイムトンネル電流が流れる。ファーラーノー
ドハイムトンネル電流は一般的には薄い酸化膜に１０メ
ガエレクトロンボルト／センチメートル（MeV/cm）以上
の電界を印加した時に流れる。このファーラーノードハ
イムトンネル電流により、２０８から２２６に正孔が注
入され、メモリセルのしきい値電圧が低くなる（例えば
メモリセルの初期のしきい値電圧が例えば２Ｖとする
と、書き込み後は−２〜−３Ｖ）。この時、２０４が０
Ｖで、２０１が０Ｖであるので２４以外のメモリセルに
は高電圧が印加されないので、書き込まれない。

【００１３】消去時には、２００に例えば２０Ｖ、２０
２に例えば２０Ｖ、２０３に０Ｖを印加する事により、
２０６が約１８Ｖ、２０８が０Ｖになる。これにより２
２６には約１１Ｖが誘起され、ファーラーノードハイム
トンネル電流が２２５を流れ、電子が２２６に注入さ
れ、メモリセルのしきい値電圧が高くなる（例えば６〜
７Ｖ）。この時２０１が０Ｖであるので、２０７は開放
状態となり２６，２７は消去されない。しかし、２０４
が０Ｖであるので、２５は２４と同じく消去されてしま
う。換言すれば、消去時には、２０６と同じノードにつ
ながるメモリセルは全て消去され、しきい値電圧が高く
なってしまう事となる。

【００１４】２４の読みだし時には２００に例えば５
Ｖ、２０２に３Ｖ、２０３に２Ｖを印加する事により、
１８及び２０がオン状態となり、２４のドレインが２
Ｖ、制御ゲートが５Ｖとなる。この時、メモリセルのし
きい値が６〜７Ｖと高いとメモリセルはオフ状態であり
ドレイン−ソース間に電流が流れない。メモリセルのし
きい値が−２〜−３Ｖと低い場合、メモリセルはオン状
態であり、ドレイン−ソース間に電流が流れる。この電
流の有無（あるいは大小）により記憶情報の読みだしを
行っている。

【００１５】

【従来の問題点】上記の従来例は書き換えに当たり、フ
ァーラーノードハイムトンネル電流を利用し、電荷の注
入を行うが為、書き換え時にはメモリセルには比較的小
さい電流（例えば１メモリセル当たり１０ピコアンペア
から１０００ピコアンペア）しか必要としないという利
点がある。しかし、欠点としてメモリーアレーの中で書
き込みを選択的に行う為には、図７の２０，２１，２
２，２３の様にメモリセルを相互に分離する為の別のト
ランジスタを必要としている（図７で２０，２１，２
２，２３がない場合、２４のメモリセルに書き込むと
き、２６のメモリセルにも書き込まれてしまうことが理
解できよう）。このため、１ビットにつき１個の分離用
トランジスタを設けたとすると、その占有面積は例えば
８０〜１５０（平方ミクロン）必要となる。メモリセル
を大規模に集積化した場合、この欠点により大規模化が
妨げられることになる。

【００１６】

【発明が解決しようとする課題】そこで本発明は、単一
電源電圧での書き換え及び読みだしを可能にし、かつ低
電源電圧化が容易なEEPROMメモリセルの書き換え方式を
提供すると共に、書き込み時に選択的に書き込むため
に、分離用トランジスタを必要としない、最小トランジ
スタ構成でのメモリセルを提供するものである。

【００１７】

【課題を解決するための手段】本発明は上記課題を解決
するために、マトリクス上に配置された複数のEEPROMメ
モリセルにおいて、選択したメモリセルの書き込み時に
は、該メモリセルの制御ゲートに接地電位より低い第１
の電圧を印加し、該メモリセルのドレインには接地電位
より高い第２の電圧を印加し、前記第１の電圧と前記第
２の電圧との電位差によって該メモリセルの電荷注入層
から電荷をドレインへとトンネル現象により引き抜く事
により、該メモリセルを書き込みレベルにし、前記選択
したメモリセルの制御ゲートと電気的に共通の制御ゲー
トを有する、選択されていない少なくとも１つの第２の
メモリセルのドレインには、前記第２の電圧より低い第
３の電圧を印加し、前記第３の電圧は該制御ゲートの第
１の電圧との電位差においても前記トンネル現象を起こ
さない程度の電圧であり、前記選択したメモリセルのド
レインと電気的に共通なドレインを有する、選択されて
いない少なくとも１つの第３のメモリセルの制御ゲート
には、第１の電圧よりも高く第２電圧よりも低い第４の
電圧を印加し、前記第４の電圧は該メモリセルのドレイ
ンの第２の電圧との電位差においても前記トンネル現象
を起こさない程度の電圧である事を特徴とした書き込み
方式であり、更にEEPROMメモリセルの消去にはCHE （チ
ャンネルホットエレクトロン）注入により、該メモリセ
ルの電荷注入層に負電荷を注入することにより、該メモ
リセルを消去レベルにすることを特徴とした書き換え方
式を提案している。

【００１８】

【作用】本発明は、EEPROMメモリセルの書き込み時にお
いて、トンネル現象を用いることにより、電荷注入層か
らドレインへと電荷を引き抜くのであるが、従来と異な
り、選択したメモリセルの制御ゲートには負電圧を印加
し、ドレインに印加する電圧の高低（例えば５Ｖと０
Ｖ）により、トンネル現象の有無、すなわち書き込みの
有無を制御するものである。選択したメモリセルの制御
ゲートに負電圧を印加し、選択したメモリセルとドレイ
ンが電気的に共通で非選択のメモリセルの制御ゲートに
は、負電圧より高くメモリセルのしきい値電圧より低い
電圧（例えば負電圧を−８Ｖでメモリセルのしきい値電
圧を２Ｖとすると、非選択のメモリセルの制御ゲートの
電圧は、例えば０Ｖ）を印加することにより、トンネル
現象を防止する。

【００１９】ここでトンネル現象とは、ファーラーノー
ドハイムトンネルあるいは直接トンネルのいずれかを意
味する。また、電荷注入層とは、ポリシリコンのフロー
ティングゲートのみを意味するのではなく、窒化物によ
る絶縁層等の電荷を注入できる層をも意味する。

【００２０】

【実施例】以下に本発明の実施例について図面を参照し
て説明する。図１乃至図７に本発明の実施例を示す。図
１では１０，１１，１２及び１３は例えば電荷注入層と
して、フローティングゲートを有するEEPROMメモリセル
であり、ドレイン端子及びソース端子及び制御ゲート端
子及びフローティングゲートを有している。１００及び
１０１はワード線であり、列方向のデコーダ回路によ
り、任意のワード線が選択／非選択にされる。１００は
１０の制御ゲートと１１の制御ゲートに接続されてお
り、１０１は１２の制御ゲートと１３の制御ゲートに接
続されている。１０２及び１０３はビット線であり、列
方向のデコーダ回路により選択される。１０２は１０の
ドレイン及び１２のドレインに接続され、１０３は１１
のドレイン及び１３のドレインに接続されている。１０
４はソース線であり、１０，１１，１２，１３のソース
が接続されている。

【００２１】図２に本実施例のEEPROMメモリセルの断面
図を示す。図１のＡ−Ｂ面でみたものである。１０５は
半導体シリコンＰ型基板であり、１０４’及び１０２’
はＮ型拡散層でソース及びドレインとなっている。１０
２’と１０４’の間には、ゲート電圧値に応じて電子の
導電層（チャンネル）を誘起させるチャンネル領域１１
０があり、その上部に薄い絶縁膜１０６（例えば厚さ１
０ナノメートルの熱酸化膜）がある。チャンネル領域の
幅は例えば０. ６ミクロンから１ミクロンである。

【００２２】薄い絶縁膜の上部には導電性多結晶ポリシ
リコンで形成されたフローティングゲート１０９があ
り、１０９の厚さは例えば１５０ナノメートルである。
１０９の上部には薄い絶縁層（例えば酸化膜及び窒化膜
で形成された厚さ２５ナノメートルの絶縁層）１０７が
あり、１０７の上部には例えば導電性多結晶ポリシリコ
ンで形成された制御ゲート１００がある。１００の厚さ
は例えば２５０ナノメートルである。１０２はアルミを
主材料としたビット線であり、コンタクト部１０８を介
して１０２’と接続されている。１０２と１００の間
は、絶縁層１１１がある。なおフローティングゲートに
電荷が注入されていない時のメモリセルのしきい値電圧
は例えば２Ｖとする。

【００２３】図３に本実施例におけるメモリセルの平面
図を示す。１５０がＮ型の拡散層（メモリセルのドレイ
ン及びソース及びソース線）、１５１がワード線（＝制
御ゲート）、１５２がフローティングゲート、１５４が
ビット線、１５３がコンタクト部である。図３でのメモ
リセルの１ビット分の占有面積は例えば１〜１０（平方
ミクロン）である。

【００２４】本発明の書き換え方式の実施例を図１、図
２、図３及び図４を用いて説明する。図４は図１の書き
込み時における印加電圧を示したものである。まず１０
の書き込み時においては、１００の電圧をVw１とし例え
ばVw１＝−８Ｖを印加する。１０２の電圧をVprg１とし
例えばVprg１＝６Ｖを印加する。更に１０５の電圧をVs
ubとし、例えばVsub＝０Ｖとし、１０４の電圧をVas と
し、１０４は例えば開放しておく。この時の電圧関係
は、Vprg１＞Vsub〜０＞Vw１である。この時、制御ゲー
トに負電圧が印加されているので、メモリセル１０，１
１はオフ状態でありチャンネルは形成されない。

【００２５】（１）式に上記電圧を導入し例えばカップ
リングレシオを０. ６と設定するとフローティングゲー
ト１０９とドレイン１０２’の電位差は約１０. ５Ｖと
なる。この電位差により、ファーラーノードハイムトン
ネル電流が流れ、１０９から１０２’へと電子が引き抜
かれる。書き込むメモリセルは、あらかじめ消去レベル
にあり、電子が引き抜かれる事により、しきい値電圧は
低くなる。しきい値電圧が過剰に低くなりすぎない様、
書き込み時間等を適切にする事により、しきい値電圧を
例えば２Ｖにすることが可能である。

【００２６】更に１０の書き込み時において、１０１の
電圧をVw２とし例えばVw２＝０Ｖ印加（Vw２＞Vw１）
し、１０３の電圧をVprg２とし例えば０Ｖを印加する
と、１１の制御ゲートとドレイン間は８Ｖの電位差とな
り、これにより、１１のフローティングゲートには約７
Ｖの電圧が誘起されるが、この電位差ではファーラーノ
ードハイム電流は起こらず、１１のしきい値電圧は変化
しない。また１２の制御ゲートとドレイン間には約５.
５Ｖの電位差が生じるがこの電位差でも無論、ファーラ
ーノードハイムトンネルは起こらず、１２のしきい値電
圧も変化はない。１３においては、ドレイン−ソース間
に電位差がないので、しきい値の変化はない。

【００２７】次に本発明の一実施例での、消去時の方式
を述べる。図５に消去時の印加電圧を示す。１０のメモ
リセルの消去においては、１００の電圧をVers１とし例
えばVers１＝12Ｖを印加し、１０４の電圧をVse1とし例
えばVse1＝５Ｖを印加し、１０２の電圧をVse2とし例え
ばVse2＝０Ｖを印加する。この場合Vers１＞Vse1＞Vse2
≧０Ｖの電圧関係がある。１０の制御ゲートに12Ｖ、ソ
ースに５Ｖ、ドレインに０Ｖを印加するので、ソース近
傍でホットエレクトロンが生じ、CHE 注入が起き、１０
のしきい値電圧は高くなる。この時１０１の電圧をVers
２とし例えばVers２＝０Ｖを印加すると（Vers１＞Vers
２）メモリセル１２の制御ゲートは０Ｖ、ドレインは０
Ｖ、ソースは５Ｖとなり、１２はオフ状態のままであ
り、そのしきい値電圧は変化しない。

【００２８】更に１０３の電圧をVse3とし例えばVse3＝
５Ｖを印加すると（Vse3＝Vse1＞Vse2）、１１の制御ゲ
ートは12Ｖ、ドレインは５Ｖ、ソースは５Ｖとなる。制
御ゲート電圧が12Ｖであるので、１１はオン状態となり
チャンネルが形成されるが、ドレイン−ソース間に電位
差がないためチャンネル電流が流れず、CHE 注入が起き
ない。ファーラーノードハイムトンネル電流も電位差が
小さいため起きないので、１１のしきい値電圧は変化し
ない。また、１３の制御ゲートには０Ｖ、ドレインに５
Ｖ、ソースに５Ｖ印加されるが、オフ状態であり、電位
差も小さいので１３のしきい値電圧も変化しない。

【００２９】次に本実施例における上記電圧印加のタイ
ミングを図６に示し以下にその説明を行う。前述の様
に、CHE 注入によりメモリセル１０のしきい値を高くし
て消去状態へと変化させるためには１００にVers1(＝12
Ｖ) 、１０２にVse2（＝０Ｖ）、１０４にVse1（＝５
Ｖ) を印加する必要がある。ところで、非選択メモリセ
ル１１のドレイン−ソース間に電位差を生じさせないた
めに、１０３にはVse3（＝５Ｖ) を印加するが、この電
圧印加のタイミングは１０４にVse1を印加するタイミン
グと同時であり、しかも１００にはVers1(＝12Ｖ) が印
加されていない状態、つまり０Ｖの状態であることが好
ましい。なぜなら、もし仮に１０３か１０４のどちらか
一方が５Ｖにバイアスされ、どちらか一方が０Ｖの状
態、つまり瞬間的にメモリセル１１のソース−ドレイン
間に電位差が生じ、しかもその時点で１００にVers1(＝
12Ｖ) が印加されていると、瞬間的にCHE 注入が起こ
り、誤って消去動作がなされてしまう為である。

【００３０】以上の理由より図６に示したように、先ず
１０３と１０４に同時にそれぞれVse1＝Vse3＝５Ｖを印
加し、その後消去パルスとして１００にVers１＝12Ｖを
印加することによって、上述した誤消去を防止すること
が可能となった。上述の方法によれば、もし仮に１０３
と１０４にVse1＝Vse3＝５Ｖを印加するタイミングが回
路動作上の理由により若干ずれたとしても、非選択メモ
リセル１１のソース−ドレイン間に電位差が生じた瞬間
には、１００にVers１＝12Ｖが印加されてない状態（０
Ｖ) にあるためCHE 注入によるしきい値電圧変動は起こ
らない。

【００３１】なお、本実施例の説明のために、電圧値を
記してあるが、この電圧値はメモリセルの構造、特に酸
化膜や層間絶縁膜のキャパシタンス値やカップリングレ
シオの値により、変更されるべきものであり、特許請求
の範囲に記載の関係を満足すればよい。

【００３２】この様に本発明の実施例の書き込み方式に
よれば、トンネル現象を用いながらも、必要とした分離
用トランジスタを必要としないメモリアレイが実現で
き、従来技術に比べて占有面積の大幅な減少が実現でき
る。更に本発明によれば、読みだし時においては、メモ
リセルのドレインに印加する電圧を書き込みにチャンネ
ルホットエレクトロン注入を利用しないが故に従来技術
に比べて高くすることができ（例えば従来技術では１Ｖ
に対し、本発明の実施例では２Ｖ以上）読みだし時のメ
モリセルのオン電流を大きくとれる。

【００３３】この結果、本発明の実施例よれば、読みだ
し時の読みだし速度が高速になる効果がある。更に、本
発明の実施例によれば、書き換えにファーラーノードハ
イムトンネル電流を利用しているが故に、単一電源電圧
での低電圧化が容易に実現できるという利点がある。更
に、本発明の実施例によれば、消去はメモリセルしきい
値電圧を高くする動作となり、消去時における過剰消去
の問題を生じさせない。

【００３４】次に本発明の一実施例での、消去時の方式
の効果について述べる。本実施例によれば、書き込みに
ドレインでのファーラーノードハイムトンネリング、消
去にソース方向からのCHE 注入を用いることにより、従
来技術に対し以下の点で利点を有している。一つは、従
来技術においては、消去時はバイト単位（あるいはワー
ド単位、あるいはセクタ単位）でしか選択消去できなか
ったのに対し、本発明の実施例においてはビット単位で
の消去を可能にしている。しかも、図１に示した本発明
の実施例における不揮発性半導体記憶装置の構造によれ
ば、従来技術においては、バイト単位（あるいはワード
単位、あるいはセクタ単位）で消去を行うためには、バ
イト（あるいはワード、あるいはセクタ）選択用のトラ
ンジスタをメモリセルとは別に用意する必要があった
り、あるいはソース線をバイト単位（ワード、セクタ）
に分離する必要があったのに対し、本実施例によれば、
それら余分なトランジスタなしでビット単位での消去を
実現できる。これにより、従来技術に対し必要でないメ
モリセルを書き換える事がなくなり、またメモリアレイ
の占有面積も小さくできるという利点がある。

【００３５】更に、本発明の実施例での、消去時の方式
においては、選択したメモリセルと同一の制御ゲート上
に位置する非選択のメモリセルに接続された非選択ビッ
トラインに、ソースラインと同一の電位を印加している
ため、前記非選択セルが誤って消去されることを防止で
きるという利点がある。しかも消去動作時の消去パルス
は、前記非選択ビットラインにソースラインと同一の電
位を印加した後に制御ゲートに印加されるため、もし仮
に前記非選択ビットラインとソースラインに同一の電位
を印加するタイミングが回路動作上の理由により若干ず
れたとしても、非選択メモリセルのソース−ドレイン間
に電位差が生じた瞬間には、制御ゲートに電圧が印加さ
れてない状態（０Ｖ) にあるためCHE 注入によるしきい
値電圧変動は起こらないという利点もある。

【００３６】更に、メモリセルの記憶情報の読みだし時
においては、本発明においても、従来技術においても選
択したメモリセルのドレインに一定の電圧を印加し、ソ
ースを接地して読みだす訳であるが、本発明の実施例に
よれば、ソース方向からCHE注入を行えることにより、
ドレイン電圧による誤消去（従来技術では誤書き込み）
のおそれが少なくなり、読みだし時のドレイン電圧を従
来技術に対し高く設定でき、ひいては読みだし速度がよ
り向上できるという利点がある。また読みだし時のドレ
イン電圧と消去時のソース電圧は独立しているため、CH
E 注入の低電圧化が従来技術に比べ、容易であるという
利点もある。

【００３７】以上、本発明による代表的な実施例をいく
つか説明したが、本発明の主旨を損なわず、多少の応用
ないし改善でもって実施することは十分可能である。但
し、それらが本発明の範囲に含まれるのは言うまでもな
い。更に、本発明はメモリセルの構造を限定しているも
のでない。特許請求の範囲での書き換え方式を実現でき
る構造であれば、十分である。

【００３８】

【発明の効果】以上詳述した本発明によれば、上述した
構成としたことにより、単一電源電圧での書き換え及び
読みだしが可能になり、かつ低電源電圧化が容易な不揮
発性半導体メモリセルの書き換え方式を提供することが
できると共に、書き込み時に選択的に書き込むことによ
り、分離用トランジスタを必要としない、最小トランジ
スタ構成でのメモリセルを用いることが可能となり、し
たがって集積度の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施例におけるメモリセルの電気的結
線を示す図である。

【図２】本発明の実施例におけるメモリセル部断面図で
ある。

【図３】本発明の実施例におけるメモリセルの平面図で
ある。

【図４】図１に示す実施例の書き込みにおける印加電圧
を説明するための図である。

【図５】図１に示す実施例の消去時における印加電圧を
説明するための図である。

【図６】図５に示す実施例の消去時における電圧印加の
タイミングを示す図である。

【図７】従来例におけるメモリセルの電気的結線を示す
図である。

【図８】従来例におけるメモリセル部断面図である。

【図９】図７及び図８のメモリセルの電気的等価回路を
示す図である。

【符号の説明】

１０ セルトランジスタ（選択） １１，１２，１３ セルトランジスタ（非選択） １００，１０１ ワード線（制御ゲート） １０２，１０３ ビット線 １０２’ ドレイン拡散層（Ｎ＋） １０４ ソース線 １０４' ソース拡散層（Ｎ＋） １０５ Ｐ型シリコン基板 １０５' 基板電位 １０６ 薄い絶縁膜 １０７ 絶縁層 １０８ コンタクト １０９ フローティングゲート １１０ チャンネル領域 １１１ 層間絶縁膜 １１２ 高濃度Ｐ型拡散層 １１３ フォトレジスト １１４ ＢＦ２イオン １１５ ヒ素イオン

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電気的に書き換えが可能な不揮発性の複
   数の半導体メモリセルにおいて、前記複数のメモリセル
   はマトリクス状に配置されたものであり、前記メモリセ
   ルはドレイン電極とソース電極と前記ソース電極と前記
   ドレイン電極間にはチャンネル領域と、前記チャンネル
   領域の上にある薄い絶縁膜と制御ゲート電極と、前記制
   御ゲート電極と前記チャンネル領域間には電荷注入層を
   有したものであり、 前記複数のメモリセルは、書き込みの結果による書き込
   みレベルと消去の結果による消去レベルを有し、 選択したメモリセルの書き込み時には、該メモリセルの
   制御ゲート電極に接地電位に比べ低い第１の電圧を印加
   し、該メモリセルのドレイン電極に接地電位に比べ高い
   第２の電圧を印加し、前記第１の電圧と前記第２の電圧
   との電位差によって、該メモリセルの電荷注入層からド
   レイン電極へと電荷をトンネル現象により引き抜くこと
   により、該メモリセルを書き込みレベルにし、 前記書き込み時において、前記選択したメモリセルの制
   御ゲート電極と電気的に接続されている制御ゲート電極
   を有する、選択されていない少なくとも１つの第２のメ
   モリセルのドレイン電極には、前記第２の電圧より低い
   第３の電圧を印加し、前記第３の電圧は該第２のメモリ
   セルの制御ゲート電極の前記第１の電圧との電位差にお
   いても、前記トンネル現象を起こさない程度の電圧であ
   り、 前記書き込み時において、前記選択したメモリセルのド
   レイン電極と電気的に接続されている、選択されていな
   い少なくとも１つの第３のメモリセルの制御ゲート電極
   には、前記第１の電圧よりも高くメモリセルの前記書き
   込みレベルよりも低い第４の電圧を印加し、前記第４の
   電圧は該第３のメモリセルのドレイン電極の前記第２の
   電圧との電圧差においても、前記トンネル現象を起こさ
   ない程度の電圧であり、 前記選択したメモリセルの消去には、該メモリセルの電
   荷注入層に負電荷を注入し、消去レベルにする事を特徴
   とする不揮発性半導体メモリセルの書き換え方式。
2. 【請求項２】 前記選択したメモリセルの消去は、該メ
   モリセルの制御ゲート電極に第５の電圧を印加し、該メ
   モリセルのソース電極に接地電位より高い第６の電圧を
   印加し、前記第５の電圧と第６の電圧により該メモリセ
   ルのチャンネル領域よりホットエレクトロン（熱励起さ
   れた電子）を該メモリセルの電荷注入層に注入させるこ
   とにより、該メモリセルを消去レベルにすることを特徴
   とする請求項１記載の不揮発性半導体メモリセルの書き
   換え方式。
3. 【請求項３】 前記選択したメモリセルの消去時におい
   て、前記選択したメモリセルと同一の制御ゲートと電気
   的に接続されている制御ゲートを有する、選択されてい
   ない少なくとも１つの第２のメモリセルのドレイン電極
   には接地電位より高い第７の電圧が印加されていること
   を特徴とする、請求項２記載の不揮発性半導体メモリセ
   ルの書き換え方式。
4. 【請求項４】 前記選択したメモリセルの消去時におい
   て、前記第６の電圧と前記第７の電圧は同一レベルの電
   圧であることを特徴とする請求項３記載の不揮発性半導
   体メモリセルの書き換え方式。
5. 【請求項５】 前記選択したメモリセルの消去時におい
   て、前記第２のメモリセルのソース電極に与える前記第
   ６の電圧及びドレイン電極に与える前記第７の電圧を同
   時に又はどちらか一方を先に印加し、しかる後に前記制
   御ゲートに前記第５の電圧を印加することを特徴とする
   請求項３記載の不揮発性半導体メモリセルの書き換え方
   式。
6. 【請求項６】 前記選択したメモリセルの消去時におい
   て、前記第２のメモリセルのソース電極への前記第６の
   電圧印加と、ドレイン電極への前記第７の電圧印加が同
   時に行われることを特徴とする請求項３記載の不揮発性
   半導体メモリセルの書き換え方式。