KR960003997B1 - 다이나믹 램(dram) - Google Patents

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Abstract

내용 없음.

Description

다이나믹 램(DRAM)
제 1 도는 종래 디램의 블럭도.
제 2 도는 종래 디램의 워드라인 시뮬레이터 블럭도.
제 3 도는 본 발명에 따른 디램의 블럭도.
제 4 도는 본 발명에 따른 디램의 상세 회로도.
제 5 도는 본 발명에 따른 디램의 제어신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 워드라인 시뮬레이터 2 : 로우디코더
3 : 워드라인 드라이브 4 : 메모리 어레이
5 : 비트라인 센스앰프 드라이브 6 : 비트라인 센스앰프
11 : 더미 로우디코더 12 : 더미 워드라인 드라이브
13 : 더미 워드라인 14 : 더미 워드라인 디텍터
15 : 더미 셀 16 : 더미 셀 프리차지회로
17 : 타이밍 발생기 18 : 더미 비트라인 디텍터
19 : 래치회로 20 : 더미 비트라인 센스앰프
30 : 딜레이 체인 WL1∼WLn : 워드라인
DWL : 더미 워드라인 BL,/BL : 비트라인
DBL,/DBL : 더미 비트라인
본 발명은 다이나믹 램(DRAM)에 관한 것으로, 특히 셀프타임 비트라인 센스앰프 제어방식(Self-Timed Bit Line Sense Amplifier Control Scheme)으로 워드라인과 비트라인의 특성변화에 따라 적절히 비트라인 센스앰프의 동작을 제어토록 하는 다이나믹 램(DRAM)에 관한 것이다.
종래 다이나믹 램(DRAM)은 제 1 도에 도시된 바와 같이 로우 어드레스신호 입력단(IN)에는 로우디코더(2)가 워드라인 드라이브(3) 및 워드라인(WL)을 통해 다수의 셀 블럭인 메모리 어레이(4)에 연결되어 있고, 상기 메모리 어레이(4)에 있는 셀과 연결되는 비트라인(BL,BL)에는 비트라인 센스앰프(6)가 접속되며, 상기 로우 어드레스입력단(IN)에 로우디코더(2)와 병렬로 접속되어 있는 워드라인 시뮬레이터(1)의 출력단은 비트라인 센스앰프 드라이브(5)를 통해 비트라인 센스앰프(6)를 인에이블시키도록 연결된다.
또한 상기 워드라인 시뮬레이터(1)는 제 2 도와 같이, 실제의 로우디코더(2)를 모델링하기 위하여 실제의 로우디코더(2)를 일정 비율로 축소한 더미 로우디코더(11)와, 실제의 워드라인 드라이브(3)를 모델링하기 위하여 실제 워드라인 드라이브(3)를 상기 더미 로우디코더(11)와 동일한 비율로 축소한 더미 워드라인 드라이브(12)와, 더미 워드라인(DWL)의 전압레벨을 감지하는 더미 워드라인 디텍터(14)와, 상기 비트라인 센스앰프(6)의 구동 타이밍 마진을 설정하기 위한 딜레이 체인(30)등으로 구성된다.
상기와 같이 이루어지는 종래 다이나믹 램은 외부에서 인가된 로우어드레스(row address)에 의해 메모리 어레이(4)의 일정 블록이 선택되면 해당하는 실제 로우디코더(2) 및 워드라인 드라이브(3)가 동작하고, 이에 해당하는 실제 워드라인(WL)이 선택되며, 이와 동시에 이들 실제 로우디코더(2), 워드라인 드라이브(3) 및 워드라인(WL)의 특성을 모델링하는 워드라인 시뮬레이터(1)내의 더미 로우디코더(11), 더미 워드라인 드라이브(12)가 더미 워드라인(DWL)을 구동하게 된다.
이들 더미 로우디코더(11), 더미 워드라인 드라이브(12) 및 더미 워드라인(DWL)등은 모두 동일한 비율로 축소되어 실제의 로우디코더(12), 워드라인 드라이브(3), 워드라인(WL)과 같이 더미 로우디코더(11), 더미 워드라인 드라이브(12), 더미 워드라인(DWL)이 구동되면 더미 워드라인(DWL)의 전압레벨을 더미 워드라인 디텍터(14)가 감지하여 일정 레벨에 도달하면 로우 어드레스에 의해 선택된 메모리 어레이(4)의 해당블럭의 비트라인 센스앰프(6)들을 구동시킨다. 여기서 비트라인 센스앰프(6)의 안정적 동작을 보장하기 위한 타이밍 마진으로 몇개의 논리회로로 구성된 딜레이 체인(30)이 더미 워드라인 디텍터(14)의 출력과 비트라인 센스앰프 드라이브(5) 사이에 첨가된다.
상기와 같은 종래의 디램에서는 워드라인(WL)이 축소된 더미 어드라인(DWL), 로우디코더(2)가 축소된 더미 로우디코더(11), 워드라인 드라이브가 축소된 더미 워드라인 드라이브(12)를 사용하여 실제 워드라인의 딜레이를 모델링하여 비트라인 센스앰프(6)를 구동함으로서 더미 워드라인(13), 더미 로우디코더(11), 그리로 더미 워드라인 드라이브(12)등의 동작이 실제의 워드라인(WL), 로우디코더(2), 그리고 워드라인 드라이브(3)의 동작과 동일하지 않은 경우 비트라인 센스앰프(6)의 구동 타이밍이 실제 워드라인(WL)과 일치하지 않을 가능성이 있다.
또한 이를 어느정도 보상하는 수단으로 더미 워드라인 디텍터(14)와 비트라인 센스앰프 드라이브(5) 사이에 논리회로로 이루어진 딜레이 체인(30)을 사용하고 있으나, 이 또한 논리회로의 사용전원의 변화에 따른 딜레이 특성의 변화에 의해 비트라인 센스앰프(6)의 구동 타이밍이 영향을 받을 수 있다.
그러나 근본적인 종래 기술의 단점은 전술한 두가지 이외에 비트라인 센스앰프(6)의 특성이 워드라인(WL) 및 비트라인(BL,/BL) 모두에 의존한다는 점을 반영하지 못하고 있다는 것이다.
즉 종래의 기술은 워드라인(WL) 및 비트라인(BL,/BL)의 특성에 모두 영향받는 비트라인 센스앰프(6)를 구동함에 있어서 단지 워드라인(WL)의 특성만을 이용함으로써 비트라인(BL,/BL)의 특성변화시에 이를 반영하지 못하게 되어 비트라인(BL,/BL)에 충분한 전압차가 발생하기 이전에 비트라인 센스앰프(6)를 구동하여 상기 비트라인 센스앰프(6)가 비트라인(BL,/BL)에 존재하는 불균형에 의한 잡음요소를 증폭하여 잘못된 데이타를 출력시키거나, 지나친 비트라인 센스앰프(6)의 구동 타이밍 마진의 설정으로 비트라인 센스앰프(6)의 구동 타이밍이 늦어져 다이나믹 램의 억세스 타임(access time)을 지연시킬 수 있게 되어, 디램의 신뢰성 저하의 요인이 되는 것이다.
본 발명은 상기와 같은 문제점을 해소하기 위해 실제의 메모리 어레이에 더미 로우디코더, 더미 워드라인 드라이브 및 더미 워드라인을 사용하여 이들 회로특성의 모델링의 정확성을 높이며, 실제의 다이나믹 램 셀과 동일한 더미 셀, 실제의 비트라인과 동일한 더미 비트라인, 상기 더미 비트라인의 전압차가 일정 레벨이상이 되어야만 비로소 출력을 내도록 설계된 더미 비트라인 디텍터, 상기 더미 비트라인 디텍터에 의하여 구동되는 비트라인 센스앰프 드라이브등을 사용하여 비트라인의 특성을 정확하게 모델링하여, 워드라인 뿐만 아니라 비트라인의 특성까지 비트라인 센스앰프의 구동에 반영함으로서 더미 비트라인 디텍터의 동작상의 신뢰성이 높아지며, 또한 비트라인 센스앰프를 구동시킴에 있어서 비트라인의 특성을 반영함에 따라 사용전원의 변화에 따른 비트라인 센스앰프 구동 타이밍의 변화가 현저히 감소되어 신뢰성이 향상된 다이나믹 램을 제공하는데 그 목적이 있다.
본 발명은 로우디코더(2)가 워드라인 드라이브(3), 워드라인(WL)을 통해 메모리 어레이(4)에 연결되고, 비트라인(BL,/BL)에 실린 정보를 비트라인 센스앰프 드라이브(5)에 의해 감지 증폭하는 비트라인 센스앰프(6)를 가지는 다이나믹 램에 있어서, 상기 메모리 어레이(4), 비트라인 센스앰프 드라이브(5), 로우디코더(2), 그리고 워드라인 드라이브(3)에 연결되어 워드라인과 비트라인의 특성, 공정변수 및 외부조건의 변화에 따라 비트라인 센스앰프의 구동 타이밍을 자동적으로 조절하는 센스앰프 자동제어수단(100)을 구비한 것이다.
이하 첨부한 도면에 의해 상세히 설명하면 다음과 같다.
제 3 도는 본 발명에 따른 디램의 블럭도로서, 실제의 워드라인(WL)과 동일하게 만든 더미 워드라인(DWL)과, 실제의 로우디코더(2)와 동일하게 만든 더미 로우디코더(11)와, 상기 더미 로우디코더(11)의 출력단에 연결되어 더미 워드라인(DWL)을 동작시키도록 실제의 워드라인 드라이브(3)와 동일하게 만든 더미 워드라인 드라이브(12)와, 상기 더미 워드라인(DWL)에 연결되어 실제의 셀과 동일하게 만든 더미 셀(15)과, 상기 더미 셀(15)에 연결되어 실제의 비트라인(BL,/BL)과 동일하게 만들어진 한 쌍의 더미 비트라인(DBL,/DBL)과, 상기 더미 셀(15)에 연결되어 상기 더미 셀(15)이 항상 1(또는 하이(HIGH))을 저장하도록 해주는 더미 셀 프리차지회로(16)와, 상기 더미 워드라인(DWL)의 신호를 검출하는 더미 워드라인 디텍터(14)와, 상기 더미 비트라인(DBL,/DBL)에 전송된 정보를 감지 및 증폭하는 더미 비트라인 센스앰프(20)와, 상기 더미 비트라인(DBL,/DBL)에 연결되어 상기 더미 비트라인(DBL,/DBL)에 옮겨진 소정레벨의 정보전압을 감지하는 더미 비트라인 디텍터(18)와, 상기 더미 비트라인 디텍터(18)의 출력신호를 래치하는 래치회로(19)와, 상기 래치회로(19)의 출력단에 연결되어 비트라인 센스앰프(6) 및 더미 비트라인 센스앰프(20)를 구동하는 비트라인 센스앰프 드라이브(5)와, 상기 더미 워드라인 디텍터(14)의 출력단에 연결되어 더미 비트라인 디텍터(18) 및 래치회로(19)를 제어하는 타이밍 발생기(17)를 포함하여 이루어진다.
본 발명에 따른 다이나믹 램의 전체적인 연결구성은 다음과 같다.
실제의 워드라인(WL)과 동일한 구조의 더미 워드라인(DWL), 실제의 로우디코더(2)와 동일한 더미 로우디코더(11) 그리고 실제의 워드라인 드라이브(3)와 동일한 더미 워드라인 드라이브(12)등이 메모리 어레이(4)의 일정 블럭마다 해당 블럭의 비트라인 센스앰프(6)로부터 가장 먼쪽에 실제의 로우디코더(2), 워드라인 드라이브(3) 및 워드라인(WL)과 동일한 방식으로 하나씩 배치된다.
또한 더미 워드라인(DWL)의 전압레벨을 감지하는 하나의 더미 워드라인 디텍터(14)가 각 블럭마다 더미 워드라인(DWL)을 기준으로 할때 더미 워드라인 드라이브(12)의 반대편에 위치하며, 실제의 비트라인(BL,/BL)과 동일한 한 쌍의 더미 비트라인(DBL,/DBL)이 더미 워드라인(DWL)상에서 더미 워드라인 드라이브(12)의 반대쪽의 각 블럭마다 배치되도록 한다.
한편, 더미 로우디코더(11)와 더미 워드라인 드라이브(12)의 위치는 메모리 어레이(4)를 기준으로 볼때 실제의 로우디코더(2) 및 실제의 워드라인 드라이브(3)와 반대쪽에 위치하고, 더미 워드라인 디텍터(14)는, 상기 더미 워드라인(DWL,/DWL)을 기준으로 볼때 상기 더미 워드라인 드라이브(12)의 반대쪽에 위치하고, 더미 비트라인(DWL,/DWL)이 실제의 로우디코더(2)와 실제의 워드라인 드라이브(12)에 가장 가깝게 배치되도록 할 수 있다.
그리고 상기 한 쌍의 더미 비트라인(DBL,/DBL)과 상기 더미 워드라인(DBL)에 실제의 메모리 셀과 동일한 더미 셀(15)이 연결되어 있고, 메모리 액세스 사이클의 시작시에 더미 셀(15)의 상태를 '1'(또는 '하이(high)')로 보장하기 위하여 메모리 어레이(4)가 억세스되지 않는 동안에 더미 셀(15)을 '1'로 프리차지하는 더미 셀 프리차지회로(16)가 더미 셀(15)에 연결되어 있으며, 상기 더미 워드라인(DWL)에 의해 선택된 더미 셀(15)에 의하여 더미 비트라인(DBL,/DBL)에 적당한 전압차이가 발생할때 이를 감지 증폭하고 차동증폭단으로 구성된 더미 비트라인 디텍터(18)가 더미 워드라인(DWL)으로부터 가장 먼 더미 비트라인(DBL,/DBL)의 끝단의 각 블럭마다 위치되도록 한다.
또한 상기 더미 비트라인 디텍터(18)의 출력단에는 더미 비트라인 디텍터(18)의 출력을 래치(latch)시킬 수 있는 래치회로(19)가 연결되어 있으며, 더미 셀(15)이 원래 저장하고 있던 데이타를 복구시키는 실제 비트라인 센스앰프(6)와 동일한 한개의 더미 비트라인 센스앰프(20)는 실제의 비트라인 센스앰프(6)가 실제의 비트라인(BL,/BL)에 연결되는 방식과 동일하게 각 블럭마다 있는 더미 비트라인(DBL,/DBL)에 연결되며, 상기 더미 비트라인 디텍터(18) 출력단의 래치상태에 의하여 메모리 어레이(4)의 해당 블럭 비트라인 센스앰프(6)들을 구동하기 위하여 센스클럭을 발생시키는 비트라인 센스앰프 드라이브(5)가 각 블럭당 배치된다.
또한 상기 더미 비트라인 디텍터(18)는, 더미 비트라인(DBL,/DBL) 쌍을 각각의 게이트 입력으로 하는 소오스단자가 공통으로 연결된 두개의 NMOS인 제 1 및 제 2 트랜지스터(M1)(M2)와, 상기 제 1 및 제 2 트랜지스터(M1)(M2)의 공통 소오스 단자와 접지사이에 연결되며, 타이밍 발생기(17)의 출력에 게이트단자가 연결된 NMOS의 제 3 트랜지스터(M3)와, 게이트 및 드레인단자가 공통으로 연결되고, 상기 제 1 트랜지스터(M1)의 드레인단자에 연결되며 소오스단자는 전원(VDD)에 연결된 PMOS인 제 4 트랜지스터(M4)와, 상기 제 4 트랜지스터(M4)와 게이트단자를 공통하고, 제 2 트랜지스터(M2)의 드레인단자 및 더미 비트라인 디텍터(18)의 출력(OUT)에 연결되며, 소오스단자는 전원(VDD)에 연결된 PMOS인 제 5 트랜지스터(M5)와, 더미 비트라인 디텍터(18)의 출력과 전원사이에 연결되고, 타이밍 발생기(17) 출력단에 게이트단자가 연결된 PMOS의 제 6 트랜지스터(M6)로 이루어진다.
그리고 상기 제 1 내지 제 5 트랜지스터(M1∼M5)에 있어서, 상기 제 1 및 제 2 트랜지스터(M1)(M2)와 상기 제 4 및 제 5 트랜지스터(M4)(M5)는 서로 동일한 채널폭과 채널길이를 갖고, 상기 제 5 트랜지스터(M5)의 채널폭은 제 4 트랜지스터(M4)의 채널폭에 비하여 크게 형성되어 있다.
제 4 도는 본 발명에 따른 디램의 상세 회로도이며, 제 5 도는 본 발명에 따른 디램의 제어신호 파형도이다.
상기와 같이 이루어지는 본 발명에 따른 디램의 동작과정을 첨부된 도면 제 3 도 내지 제 5 도에 의해 상세히 설명하면 다음과 같다.
먼저 다이나믹 램의 외부에서 인가된 로우 어드레스(row address)에 의해 메모리 어레이(4)의 일정 블록이 선택되면 해당하는 메모리 어레이(4) 블럭의 모든 실제 비트라인(BL,/BL) 쌍들에 대한 이퀄라이즈가 해제되고, 해당 메모리 어레이(4)의 블럭에 연결된 더미 셀(15)을 '1'상태로 만들기 위하여 더미 셀(15)을 '1'상태로 프리차지하고 있던 더미 셀 프리차지회로(16)가 더미 셀(15)의 프리차지를 해제하며, 실제 로우디코더(2) 및 워드라인 드라이브(3)가 동작한 다음 제 5 도의 (A)와 같이 이에 해당하는 실제 워드라인(WL)이 선택된다.
이와 동시에 더미 로우디코더(11)와 더미 워드라인 드라이브(12)가 동작함으로서 (B)와 같이 더미 워드라인(DWL)을 선택하여 구동하게 되며, 이때 더미 로우디코더(11), 더미 어드라인 드라이브(12), 그리고 더미 워드라인(DWL)은 실제의 그것들과 똑같은 구조로 이루어져 있기 때문에 실제 워드라인(WL)에서 일어나는 딜레이등을 정확하게 모델링할 수 있다.
따라서 실제 워드라인(WL)과 더미 워드라인(DWL)이 같은 시점에서 동일하게 구동되므로 선택된 실제 워드라인(WL)에 연결된 다이나믹 램 셀들과 더미 워드라인(DWL)에 연결된 더미 셀(15)이 같은 시점에 이들이 각각 연결된 실제의 비트라인(BL,/BL) 쌍들과 한 쌍의 더미 비트라인(DBL,/DBL)에서 (H)(I)도와 같이 각각 전하분배(charge sharing)가 시작된다.
이때 실제의 비트라인(BL,/BL) 쌍에 연결된 다이나믹 램 셀에 저장되어 있는 데이타에 의한 전하분배가, 실제의 비트라인(BL,/BL)과 동일하며 실제의 다이나믹 램 셀과 동일한 더미 셀(15)을 갖는 더미 비트라인(DBL,/DBL)에 의하여 정확하게 모델링되므로 더미 비트라인(DBL,/DBL)에 형성된 전압차는 실제 비트라인(BL,/BL)에 형성된 전압차와 동일한 것으로생각할 수 있으며, 사실은 더미 비트라인(DBL,/DBL)이 더미 워드라인 드라이브(12)로부터 가장 먼 부분에 위치하며, 또한 더미 셀(15)이 더미 비트라인(DBL,/DBL)상에서 더미 비트라인 디텍터(18) 및 더미 비트라인 센스앰프(20)로부터 가장 먼 위치에 있기 때문에 더미 비트라인(DBL,/DBL)에 형성되는 전압차는 로우 어드레스에 의해 선택된 메모리 어레이(4) 블럭내에서 가장 열악한 곳을 모델링한다고 볼 수 있다.
한편 제 5 도의 (b)와 같은 더미 워드라인 디텍터(14)가 감지한 더미 워드라인(DWL)의 전압이 일정레벨에 도달하면 타이밍 발생기(17)에서 (c)와같이 래치회로(19)의 리세트(RST)단자에 "하이"신호를 인가하여 리셋상태를 해제하고, (d)와 같이 더미 비트라인 디텍터(18)를 구동시키는 인에이블신호(EN)를 인가하여 동작상태로 만듬과 동시에 (E)와 같이 더미 비트라인 디텍터(18) 출력의 리셋신호를 동시에 해제함으로서 더미 비트라인 디텍터(18)의 출력을 "로우"로 만든다.
이때 상기 더미 비트라인 디텍터(18)는 더미 비트라인(DBL,/DBL)상에 형성된 전압차가 실제의 비트라인 센스앰프(6)가 실제의 비트라인(BL,/BL)의 전압차를 감지증폭하는데 있어서 오동작의 확율이 없는 정도의 양이 되었을때 이를 실제의 비트라인 센스앰프(6)보다 빠른 속도로 감지증폭하여 비트라인 센스앰프 드라이브(5)를 구동한다.
이와같은 동작을 위해서 더미 비트라인 디텍터(18)는 비트라인 센스앰프(6)가 감지증폭가능한 유효 전압차(약 200mV) 또는 그 이상에서 출력을 내도록 설계된 차동증폭기를 사용한다. 만일 비트라인(BL,/BL)의 특성이 열화하여 비트라인(BL,/BL)들과 이들에 연결된 다이나믹 램 셀간의 전하분배가 불량하게 되면 더미 셀(15) 및 더미 비트라인(DBL,/DBL)은 이들 실제 비트라인(BL,/BL)의 특성을 정확하게 모델링하므로, 더미 비트라인 디텍터(18)는 비트라인 센스앰프(6)가 감지증폭가능한 전압차가 실제 비트라인(BL,/BL)들상에 형성될때까지 비트라인 센스앰프 드라이브(5)의 구동을 지연시키게 되므로 비트라인(BL,/BL)의 특성변화에 따른 정확하고 안정적인 비트라인 센스앰프(6)의 구동이 가능하게 된다.
더미 워드라인에 의해 선택된 더미셀과 더미 비트라인간의 전하분배에 의한 더미 비트라인의 전압차를 증폭하여 상기의 더미 비트라인의 전압차가 비트라인 센스앰프의 오동작 확률없이 구동할 수 있는 정도가 되는 시점을 결정하여 비트라인 센스앰프 구동부를 동작시킴으로써 워드라인 뿐만 아니라 비트라인의 특성을 정확히 비트라인 센스앰프의 구동에 반영하는것을 가능하게 하는 것이다.
따라서 더미 비트라인(DBL,/DBL) 쌍의 전압차는 실제의 비트라인 센스앰프(6)가 비트라인(BL,/BL)의 비대칭에 의한 잡음요소가 아닌 다이나믹 램 셀의 정보를 감지증폭하게 되는 유효 전압차(예로서 약 200mV) 이상이 되어야만 비로소 더미 비트라인 디텍터(18)의 출력을 발생시키도록 한 것이다.
한편 더미 비트라인 디텍터(18)의 출력이 비트라인에 충분한 전압차가 생겼음을 알리고 이것이 더미 비트라인 디텍터(18)의 출력단에 연결된 래치회로(19)에 래치되면 타이밍 발생기(17)는 더미 비트라인 디텍터(18)의 구동을 중지하고, 상기 더미 비트라인 디텍터(18)의 출력을 리셋시킨다.
이와같이 더미비트라인 디텍터(18)를 제어함으로써 차동증폭기로 구성되는 더미 비트라인 디텍터(18)의 바이어스 전류소모를 최소할 수 있으며, 더미 비트라인 디텍터(18)의 출력단에 연결된 래치회로(19)에 비트라인 센스앰프(6)를 구동할 수 있다는 출력이 래치되면, 상기 래치회로(19)의 출력신호에 의해 비트라인 센스앰프 드라이브(5)는 비트라인(BL,/BL)을 구동하기 위하여 제 5 도의 (f)(g)도와 같은 비트라인 구동신호(PR,PS)를 발생시킨다.
따라서 상기 비트라인 구동신호(PR,PS)에 의해 비트라인 센스앰프(6)가 구동되면 이들 실제 비트라인 센스앰프(6)들과 함께 더미 비트라인 센스앰프(20)도 실제의 비트라인 센스앰프(6)들과 동일하게 동작하여 더미 셀(15)에 저장되어 있는 데이타를 더미 셀(15)에 복구하게 된다.
이후 워드라인(WL)의 전압이 '로우'상태가 되면 더미 외드라인 디텍터(14)는 이를 감지하여 더미 비트라인 디텍터(18)에 연결된 래치신호(19)를 리셋시키고, 리셋된 래치회로(19)의 출력에 의하여 비트라인 센스앰프 드라이브(5)의 센스앰프 구동신호(PR,PS) 역시 리셋됨으로서 더미 셀(15)의 상태는 더미 비트라인 센스앰프(20)에 의하여 '1'레벨로 복구되나 안전한 동작을 위하여 워드라인(WL)이 '로우'로 된 후 더미 셀 프리차지회로(16)에 의하여 다시 '1'상태로 프리차지된다.
이상에서 상술한 바와 같이 본 발명은 실제의 메모리 어레이(4), 실제의 로우디코더(2), 워드라인 드라이브(3)와 동일한 더미 로우디코더(11), 더미 워드라인 드라이브(12) 및 더미 워드라인(DWL)을 사용함으로써 이들 회로특성의 모델링이 매우 정확하며, 실제의 다이나믹 램 셀과 동일한 더미 셀(15), 실제의 비트라인과 동일한 더미 비트라인(DBL,/DBL), 상기 더미 비트라인(DBL,/DBL)의 전압차가 일정 레벨이상이 되어야만 비로소 출력을 내도록 설계된 더미 비트라인 디텍터(18), 상기 더미 비트라인 디텍터(DBL,/DBL)에 의하여 구동되는 비트라인 센스앰프 드라이브(5) 등을 사용하여 비트라인(BL,/BL)의 특성을 정확하게 모델링하여 반영함으로써 워드라인(WL) 뿐만 아니라 비트라인(BL,/BL)의 특성까지 비트라인 센스앰프(6)의 구동에 반영할 수 있게 되어 워드라인과 비트라인의 특성, 공정변수 및 외부조건의 변화에 따라 비트라인 센스앰프의 구동 타이밍을 자동적으로 조절할 수 있는 것이다.
이때 더미 셀(15)의 프리차지 레벨을 '1'(또는 '하이(high)')로 함으로써 워드라인(WL)에 의한 메모리 셀과 비트라인(BL,/BL)간의 전하분배가 열악할 경우를 모델링하고, 또한 더미 비트라인(BL,/BL)의 전압차이가 일정레벨 이상에서 비로소 출력을 내도록 설계된 더미 비트라인 디텍터(18)를 사용함으로서 더미 비트라인 디텍터(18)의 동작상의 신뢰성이 높아지며, 또한 비트라인(BL,/BL)의 특성으로 비트라인 센스앰프(6)를 구동함으로 사용전원의 변화에 따른 비트라인 센스앰프(6) 구동 타이밍의 변화가 현저히 감소되어 다이나믹 램의 신뢰성 향상에 기여할 수 있는 것이다.

Claims (5)

  1. 로우디코더(2), 워드라인 드라이브(3), 워드라인(WL)을 통해 메모리 어레이(4)에 연결되고, 비트라인 센스앰프 드라이브(5)에 의해 비트라인(BL,/BL)에 실린 정보를 감지증폭하는 비트라인 센스앰프(6)를 갖는 다이나믹 램에 있어서, 실제의 워드라인(WL)과 동일하게 만든 더미 워드라인(DWL)과, 실제의 로우디코더(2)와 동일하게 만든 더미 로우디코더(11)와, 상기 더미 워드라인(DWL)을 동작시키도록 상기 더미 로우디코더(11)의 출력단에 연결되어 실제의 상기 워드라인 드라이브(3)와 동일하게 만든 더미 워드라인 드라이브(12)와, 상기 더미 워드라인(DWL)에 연결되어 상기 메모리 어레이(4)내의 실제의 셀과 동일하게 만든 더미 셀(15)과, 상기 더미 셀(15)에 연결되어 실제의 비트라인(BL,/BL)과 동일하게 만들어진 한 쌍의 더미 비트라인(DBL,/DBL)과, 상기 더미 셀(15)에 연결되어 상기 더미 셀(15)에 정보를 재저장하기 위한 더미 셀 프리차지회로(16)와, 상기 더미 워드라인(DWL)에 연결되어 상기 더미 워드라인(DWL)의 신호를 검출하는 더미 워드라인 디텍터(14)와, 상기 더미 비트라인(DBL,/DBL)에 전송된 정보를 감지 및 증폭하는 더미 비트라인 센스앰프(20)와, 상기 더미 비트라인(DBL,/DBL)에 연결되어 상기 더미 비트라인(DBL,/DBL)에 실린 소정레벨의 정보전압을 감지하는 더미 비트라인 디텍터(18)와, 상기 더미 비트라인 디텍터(18)의 출력신호를 래치하는 래치회로(19)와, 상기 래치회로(19)의 출력단에 연결되어 비트라인 센스앰프(6) 및 더미 비트라인 센스앰프(20)를 구동하는 비트라인 센스앰프 드라이브(5)와, 상기 더미 워드라인 디텍터(14)의 출력단에 연결되어 상기 더미 비트라인 디텍터(18) 및 상기 래치회로(19)를 제어하는 타이밍 발생기(17)를 포함하여 이루어져서, 상기 워드라인과 상기 비트라인의 특성, 공정변수 및 외부조건의 변화에 따라 상기 비트라인 센스앰프의 구동 타이밍을 자동적으로 조절하는 센스앰프 자동제어수단(100)을 구비한 것을 특징으로 하는 다이나믹 램.
  2. 제 1 항에 있어서, 상기 더미 로우디코더(11)와 상기 더미 워드라인 드라이브(12)의 위치는 메모리 어레이(4)를 기준으로 볼때 실제의 로우디코더(2) 및 실제의 워드라인 드라이브(3)와 같은쪽에 위치하고, 상기 더미 워드라인 디텍터(14)는 상기 더미 워드라인(DWL)을 기준으로 볼때 상기 더미 워드라인 드라이브(12)의 반대쪽에 위치하고, 상기 더미 로우디코더(11), 더미 워드라인 드라이브(12), 더미 워드라인(DWL) 및 더미 워드라인 디텍터(14)는 메모리 어레이(4)내의 비트라인 센스앰프(6)들로부터 가장 먼쪽에 위치하고, 상기 더미 비트라인(DBL,/DBL)의 더미 워드라인 드라이브(12)로부터 가장 먼쪽에 배치토록 한 것을 특징으로 하는 다이나믹 램.
  3. 제 1 항에 있어서, 상기 더미 비트라인 디텍터(18)는, 더미 비트라인(DBL,/DBL) 쌍을 각각의 게이트 입력으로 하고, 소오스단자가 공통으로 연결된 두개의 NMOS인 제 1 및 제 2 트랜지스터(M1)(M2)와, 상기 제 1 및 제 2 트랜지스터(M1)(M2)의 공통 소오스단자와 접지사이에 연결되며, 타이밍 발생기(17)의 출력에 게이트단자가 연결된 NMOS인 제 3 트랜지스터(M3)와, 게이트 및 드레인단자가 공통으로 상기 제 1 트랜지스터(M1)의 드레인단자에 연결되며, 소오스단자는 전원(VDD)에 연결된 PMOS인 제 4 트랜지스터(M4)와, 상기 제 4 트랜지스터(M4)와 게이트단자를 공통하고, 제 2 트랜지터(M2)의 드레인단자 및 더미 비트라인 디텍터(18)의 출력(OUT)에 드레인단자에 연결되며, 소오스단자는 전원(VDD)에 연결된 PMOS인 제 5 트랜지스터(M5)와, 더미 비트라인 디텍터(18)의 출력과 전원사이에 연결되고, 타이밍 발생기(17) 출력단에 게이트단자가 연결된 PMOS의 제 6 트랜지스터(M6)로 구성된 것을 특징으로 하는 다이나믹 램.
  4. 제 1 항에 있어서, 상기 더미 로우디코더(11)와 상기 더미 워드라인 드라이브(12)의 위치는 메모리 어레이(4)를 기준으로 볼때 실제의 로우디코더(2) 및 실제의 워드라인 드라이브(3)와 반대쪽에 위치하고, 상기 더미 워드라인 디텍터(14)는, 상기 더미 워드라인(DWL,/DWL)을 기준으로 볼때 상기 더미 워드라인 드라이브(12)의 반대쪽에 위치하고, 상기 더미 비트라인(DWL,/DWL)이 실제의 로우디코더(2)와 실제의 워드라인 드라이브(12)에 가장 가깝게 배치되도록 한 것을 특징으로 하는 다이나믹 램.
  5. 제 4 항에 있어서, 상기 제 1 및 제 2 트랜지스터(M1)(M2)와 상기 제 4 및 제 5 트랜지스터(M4)(M5)는 서로 동일한 채널폭과 채널길이를 갖고, 상기 제 5 트랜지스터(M5)의 채널폭은 제 4 트랜지스터(M4)의 채널폭에 비하여 크게 형성한 것을 특징으로 하는 다이나믹 램.
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