JP2002260386A

JP2002260386A - 半導体記憶回路

Info

Publication number: JP2002260386A
Application number: JP2001394733A
Authority: JP
Inventors: Atsushi Kawasumi; 澄篤川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-26
Filing date: 2001-12-26
Publication date: 2002-09-13
Anticipated expiration: 2021-12-26
Also published as: JP4574915B2

Abstract

(57)【要約】【課題】センスアンプを精度よく活性化させることが
できるようにする。【解決手段】半導体記憶回路は、ビット線Ｌ３および
セクションワード線Ｌ２に接続される複数のメモリセル
１と、各ビット線Ｌ３の一端にそれぞれ接続される複数
のセンスアンプ２と、セクションワード線Ｌ２の選択を
行うワード線選択回路３と、ビット線Ｌ３に略平行に配
置されるダミービット線Ｌ４と、ダミービット線Ｌ４間
に接続される複数のダミーセル４と、ダミービット線Ｌ
４の一端に接続されるダミービット線センスアンプ５と
を備えている。メインローアドレス信号をローレベルに
するときは複数のダミーセル４のうち少なくとも２個の
ダミーセル４を同時に選択するようにしたため、ダミー
ビット線センスアンプ５に流れる入力電流を従来よりも
増やすことができ、ダミービット線センスアンプ５が高
速動作して、センスアンプ２の活性化タイミングが速ま
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダミーセルに接続
されたダミービット線センスアンプを用いて、メモリセ
ルに接続されたセンスアンプの活性化のタイミングを設
定する半導体記憶回路に関する。

【０００２】

【従来の技術】図６はダミービット線センスアンプ５を
有する従来の半導体記憶回路の概略構成を示すブロック
図である。図６の半導体記憶回路は、ビット線Ｌ３に平
行に配置される一対のダミービット線Ｌ４と、一対のダ
ミービット線Ｌ４の間に接続される複数のダミーセル４
と、ダミービット線Ｌ４の一端に接続されるダミービッ
ト線センスアンプ５とを備えている。

【０００３】通常のメモリセル１は、メインワード線Ｌ
１をハイレベルに設定した状態で、いずれかのセクショ
ンワード線Ｌ２をハイレベルにして、ワード線変調アド
レスＬ６を１つハイレベルに設定することにより、行単
位で選択される。ダミーセル４は、各セクションワード
線Ｌ２ごとに一つずつ設けられることが多い。

【０００４】複数のダミーセル４のうち、一つのダミー
セル４だけがダミーセル選択信号により選択可能であ
り、それ以外のダミーセル４は常に非選択状態である。
ダミーセル選択信号がローレベルになると、このダミー
セル４に記憶されていたデータがダミービット線Ｌ４に
供給される。

【０００５】ダミービット線センスアンプ５は、ダミー
ビット線Ｌ４の電圧を増幅して出力し、この出力により
センスアンプ２の活性化タイミングが設定される。

【０００６】ダミービット線Ｌ４の容量と通常のビット
線Ｌ３の容量を揃えたい場合には、アクセス不能のセル
を容量素子としてダミービット線Ｌ４に接続すればよ
い。

【０００７】また、ダミービット線Ｌ４の太さをビット
線Ｌ３の太さと一致させることにより、両ビット線の抵
抗値を同じにすることができる。さらに、ダミーセル４
を構成するトランスファートランジスタとドライバート
ランジスタの素子サイズを、メモリセル１を構成する各
トランジスタの素子サイズに揃えることにより、両セル
を流れるセル電流を同じにすることができる。

【０００８】図６のようなダミービット線センスアンプ
５等を設けると、セル電流、ビット線抵抗およびビット
線容量などのプロセス変動が生じても、その変動に応じ
てダミービット線センスアンプ５によるセンスアンプの
活性化タイミングも変動するため、誤動作が生じにく
い。また、ダミーセル４をビット線上のセンスアンプか
ら一番遠いところに配置することにより、読み出しのタ
イミングマージンを保障することができる。

【０００９】

【発明が解決しようとする課題】しかしながら、セル電
流や容量等の特性のランダムなばらつきがあると、ダミ
ーセル４のセンス時間もランダムにばらつき、場合によ
っては、ダミービット線センスアンプ５によるセンスア
ンプの活性化タイミングが速くなることがある。この場
合、メモリセル１から読み出したデータを正常にセンス
できなくなってしまう。このような問題を回避するため
に、ダミーセル４のセンス開始タイミングに十分なマー
ジンをもたせるようにすると、メモリセル１のセンス時
間が遅くなりすぎてしまう。

【００１０】また、従来は、ダミーセル４の制御とメモ
リセル１の制御を別々に行っていたため、ダミーセル４
のセル電流やダミーセル選択信号のタイミングがプロセ
ス変動により大きく変動すると、メモリセル１から読み
出したデータをセンスアンプ２で正しくセンスできなく
なったり、センスタイミングが遅くなりすぎてしまう。

【００１１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、センスアンプを精度よく活性
化させることができる半導体記憶回路を提供することに
ある。

【００１２】

【課題を解決するための手段】上述した課題を解決する
ために、本発明に係る半導体記憶回路は、複数のビット
線と、前記複数のビット線のそれぞれに複数個ずつ接続
されるメモリセルと、前記複数のビット線のそれぞれに
対応して設けられ、対応するビット線の電圧を増幅する
センスアンプと、ダミービット線と、前記ダミービット
線に接続される複数のダミーセルと、前記ダミービット
線の電圧を増幅した信号を出力し、この出力により前記
センスアンプの活性化のタイミングを設定するダミーセ
ンスアンプと、前記センスアンプを活性化させる際、少
なくとも２つの前記ダミーセルを同時に選択するダミー
セル選択回路と、を備える。

【００１３】

【発明の実施の形態】以下、本発明に係る半導体記憶回
路について、図面を参照しながら具体的に説明する。

【００１４】（第１の実施形態）図１は本発明に係る半
導体記憶回路の第１の実施形態の内部構成を示すブロッ
ク図である。図１の半導体記憶回路は、行方向に配置さ
れるメインワード線Ｌ１および複数のセクションワード
線Ｌ２と、列方向に配置される複数対のビット線Ｌ３
と、ビット線Ｌ３およびセクションワード線Ｌ２に接続
される複数のメモリセル１と、各ビット線Ｌ３の一端に
それぞれ接続される複数のセンスアンプ２と、セクショ
ンワード線Ｌ２の選択を行うワード線選択回路３と、ビ
ット線Ｌ３に略平行に配置されるダミービット線Ｌ４
と、ダミービット線Ｌ４の間に接続される複数のダミー
セル４と、ダミービット線Ｌ４の一端に接続されるダミ
ービット線センスアンプ５とを備えている。

【００１５】ダミービット線Ｌ４は、メインワード線に
対して少なくとも一対、本実施形態では複数のビット線
Ｌ３からなるセクションごとに設けられる。ダミーセル
４を構成するトランジスタのチャネル幅およびチャネル
長は、メモリセル１を構成するトランジスタのチャネル
幅およびチャネル長に揃えるのが望ましい。

【００１６】図１の半導体記憶回路は、ダミーセル４の
接続形態が図６と異なる他は、図６と同様に構成されて
いる。図１のダミーセル４はすべてダミービット線Ｌ４
に接続されており、メインローアドレス信号がローレベ
ルのときに、すべてのダミーセル４が選択される。した
がって、すべてのダミーセル４に予め所定のデータを格
納しておくことにより、ダミービット線４に流れる電流
を増やすことができる。このように、メインローアドレ
ス信号が伝搬するメインワード線がダミーセル選択回路
に対応する。

【００１７】図１のダミーセル４は、例えばセクション
ワード線Ｌ２のそれぞれに対応して一つずつ設けられ
る。ただし、必ずしもダミーセル４の個数をセクション
ワード線Ｌ２の数に揃える必要はなく、同時に選択され
るダミーセル４の個数が２個以上であればよい。具体的
な目安としては、ダミーセル４の個数を２個以上で、メ
モリセル１の一列分の個数以下にするのが望ましい。

【００１８】また、同時に選択されるダミーセル４の個
数を任意に設定できるようにしてもよい。例えば、図２
に示すように、メインワード線Ｌ１とダミーセル４との
間にそれぞれヒューズ１１を設け、ヒューズ１１を切断
する個数を調整することにより、同時に選択されるダミ
ーセル４の個数を設定してもよい。これにより、プロセ
スの変動等によりセンスアンプ２やダミービット線セン
スアンプ５の特性が変化しても、その特性変化をヒュー
ズの個数を調整することで相殺することができる。

【００１９】図１のダミーセル４は、例えば図３Ａ、図
３Ｂまたは図３Ｃのような回路で構成することができ
る。図３Ａのダミーセル４は、インバータを構成するト
ランジスタ（Ｑ１，Ｑ２）、（Ｑ３，Ｑ４）と、メイン
ローアドレス信号でオン・オフするトランジスタＱ５，
Ｑ６とで構成される。メインローアドレス信号がローレ
ベルになると、トランジスタＱ５，Ｑ６がオンし、ビッ
ト線ＢＬはハイレベルに、ビット線／ＢＬはローレベル
になる。

【００２０】また、図３Ｂのダミーセル４は、インバー
タを構成するトランジスタＱ１，Ｑ２の両ゲート端子
を、インバータを構成するトランジスタＱ３，Ｑ４の両
ドレイン端子に接続し、かつトランジスタＱ３，Ｑ４の
両ゲート端子をトランジスタＱ１，Ｑ２の両ドレイン端
子に接続している。また、トランジスタＱ２のソース端
子とトランジスタＱ３のソース端子はオープンにしてい
る。図３Ｂの回路では、出力ＢＬ，／ＢＬの一方は、メ
インローアドレス信号がローレベルになると、必ずハイ
レベルに、他方はローレベルになる。

【００２１】また、図３Ｃのダミーセル４は、トランジ
スタＱ２のドレイン端子とトランジスタＱ３のドレイン
端子をオープンにしている。

【００２２】次に、図１の半導体記憶回路の動作を説明
する。メインローアドレス信号がローレベルになり、メ
インワード線がハイレベルになると、すべてのダミーセ
ル４が選択状態になり、各ダミーセル４に格納されてい
たデータに応じてダミービット線Ｌ４の電圧が変化す
る。

【００２３】ダミービット線センスアンプ５は、ダミー
ビット線Ｌ４の電圧を増幅して出力する。図１の半導体
記憶回路の場合、すべてのダミーセル４が同時にアクセ
スされるため、図６に示す従来のダミービット線センス
アンプ５よりも入力電流が大きくなる。したがって、ダ
ミービット線センスアンプ５はより高速に動作し、この
センスアンプ２の出力も迅速に変化する。

【００２４】ダミービット線センスアンプ５の出力は、
通常のメモリセル１の出力をセンスするセンスアンプ２
の制御端子に入力される。したがって、ダミービット線
センスアンプ５の動作速度が速くなるほど、センスアン
プ２の活性化タイミングも速くなる。

【００２５】このように、本実施形態では、ダミービッ
ト線Ｌ４に複数のダミーセル４を接続し、メインローア
ドレス信号をローレベルにするときは複数のダミーセル
４のうち少なくとも２個のダミーセル４を同時に選択す
るようにしたため、ダミービット線センスアンプ５に入
力される信号の大きさを従来よりも増やすことができ、
ダミービット線センスアンプ５を高速動作させることが
できる。したがって、センスアンプ２の活性化タイミン
グを速めることができ、通常のメモリセル１から読み出
したデータをセンスする際には、センスアンプ２はすで
に活性化しており、センスアンプ２の動作を安定化する
ことができる。

【００２６】また、複数のダミーセルを同時に選択する
ため、ダミービット線に流れ込む電流のばらつきも低減
でき、またダミーセルの選択にメインワード線を使用し
ているため、何らかの理由でメインワード線の選択時間
が変動しても、ダミーセルの選択時間もそれに応じて変
動するので、センスタイミングのマージンを向上でき
る。

【００２７】（第２の実施形態）第２の実施形態は、ダ
ミーセル４を選択するための専用の信号を設けたもので
ある。

【００２８】図４は本発明に係る半導体記憶回路の第２
の実施形態のブロック図である。図４では、図１と共通
する構成部分には同一符号を付しており、以下では相違
点を中心に説明する。

【００２９】図４の半導体記憶回路において、ダミービ
ット線Ｌ４には複数のダミーセル４が接続されており、
これらダミーセル４はいずれも、ダミーセル選択信号が
ローレベルのときに選択される。すなわち、ダミーセル
選択信号が伝搬する信号線Ｌ５がダミーセル選択回路に
対応する。

【００３０】予めすべてのダミーセル４に同一のデータ
（例えば、「１」）を書き込んでおけば、ダミーセル選
択信号がローレベルになったときに、すべてのダミーセ
ル４からの電流がダミービット線センスアンプ５に流れ
込む。したがって、このセンスアンプ２は高速に動作
し、それに応じて、センスアンプ２の活性化タイミング
も早まる。

【００３１】このように、第２の実施形態は、メインロ
ーアドレス信号とは別個に、ダミーセル選択信号により
ダミーセル４の選択を行うため、メモリセル１とダミー
セル４の選択タイミングを別個に制御でき、タイミング
的なマージンを第１の実施形態よりも広げることができ
る。

【００３２】（第３の実施形態）第３の実施形態は、同
時に選択されるダミーセルの数を、メインワード線で制
御されるセクションワード線の数の整数倍にするもので
ある。

【００３３】図５は本発明に係る半導体記憶回路の第３
の実施形態のブロック図である。図５では、図１と共通
する構成部分には同一符号を付しており、以下では相違
点を中心に説明する。

【００３４】図５の半導体記憶回路において、ダミーセ
ル選択回路は、隣接する２つのメインワード線のうち少
なくとも一方がハイレベルであれば、ハイレベルを出力
するオア回路６を有する。このオア回路６の出力がハイ
レベルになると、隣接する２つのメインワード線のそれ
ぞれごとに設けられるダミーセル群１０内のすべてのダ
ミーセルが選択される。すなわち、オア回６路の出力が
ハイレベルになると、隣接する２つのダミーセル群１０
内のすべてのダミーセルからの電流がダミービット線セ
ンスアンプ５に流れ込む。したがって、ダミービット線
センスアンプ５は高速に動作し、それに応じて、センス
アンプ２の活性化タイミングも早まる。

【００３５】なお、図５では、ダミーセル選択回路にて
隣接する２つのメインワード線の論理和を演算している
が、３つ以上のメインワード線の論理和を演算してもよ
い。この場合、ダミーセル群１０内の各ダミーセルがセ
クションワード線に対応して設けられているとすると、
同時に選択されるダミーセルの数はメインワード線に接
続されるセクションワード線の整数倍になる。

【００３６】上述した各実施形態では、複数のビット線
Ｌ３からなるセクション単位でダミービット線Ｌ４を設
ける例を説明したが、半導体記憶回路内に設けられるダ
ミービット線Ｌ４の数に特に制限はない。例えば、メイ
ンワード線Ｌ１ごとにダミービット線Ｌ４を設けてもよ
い。

【００３７】本発明に係る半導体記憶回路は、SRAM、DR
AM、およびフラッシュメモリ等の各種のメモリに適用で
きる。

【００３８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、

【図面の簡単な説明】

【図１】本発明に係る半導体記憶回路の第１の実施形態
の内部構成を示すブロック図。

【図２】同時に選択するダミーセルの数を任意に変更可
能にした半導体記憶回路のブロック図。

【図３】ダミーセルの内部構成を示す回路図。

【図４】本発明に係る半導体記憶回路の第２の実施形態
のブロック図。

【図５】本発明に係る半導体記憶回路の第３の実施形態
のブロック図。

【図６】ダミービット線センスアンプを有する従来の半
導体記憶回路の概略構成を示すブロック図。

【符号の説明】

１メモリセル２センスアンプ３ワード線選択回路４ダミーセル５ダミービット線センスアンプ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B015 JJ11 KA13 KA28 KA38 KB20 KB23 5B025 AD02 AD07 AE08 5M024 AA36 AA40 BB14 BB30 CC18 CC50 CC57 CC70 CC82 CC90 DD62 DD89 QQ01

Claims

【特許請求の範囲】

【請求項１】複数のビット線と、前記複数のビット線のそれぞれに複数個ずつ接続される
メモリセルと、前記複数のビット線のそれぞれに対応して設けられ、対
応するビット線の電圧を増幅するセンスアンプと、ダミービット線と、前記ダミービット線に接続される複数のダミーセルと、前記ダミービット線の電圧を増幅した信号を出力し、こ
の出力により前記センスアンプの活性化のタイミングを
設定するダミーセンスアンプと、前記センスアンプを活性化させる際、少なくとも２つの
前記ダミーセルを同時に選択するダミーセル選択回路
と、を備えることを特徴とする半導体記憶回路。
【請求項２】前記複数のメモリセルは、行方向及び列方
向に配置され、前記複数のメモリセルのうち２個以上のメモリセルから
なるメモリセル群を選択可能な状態にし、かつ２個以上
のダミーセルからなるダミーセル群を選択可能な状態に
する第１ワード線と、前記第１ワード線により選択可能な状態にされた前記メ
モリセル群に含まれるメモリセルを行単位で選択する複
数の第２ワード線と、前記複数の第２ワード線のそれぞれに対応して設けら
れ、前記第１ワード線の論理と列選択信号とに基づい
て、対応する第２ワード線の論理を設定するワード線選
択回路と、を備え、前記ダミーセル選択回路は、前記第１ワード線により選
択された前記ダミーセル群に含まれる前記ダミーセルの
少なくとも２つを同時に選択することを特徴とする請求
項１に記載の半導体記憶回路。
【請求項３】前記ダミーセル選択回路は、前記第１ワー
ド線に接続されたダミー選択信号線の論理に基づいて、
少なくとも２つの前記ダミーセルを同時に選択するか否
かを制御することを特徴とする請求項２に記載の半導体
記憶回路。
【請求項４】前記ダミーセル選択回路は、前記第１ワー
ド線とは別個に設けられるダミー選択信号線の論理に応
じて、少なくとも２つの前記ダミーセルを同時に選択す
るか否かを制御することを特徴とする請求項2に記載の
半導体記憶回路。
【請求項５】前記ダミーセル選択回路は、前記第１ワー
ド線に接続される前記第２ワード線の数と同数の前記ダ
ミーセルを同時に選択することを特徴とする請求項２に
記載の半導体記憶回路。
【請求項６】前記ダミーセルを構成するトランジスタの
チャネル幅およびチャネル長を、前記メモリセルを構成
するトランジスタのチャネル幅およびチャネル長と略等
しくすることを特徴とする請求項１に記載の半導体記憶
回路。
【請求項７】前記ダミーセル選択回路は、同時に選択さ
れる前記ダミーセルの個数を設定可能な個数設定手段を
備えることを特徴とする請求項１に記載の半導体記憶回
路。
【請求項８】前記ダミーセル選択回路は、前記第１ワー
ド線に接続される前記第２ワード線の数のｎ倍（ｎは１
以上の整数）の数の前記ダミーセルを同時に選択するこ
とを特徴とする請求項２に記載の半導体記憶回路。
【請求項９】前記ダミーセル選択回路は、複数の前記第
１ワード線のそれぞれで選択可能な状態にされる複数の
前記ダミーセル群のそれぞれから少なくとも２つの前記
ダミーセルを同時に選択することを特徴とする請求項２
に記載の半導体記憶回路。
【請求項１０】前記ダミーセル群は、前記第２ワード線
のそれぞれごとに、少なくとも一つの前記ダミーセルを
有することを特徴とする請求項２に記載の半導体記憶回
路。
【請求項１１】前記ダミーセル選択回路は、互いに隣接
配置された複数の前記第１ワード線のそれぞれで選択可
能な状態にされる複数の前記ダミーセル群に含まれるす
べてのダミーセルを同時に選択することを特徴とする請
求項１０に記載の半導体記憶回路。
【請求項１２】前記すべてのダミーセルには、同一のデ
ータが予め格納されることを特徴とする請求項１に記載
の半導体記憶回路。