JP2572791B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2572791B2 JP2572791B2 JP62297978A JP29797887A JP2572791B2 JP 2572791 B2 JP2572791 B2 JP 2572791B2 JP 62297978 A JP62297978 A JP 62297978A JP 29797887 A JP29797887 A JP 29797887A JP 2572791 B2 JP2572791 B2 JP 2572791B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- strobe signal
- address strobe
- row address
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置に関し、
特にその高速化に関するものである。
特にその高速化に関するものである。
コンピュータシステムのコストパフォーマンスを向上
させるために、低速で大容量、従って低コストのダイナ
ミックRAM（DRAM）で構成したメインメモリと中央演算
処理装置（CPU）の間に、高速のバッファとして小容量
の高速メモリを設けることがよく行われている。この高
速のバッファはキャッシュメモリと呼ばれ、CPUが必要
としそうなデータのブロックがメインメモリからコピー
されて記憶されている。CPUがアクセスしようとしたア
ドレスのデータがキャッシュメモリに存在する時は、キ
ャッシュヒットと呼ばれ、CPUは高速のキャッシュメモ
リにアクセスする。一方、キャッシュメモリに存在しな
い時は、ミスヒットと呼ばれ、CPUは低速のメインメモ
リにアクセスすると同時に該当データの属するブロック
をキャッシュメモリに転送する。このキャッシュメモリ
システムは、高価な高速メモリを必要とするのでコスト
を重視する小型のシステムでは使用できなかった。そこ
で従来は、汎用のDRAMが有しているページモード，スタ
チックコラムモードを利用し、簡易キャッシュシステム
を構成していた。
させるために、低速で大容量、従って低コストのダイナ
ミックRAM（DRAM）で構成したメインメモリと中央演算
処理装置（CPU）の間に、高速のバッファとして小容量
の高速メモリを設けることがよく行われている。この高
速のバッファはキャッシュメモリと呼ばれ、CPUが必要
としそうなデータのブロックがメインメモリからコピー
されて記憶されている。CPUがアクセスしようとしたア
ドレスのデータがキャッシュメモリに存在する時は、キ
ャッシュヒットと呼ばれ、CPUは高速のキャッシュメモ
リにアクセスする。一方、キャッシュメモリに存在しな
い時は、ミスヒットと呼ばれ、CPUは低速のメインメモ
リにアクセスすると同時に該当データの属するブロック
をキャッシュメモリに転送する。このキャッシュメモリ
システムは、高価な高速メモリを必要とするのでコスト
を重視する小型のシステムでは使用できなかった。そこ
で従来は、汎用のDRAMが有しているページモード，スタ
チックコラムモードを利用し、簡易キャッシュシステム
を構成していた。
第６図（ａ），（ｂ），（ｃ）にDRAMの通常の読み出
しサイクル，ページモードサイクル，スタチックコラム
モードサイクルの動作波形図を示す。通常サイクルで
は、▲▼（Row Address Strobe）の降下エッジで
行アドレス（Row Address;RA）を素子内に取り込み、▲
▼（Coulmn Address Strobe）の降下エッジで列
アドレス（Column Address;CA）を取り込み、行，列ア
ドレス（RA,CA）で選択されたメモリセルのデータを出
力するので、アクセスタイムとしては▲▼の降下
エッジからのtRAC（RASアクセスタイム）を要する。サ
イクルタイムは素子がアクティブな時間と、RASプリチ
ャージ時間tRPの和となり、標準的な値としては、tRAC
＝100nsのもでtC＝200ns程度となっている。一方、ペー
ジモードとスタチックコラムモードは同一行上のメモリ
セルを列アドレス（CA）を変化させてアクセスするもの
で、▲▼の降下エッジで列アドレス（CA）をラッ
チするか、スタチックRAM（SRAM）のように列アドレス
（CA）の変化のみでアクセスするかが異なっている。ア
クセスタイムtCAC,tAAとしてRASアクセスタイムtRACの
ほぼ1/2の値が得られ、tRAC＝100nsに対して50ns程度と
なる。サイクルタイムも高速になり、ページモードの場
合、CASプリチャージ時間tCPの値によるが、スタチック
コラムモードと同様の50ns程度の値が得られている。
しサイクル，ページモードサイクル，スタチックコラム
モードサイクルの動作波形図を示す。通常サイクルで
は、▲▼（Row Address Strobe）の降下エッジで
行アドレス（Row Address;RA）を素子内に取り込み、▲
▼（Coulmn Address Strobe）の降下エッジで列
アドレス（Column Address;CA）を取り込み、行，列ア
ドレス（RA,CA）で選択されたメモリセルのデータを出
力するので、アクセスタイムとしては▲▼の降下
エッジからのtRAC（RASアクセスタイム）を要する。サ
イクルタイムは素子がアクティブな時間と、RASプリチ
ャージ時間tRPの和となり、標準的な値としては、tRAC
＝100nsのもでtC＝200ns程度となっている。一方、ペー
ジモードとスタチックコラムモードは同一行上のメモリ
セルを列アドレス（CA）を変化させてアクセスするもの
で、▲▼の降下エッジで列アドレス（CA）をラッ
チするか、スタチックRAM（SRAM）のように列アドレス
（CA）の変化のみでアクセスするかが異なっている。ア
クセスタイムtCAC,tAAとしてRASアクセスタイムtRACの
ほぼ1/2の値が得られ、tRAC＝100nsに対して50ns程度と
なる。サイクルタイムも高速になり、ページモードの場
合、CASプリチャージ時間tCPの値によるが、スタチック
コラムモードと同様の50ns程度の値が得られている。
第５図は、ページモードあるいはスタチックコラムモ
ードが可能な従来のDRAM素子の基本構成を示すブロック
図であり、▲▼の降下エッジで取り込まれた行ア
ドレス（RA）で１本のワード線（図示せず）を選択し、
そのワード線につながる複数のメモリセル（図示せず）
の情報を複数のビット線（図示せず）を介してセンスア
ンプ６で検知・増幅する。この時点で１行分の情報がセ
ンスアンプ部６にラッチされており、列アドレス（CA）
で各列のセンスアンプを選択することでページモード動
作，スタチックコラムモード動作が可能になる。
ードが可能な従来のDRAM素子の基本構成を示すブロック
図であり、▲▼の降下エッジで取り込まれた行ア
ドレス（RA）で１本のワード線（図示せず）を選択し、
そのワード線につながる複数のメモリセル（図示せず）
の情報を複数のビット線（図示せず）を介してセンスア
ンプ６で検知・増幅する。この時点で１行分の情報がセ
ンスアンプ部６にラッチされており、列アドレス（CA）
で各列のセンスアンプを選択することでページモード動
作，スタチックコラムモード動作が可能になる。
ページモード（あるいはスタチックコラムモード）を
利用した簡易キャッシュシステムを持つ従来のメインメ
モリシステムの概要を第７図に示す。この図は、1Mビッ
ト×１構成のDRAM素子22を８個使って構成した1Mバイト
のメモリシステムを示す図である。従ってアドレス線の
本数は行と列アドレスをマルチプレクスする前は20本
（220＝1048576＝1M）であり、実際に素子に入力される
時は行と列がマルチプレクスされてA0〜A9の10本となっ
ている。次に、第８図に示す波形図をもとに第７図の簡
易キャッシュシステムの動作を説明する。まず、CPUが
必要とするデータのアドレスをアドレスジェネレータ17
が発生する。20個のアドレスAdd20のうち、行アドレス
（RA）に相当する10個のアドレスが、前のサイクルで選
択された行アドレスを保持しているラッチ（TAG）18か
らの保持行アドレスとコンパレータ19で比較される。こ
の時、一致すれば、前のサイクルと同一行がアクセスさ
れた（ヒットした）ことになり、コンパレータ19はCH
（Cache Hit）信号を発生する。CH信号の発生を受け
て、ステートマシン20は▲▼を低レベルに保った
まま▲▼をトグルするページモード制御を行い、
アドレスマルチプレクサ21が素子に10個の列アドレス
（CA）を供給する。このようにヒットした場合は、DRAM
素子22からは高速にtCACのアクセスタイムで出力データ
が得られることになる。逆に、コンパレータ19に入力さ
れた行アドレスがTAG18の内容と不一致の時、前のサイ
クルと異なる行がアクセスされた（ミスヒットした）こ
とになり、コンパレータ19はCH信号を発生しない。この
場合、ステートマシン20は通常サイクルの▲▼，
▲▼制御を行い、アドレスマルチプレクサ21は行
アドレス（RA），列アドレス（CA）の順にマルチプレク
スアドレスAdd10を素子に供給する。このようにミスヒ
ットした場合は、RASのプリチャージから始まる通常サ
イクルに入り、低速のtRACのアクセスタイムで出力デー
タが得られることになるので、ステートマシン20はウェ
イト信号を発生し、CPUに待機をかける。ミスヒットの
場合、TAG18には新しい行アドレスが保持される。
利用した簡易キャッシュシステムを持つ従来のメインメ
モリシステムの概要を第７図に示す。この図は、1Mビッ
ト×１構成のDRAM素子22を８個使って構成した1Mバイト
のメモリシステムを示す図である。従ってアドレス線の
本数は行と列アドレスをマルチプレクスする前は20本
（220＝1048576＝1M）であり、実際に素子に入力される
時は行と列がマルチプレクスされてA0〜A9の10本となっ
ている。次に、第８図に示す波形図をもとに第７図の簡
易キャッシュシステムの動作を説明する。まず、CPUが
必要とするデータのアドレスをアドレスジェネレータ17
が発生する。20個のアドレスAdd20のうち、行アドレス
（RA）に相当する10個のアドレスが、前のサイクルで選
択された行アドレスを保持しているラッチ（TAG）18か
らの保持行アドレスとコンパレータ19で比較される。こ
の時、一致すれば、前のサイクルと同一行がアクセスさ
れた（ヒットした）ことになり、コンパレータ19はCH
（Cache Hit）信号を発生する。CH信号の発生を受け
て、ステートマシン20は▲▼を低レベルに保った
まま▲▼をトグルするページモード制御を行い、
アドレスマルチプレクサ21が素子に10個の列アドレス
（CA）を供給する。このようにヒットした場合は、DRAM
素子22からは高速にtCACのアクセスタイムで出力データ
が得られることになる。逆に、コンパレータ19に入力さ
れた行アドレスがTAG18の内容と不一致の時、前のサイ
クルと異なる行がアクセスされた（ミスヒットした）こ
とになり、コンパレータ19はCH信号を発生しない。この
場合、ステートマシン20は通常サイクルの▲▼，
▲▼制御を行い、アドレスマルチプレクサ21は行
アドレス（RA），列アドレス（CA）の順にマルチプレク
スアドレスAdd10を素子に供給する。このようにミスヒ
ットした場合は、RASのプリチャージから始まる通常サ
イクルに入り、低速のtRACのアクセスタイムで出力デー
タが得られることになるので、ステートマシン20はウェ
イト信号を発生し、CPUに待機をかける。ミスヒットの
場合、TAG18には新しい行アドレスが保持される。
このように、ページモード或いはスタチックコラムモ
ードを前提にしたDRAMのアクセス方式の場合、ノーマル
モードに入る時に、アクセスタイム（サイクル開始から
データ出力までの時間）は、 tRAC＋tRP 以上にならざるを得ず、この場合に、本来の▲▼
アクセスタイム以上に長くなっていた。
ードを前提にしたDRAMのアクセス方式の場合、ノーマル
モードに入る時に、アクセスタイム（サイクル開始から
データ出力までの時間）は、 tRAC＋tRP 以上にならざるを得ず、この場合に、本来の▲▼
アクセスタイム以上に長くなっていた。
従来のダイナミック型半導体記憶装置は以上のように
構成されているので、ページモード，スタチックコラム
モードを前提としたコントロール方式の場合、ノーマル
モードサイクル時のアクセスタイムが不要に長くなって
しまうという問題点があった。
構成されているので、ページモード，スタチックコラム
モードを前提としたコントロール方式の場合、ノーマル
モードサイクル時のアクセスタイムが不要に長くなって
しまうという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、ページモード，スタチックコラムモードの
長所を生かしながら、ノーマルモードアクセス時のアク
セスタイムを不要に増加させることを防止できる、ダイ
ナミック型半導体記憶装置を得ることを目的とする。
れたもので、ページモード，スタチックコラムモードの
長所を生かしながら、ノーマルモードアクセス時のアク
セスタイムを不要に増加させることを防止できる、ダイ
ナミック型半導体記憶装置を得ることを目的とする。
この発明にかかる半導体記憶装置は、複数行および複
数列に配置され、それぞれが情報を記憶する複数のメモ
リセル、複数行に配置され、それぞれが対応した行に配
置された複数のメモリセルが接続される複数のワード
線、複数列に配置され、それぞれが対応した列に配置さ
れた複数のメモリセルが接続される複数のビット線対を
備え、一方レベルから他方レベルに変化し、所定時間経
過後に一方レベルになるロウアドレスストローブ信号を
受け、このロウアドレスストローブ信号の一方レベルか
ら他方レベルへの変化に基づいてロウアドレスを取り込
み、一方レベルから他方レベルへの変化が上記ロウアド
レスストローブ信号の上記所定時間経過後の一方レベル
の期間に存在するコラムアドレスストローブ信号を受
け、このコラムアドレスストローブ信号の一方レベルか
ら他方レベルへの変化に基づいてコラムアドレスを取り
込み、上記取り込まれたロウアドレスおよびコラムアド
レスに対応したワード線およびビット線対に接続された
メモリセルに記憶された情報が読み出されるようにした
ものである。
数列に配置され、それぞれが情報を記憶する複数のメモ
リセル、複数行に配置され、それぞれが対応した行に配
置された複数のメモリセルが接続される複数のワード
線、複数列に配置され、それぞれが対応した列に配置さ
れた複数のメモリセルが接続される複数のビット線対を
備え、一方レベルから他方レベルに変化し、所定時間経
過後に一方レベルになるロウアドレスストローブ信号を
受け、このロウアドレスストローブ信号の一方レベルか
ら他方レベルへの変化に基づいてロウアドレスを取り込
み、一方レベルから他方レベルへの変化が上記ロウアド
レスストローブ信号の上記所定時間経過後の一方レベル
の期間に存在するコラムアドレスストローブ信号を受
け、このコラムアドレスストローブ信号の一方レベルか
ら他方レベルへの変化に基づいてコラムアドレスを取り
込み、上記取り込まれたロウアドレスおよびコラムアド
レスに対応したワード線およびビット線対に接続された
メモリセルに記憶された情報が読み出されるようにした
ものである。
この発明においては、上記構成としたことにより、ロ
ウアドレスストローブ信号の信号レベルの如何によら
ず、コラムアドレスストローブ信号の信号レベルの変化
のみに従ってランダムアクセスすることとなり、ページ
モード，スタチックコラムモードを前提としたコントロ
ール方式において、ノーマルモードサイクル時のアクセ
スタイムを短縮することができる。
ウアドレスストローブ信号の信号レベルの如何によら
ず、コラムアドレスストローブ信号の信号レベルの変化
のみに従ってランダムアクセスすることとなり、ページ
モード，スタチックコラムモードを前提としたコントロ
ール方式において、ノーマルモードサイクル時のアクセ
スタイムを短縮することができる。
以下、この発明の一実施例を図について説明する。第
１図に、本発明の一実施例による半導体記憶装置の動作
タイミング図を示す。この場合は、前述の従来例（第８
図）とは異なり、ミスサイクル（ノーマルモードサイク
ル）以外では、▲▼＝“H"レベルになっている。
このようにすると、ミスサイクルの先頭にプリチャージ
時間tRPが入らず、この分だけアクセスタイムを低減さ
せることができる。即ち、ほぼRASアクセスタイム（t
RAC）なるアクセスタイムとなる。
１図に、本発明の一実施例による半導体記憶装置の動作
タイミング図を示す。この場合は、前述の従来例（第８
図）とは異なり、ミスサイクル（ノーマルモードサイク
ル）以外では、▲▼＝“H"レベルになっている。
このようにすると、ミスサイクルの先頭にプリチャージ
時間tRPが入らず、この分だけアクセスタイムを低減さ
せることができる。即ち、ほぼRASアクセスタイム（t
RAC）なるアクセスタイムとなる。
このような動作を実現するための回路例及び動作タイ
ミング図を第２図，第３図，第４図に示す。
ミング図を第２図，第３図，第４図に示す。
第２図は、ダイナミック型記憶装置のメモリセルアレ
イの回路図である。MCはメモリセルキャパシタ、WL0,WL
1……ワード線、BL,▲▼……はビット線、SAはビッ
ト線対（例えばBL,▲▼）の電位差を検出して増幅
するためのセンスアンプ、I/O,▲▼はデータ入出
力線、VBLは例えば1/2VCC電位であるビット線プリチャ
ージ電圧、BLEQはビット線対のイコライズ及びプリチャ
ージ信号である。また、第３図は、センスアンプSAの回
路図及びその駆動系の回路図である。φＳはセンスアン
プ駆動信号であり、これが“H"レベルになるとセンスア
ンプSAが駆動され、センス動作が行なわれる。
イの回路図である。MCはメモリセルキャパシタ、WL0,WL
1……ワード線、BL,▲▼……はビット線、SAはビッ
ト線対（例えばBL,▲▼）の電位差を検出して増幅
するためのセンスアンプ、I/O,▲▼はデータ入出
力線、VBLは例えば1/2VCC電位であるビット線プリチャ
ージ電圧、BLEQはビット線対のイコライズ及びプリチャ
ージ信号である。また、第３図は、センスアンプSAの回
路図及びその駆動系の回路図である。φＳはセンスアン
プ駆動信号であり、これが“H"レベルになるとセンスア
ンプSAが駆動され、センス動作が行なわれる。
第４図は、第２図，第３図の回路の動作タイミング図
である。時刻t1で▲▼が立ち下がると、この時、
外部アドレス（Add）をロウアドレス（RA）としてラッ
チする。さらに、このロウアドレスに従って、ロウデコ
ーダRDの選択動作を行なうと共に、ビット線電位のイコ
ライズ／プリチャージ動作を行なう。信号BLEQがワンシ
ョットパルスの形で発生し、このイコライズ／プリチャ
ージ動作を行なう。この後、選択されたロウデコーダRD
に対応するワード線（WL）の立ち上げを行ない、これに
よって、ビット線上に現れた信号電圧のセンス動作を行
なう（φＳの立ち上げ）。さらに、外部信号▲▼
の立ち下げと共にコラムアドレス（CA1）をラッチし、
アドレスCA1に対応するコラムデコーダの選択、及び、
対応するビット線対に対するデータ入出力を、データ入
出力線I/O,▲▼を介して行なう。次に、ページモ
ードに入る。即ち、▲▼の立ち上げ／立ち下げを
行ない、ロウアドレスRAは固定し、コラムアドレスのみ
変化させ、対応するビットに高速にデータ入出力を行な
う。この時、外部信号▲▼は、“H"レベルにして
も、“L"レベルを保っても、全く同じページモード動作
を行なうようにする。第４図に示した内部動作タイミン
グでは、▲▼＝“H"の期間は、ビット線プリチャ
ージ等の動作を行なわないので、▲▼の立ち下が
りにより、上述の一連の動作（▲▼サイクル）が
開始されるようにでき、このような動作が可能である。
である。時刻t1で▲▼が立ち下がると、この時、
外部アドレス（Add）をロウアドレス（RA）としてラッ
チする。さらに、このロウアドレスに従って、ロウデコ
ーダRDの選択動作を行なうと共に、ビット線電位のイコ
ライズ／プリチャージ動作を行なう。信号BLEQがワンシ
ョットパルスの形で発生し、このイコライズ／プリチャ
ージ動作を行なう。この後、選択されたロウデコーダRD
に対応するワード線（WL）の立ち上げを行ない、これに
よって、ビット線上に現れた信号電圧のセンス動作を行
なう（φＳの立ち上げ）。さらに、外部信号▲▼
の立ち下げと共にコラムアドレス（CA1）をラッチし、
アドレスCA1に対応するコラムデコーダの選択、及び、
対応するビット線対に対するデータ入出力を、データ入
出力線I/O,▲▼を介して行なう。次に、ページモ
ードに入る。即ち、▲▼の立ち上げ／立ち下げを
行ない、ロウアドレスRAは固定し、コラムアドレスのみ
変化させ、対応するビットに高速にデータ入出力を行な
う。この時、外部信号▲▼は、“H"レベルにして
も、“L"レベルを保っても、全く同じページモード動作
を行なうようにする。第４図に示した内部動作タイミン
グでは、▲▼＝“H"の期間は、ビット線プリチャ
ージ等の動作を行なわないので、▲▼の立ち下が
りにより、上述の一連の動作（▲▼サイクル）が
開始されるようにでき、このような動作が可能である。
このように構成すると、第１図に示したように、▲
▼サイクル（ノーマルモードサイクル）時の先頭
に、予め“H"レベルとなっている▲▼を立ち下げ
るだけでサイクルが開始するので、このサイクルのアク
セスタイムは、ほぼRASアクセスタイムtRACにできる。
▼サイクル（ノーマルモードサイクル）時の先頭
に、予め“H"レベルとなっている▲▼を立ち下げ
るだけでサイクルが開始するので、このサイクルのアク
セスタイムは、ほぼRASアクセスタイムtRACにできる。
なお、上記実施例ではロウアドレスストローブ信号，
及びコラムアドレスストローブ信号が“L"アクティブ
（▲▼，▲▼）である場合を説明したが、
これらロウアドレスストローブ信号，及びコラムアドレ
スストローブ信号が“H"アクティブである場合も、本発
明が適用されることは言うまでもない。
及びコラムアドレスストローブ信号が“L"アクティブ
（▲▼，▲▼）である場合を説明したが、
これらロウアドレスストローブ信号，及びコラムアドレ
スストローブ信号が“H"アクティブである場合も、本発
明が適用されることは言うまでもない。
以上のように、この発明にかかる半導体記憶装置によ
れば、複数行および複数列に配置され、それぞれが情報
を記憶する複数のメモリセル、複数行に配置され、それ
ぞれが対応した行に配置された複数のメモリセルが接続
される複数のワード線、複数列に配置され、それぞれが
対応した列に配置された複数のメモリセルが接続される
複数のビット線対を備え、一方レベルから他方レベルへ
変化し、所定時間経過後に一方レベルになるロウアドレ
スストローブ信号を受け、このロウアドレスストローブ
信号の一方レベルから他方レベルへの変化に基づいてロ
ウアドレスを取り込み、一方レベルから他方レベルへの
変化が上記ロウアドレスストローブ信号の上記所定時間
経過後の一方レベルの期間に存在するコラムアドレスス
トローブ信号を受け、このコラムアドレスストローブ信
号の一方レベルから他方レベルへの変化に基づいてコラ
ムアドレスを取り込み、上記取り込まれたロウアドレス
およびコラムアドレスに対応したワード線およびビット
線対に接続されたメモリセルに記憶された情報が読み出
されるようにしたので、ペーシモード，スタチックコラ
ムモードを前提としたコントロール方式においても、ノ
ーマルモードサイクル時のアクセスタイムを短縮できる
効果がある。
れば、複数行および複数列に配置され、それぞれが情報
を記憶する複数のメモリセル、複数行に配置され、それ
ぞれが対応した行に配置された複数のメモリセルが接続
される複数のワード線、複数列に配置され、それぞれが
対応した列に配置された複数のメモリセルが接続される
複数のビット線対を備え、一方レベルから他方レベルへ
変化し、所定時間経過後に一方レベルになるロウアドレ
スストローブ信号を受け、このロウアドレスストローブ
信号の一方レベルから他方レベルへの変化に基づいてロ
ウアドレスを取り込み、一方レベルから他方レベルへの
変化が上記ロウアドレスストローブ信号の上記所定時間
経過後の一方レベルの期間に存在するコラムアドレスス
トローブ信号を受け、このコラムアドレスストローブ信
号の一方レベルから他方レベルへの変化に基づいてコラ
ムアドレスを取り込み、上記取り込まれたロウアドレス
およびコラムアドレスに対応したワード線およびビット
線対に接続されたメモリセルに記憶された情報が読み出
されるようにしたので、ペーシモード，スタチックコラ
ムモードを前提としたコントロール方式においても、ノ
ーマルモードサイクル時のアクセスタイムを短縮できる
効果がある。
第１図は本発明の一実施例による半導体記憶装置の動作
タイミング図、第２図は本発明の一実施例による半導体
記憶装置を示す回路図、第３図はそのセンスアンプ部を
示す回路図、第４図は本発明の一実施例による半導体記
憶装置の内部動作タイミング図、第５図は従来の半導体
記憶装置を示す構成図、第６図は従来の半導体記憶装置
の動作タイミング図、第７図は従来の半導体記憶装置の
メインメモリシステムを示す構成図、第８図は従来の半
導体記憶装置の簡易キャッシュシステムの動作タイミン
グ図である。 ５はメモリセルアレイ、MCはメモリセルキャパシタ、WL
0,WL1……はワード線、BL,▲▼……はビット線、SA
はセンスアンプ、RAはロウアドレス、CAはコラムアドレ
ス。 なお、図中、同一符号は同一、又は相当部分を示す。
タイミング図、第２図は本発明の一実施例による半導体
記憶装置を示す回路図、第３図はそのセンスアンプ部を
示す回路図、第４図は本発明の一実施例による半導体記
憶装置の内部動作タイミング図、第５図は従来の半導体
記憶装置を示す構成図、第６図は従来の半導体記憶装置
の動作タイミング図、第７図は従来の半導体記憶装置の
メインメモリシステムを示す構成図、第８図は従来の半
導体記憶装置の簡易キャッシュシステムの動作タイミン
グ図である。 ５はメモリセルアレイ、MCはメモリセルキャパシタ、WL
0,WL1……はワード線、BL,▲▼……はビット線、SA
はセンスアンプ、RAはロウアドレス、CAはコラムアドレ
ス。 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭59−116988（ＪＰ，Ａ) 特開 昭61−134991（ＪＰ，Ａ) 実開 昭61−149198（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】複数行および複数列に配置され、それぞれ
が情報を記憶する複数のメモリセル、 複数行に配置され、それぞれが対応した行に配置された
複数のメモリセルが接続される複数のワード線、 複数列に配置され、それぞれが対応した列に配置された
複数のメモリセルが接続される複数のビット線対を備
え、 一方レベルから他方レベルへ変化し、所定時間経過後に
一方レベルになるロウアドレスストローブ信号を受け、
このロウアドレスストローブ信号の一方レベルから他方
レベルへの変化に基づいてロウアドレスを取り込み、 一方レベルから他方レベルへの変化が上記ロウアドレス
ストローブ信号の上記所定時間経過後の一方レベルの期
間に存在するコラムアドレスストローブ信号を受け、こ
のコラムアドレスストローブ信号の一方レベルから他方
レベルへの変化に基づいてコラムアドレスを取り込み、 上記取り込まれたロウアドレスおよびコラムアドレスに
対応したワード線およびビット線対に接続されたメモリ
セルに記憶された情報が読み出される半導体記憶装置。 - 【請求項２】ロウアドレスストローブ信号の一方レベル
から他方レベルへの変化に基づいてビット線対電位が一
定期間イコライズされることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。 - 【請求項３】キャッシュヒット時は、ロウアドレススト
ローブ信号が一方レベルとされたままコラムアドレスス
トローブ信号が一方レベルから他方のレベルにされ、キ
ャッシュミス時は、ロウアドレスストローブ信号が一方
レベルから他方レベルにされるとともに、コラムアドレ
スストローブ信号が一方レベルから他方レベルにされる
ことを特徴とする特許請求の範囲第１項または第２項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297978A JP2572791B2 (ja) | 1987-11-26 | 1987-11-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297978A JP2572791B2 (ja) | 1987-11-26 | 1987-11-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138684A JPH01138684A (ja) | 1989-05-31 |
| JP2572791B2 true JP2572791B2 (ja) | 1997-01-16 |
Family
ID=17853556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297978A Expired - Fee Related JP2572791B2 (ja) | 1987-11-26 | 1987-11-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572791B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4075140B2 (ja) * | 1998-06-25 | 2008-04-16 | 富士通株式会社 | 電子装置及び半導体記憶装置 |
-
1987
- 1987-11-26 JP JP62297978A patent/JP2572791B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01138684A (ja) | 1989-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2777247B2 (ja) | 半導体記憶装置およびキャッシュシステム | |
| US5111386A (en) | Cache contained type semiconductor memory device and operating method therefor | |
| US6404691B1 (en) | Semiconductor memory device for simple cache system | |
| JP2862948B2 (ja) | 半導体記憶装置 | |
| US5179687A (en) | Semiconductor memory device containing a cache and an operation method thereof | |
| JP2714944B2 (ja) | 半導体記憶装置 | |
| US8730759B2 (en) | Devices and system providing reduced quantity of interconnections | |
| JPH0652633B2 (ja) | メモリ・サブシステム | |
| US7082075B2 (en) | Memory device and method having banks of different sizes | |
| JP2000021199A (ja) | バーチャルチャネルｓｄｒａｍ | |
| JP2002150771A (ja) | Ｄｒａｍキャッシュ・メモリ中のデータをリフレッシュする方法および装置 | |
| JP4304172B2 (ja) | 集積回路装置 | |
| US6282606B1 (en) | Dynamic random access memories with hidden refresh and utilizing one-transistor, one-capacitor cells, systems and methods | |
| US5185719A (en) | High speed dynamic, random access memory with extended reset/precharge time | |
| JP3362775B2 (ja) | Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法 | |
| JP4304176B2 (ja) | 集積回路装置 | |
| US20040190362A1 (en) | Dram and access method | |
| JP2572791B2 (ja) | 半導体記憶装置 | |
| US6785190B1 (en) | Method for opening pages of memory with a single command | |
| EP0607668B1 (en) | Electronic memory system and method | |
| US5745429A (en) | Memory having and method for providing a reduced access time | |
| US20040236921A1 (en) | Method to improve bandwidth on a cache data bus | |
| JP2658533B2 (ja) | 半導体記憶装置 | |
| US5553024A (en) | Semiconductor memory utilizing RAS and CAS signals to control the latching of first and second read or write data | |
| EP0468135B1 (en) | A high speed dynamic, random access memory with extended reset/precharge time |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |