JPH05234367A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05234367A JPH05234367A JP4209258A JP20925892A JPH05234367A JP H05234367 A JPH05234367 A JP H05234367A JP 4209258 A JP4209258 A JP 4209258A JP 20925892 A JP20925892 A JP 20925892A JP H05234367 A JPH05234367 A JP H05234367A
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Abstract
せ、消費電流を低減させ、さらにシステムの簡略化およ
びコスト低減、信頼性の向上を達成する。 【構成】 2n ビット(nは自然数)のビットデータか
らなる信号データとCビット(Cは自然数、C<2n )
のビットデータからなる余りデータとによって構成され
る多ビットデータを1単位の記憶情報として記憶するに
際し、複数のメモリセルからなるメモリセル群14,1
5と、このメモリセル群14,15内の所望のメモリセ
ルを選択的に活性化するロウデコーダ11,12および
カラムデコーダ13とを備えた複数のコアプレーンn0
〜n7 を有し、1または複数のコアプレーンに信号デー
タのビットデータが1または複数ビットずつ割り振られ
るとともに、このとき割り振りを行ったコアプレーンの
いずれかに余りデータのビットデータが割り振られる。
Description
るものである。
量化および多機能化の一途をたどっている。特に、この
傾向は、DRAM(ダイナミック・ランダム・アクセス
・メモリ)において、顕著である。
情報のビット数が2n 個でないもの、例えば、9ビット
のものや18ビットのものなどが登場している。このよ
うな半導体記憶装置としては、例えば、9ビットのう
ち、8ビットを記憶情報として用い(以下、この8ビッ
トの記憶情報を「信号データ」と記す)、残りの1ビッ
トをエラー検出に使用するものか知られている。このエ
ラー検出は一般にパリティチェックと呼ばれ、これに使
用するデータは一般にパリティデータと呼ばれている。
ついて、512k×9ビットの入出力回路構成を有する
DRAMを例に採って説明する。
示すブロック図である。同図に示したDRAMは、コア
プレーンと称される基本的な回路ブロックを全部で9個
(図中、n0 〜n8 )備えている。ここで、コアプレー
ンn0 〜n7 は信号データを記憶させるために使用さ
れ、また、コアプレーンn8 はパリティデータを記憶す
るために使用される。
n8 の構成を概略的に示す。同図に示したように、2個
のメモリセル群4,5の間にはカラムデコーダ3が配置
され、また、メモリセル群4,5の上端側にはロウデコ
ーダ1,2がそれぞれ配置されている。メモリセル群
4,5は、それぞれ256kビットのメモリセルを有し
ており、さらに、各メモリセルに対応させて256本の
ワード線WL0〜WL255 と1024対のビット線対B
L0 〜BL1023とを有している。
の間には、配線領域6,7が設けられている。これらの
配線領域6,7は、それぞれ、カラムデコーダ3とビッ
ト線対BL0 〜BL1023とを接続する配線と、メモリセ
ル群4と外部との間でデータを入出力するためのデジッ
ト線DQ1 ,DQ2 と、メモリセル群5と外部との間で
データを入出力するためのデジット線DQ3 ,DQ4 と
(いずれも図示せず)を有している。
に対してデータの読み出し或いは書き込みを行う際に
は、まず、ロウデコーダ1,2がそれぞれワード線WL
0 〜WL255 のうちのいずれか1本を選択する。また、
これと同時に、カラムデコーダ3が、各メモリセル群
4,5について、ビット線対BL0 〜BL1023のうちか
ら2対ずつを選択する。
ットのデータが、デジット線DQ1,DQ2 を介して、
同時に読み出され或いは書き込まれる。同様に、メモリ
セル群5からも、2ビットのデータが、デジット線DQ
3 ,DQ4 を介して、同時に読み出され或いは書き込ま
れる。すなわち、1個のコアプレーンからは、同時に4
ビットのデータが読み出され或いは書き込まれることに
なる。
レーンが、4本のデジット線DQ1〜DQ4 を用いて、
同時に4ビットのデータを読み出し或いは書き込むよう
に構成されている。
信号データは8ビットである。したがって、信号データ
の書き込みを行う際には2個のコアプレーンが選択さ
れ、各コアプレーンについて4ビットずつの信号データ
の書き込みが行われる。同様に、信号データの読み出し
を行う際も2個のコアプレーンが選択され、各コアプレ
ーンから4ビットずつの信号データの読み出しを行う。
n0 〜n7 に対してそれぞれ1ビットずつの信号データ
を書き込み或いは読み出しを行うのではなく、2個のコ
アプレーンに対してそれぞれ4ビットずつの信号データ
を書き込み或いは読み出しを行うこととしたのは、同時
に使用するコアプレーンの数を少なくすることによって
消費電力を節減するためである。
の4ビットは、コアプレーンn0 〜n3 のいずれか1個
にまとめて記憶される。このため、9個の入出力部IO
1 〜IO9 (図示せず)のうちIO0 〜IO3 はコアプ
レーンn0 〜n3 のデジット線DQ1 〜DQ4 にそれぞ
れ接続される。これと同様に、後半の4ビットはコアプ
レーンn4 〜n7 のいずれか1個にまとめてに記憶され
るので、入出力部IO4 〜IO7 はコアプレーンn4 〜
n7 のデジット線DQ1 〜DQ4 にそれぞれ接続され
る。また、パリティデータはすべてコアプレーンn8 に
記憶されるので、パリティビット用の入出力部IO9 は
常にコアプレーンn8 のデジット線DQ1〜DQ4 のい
ずれか1本に接続される。なお、IO9 については、コ
アプレーンn8 のデジット線対DQ1 〜DQ4 のうち1
本のみを選択するために、さらにデジット線用デコーダ
(図示せず)が必要である。
作で選択されるコアプレーンの組み合わせは、n0 ,n
4 ,n8 の場合、n1 ,n5 ,n8 の場合、n2 ,
n6 ,n8 の場合、n3 ,n7 ,n8 の場合のいずれか
となる。
選択されて活性化された場合における、ビット線対の配
線構成を示す。コアプレーンn0 ,n4 については、そ
れぞれ、カラムデコーダ3の出力信号C0 〜C511 のう
ちのいずれか1つがオンされ、さらに、2本のワード線
WLが選択される。これにより、左右のメモリセル群
4,5からそれぞれ2ビットずつのメモリセルが選択さ
れる。そして、選択されたメモリセルと各入出力部IO
0〜IO7 との間で、デジット線対DQ1 〜DQ4 を介
して、信号データの転送が行われる。
のように、図示しないデジット線用デコーダで1本のデ
ジット線のみが選択される。したがって、4本のビット
線対と2本のワード線で選択された4ビットのメモリセ
ルのうち、この選択されたデジット線に対応するものの
みについて、パリティデータの転送が行われる。
AMには、以下のような欠点があった。 上述したように、従来のこの種のDRAMにおいて
は、パリティデータ専用のコアプレーンn8 を必要とす
るので、このコアプレーン専用のロウデコーダ1,2お
よびカラムデコーダ3が必要となり、チップサイズの増
大の原因となっていた。 また、このようにチップサイズが増大することによっ
て配線長が長くなってしまうので、配線容量や配線抵抗
が大幅に増大し、動作速度の遅延の原因となっていた。 さらに、上述のように、信号データ用のコアプレーン
n0 〜n7 については常に2個づつしか動作させないこ
とにより消費電力の低減を図っているが、パリティデー
タ用のコアプレーンn8 は常に動作させなければならな
い。したがって、分割動作を行うことにより装置全体の
消費電流を低減させようとしても、パリティビット専用
のコアプレーンn8 の存在がこの低減効果を低下させて
いた。かかる課題は、DRAMの大容量化が進むほど顕
著となる。 加えて、パリティビット用のコアプレーンn8 は制御
方法やデコード方法が信号ビット用のコアプレーンn0
〜n7 と異なるので、コアプレーンn8 専用の制御回路
やデコード回路が必要となる。このため、システムが複
雑化しコストが増大していた。
みてなされたものであり、チップサイズが小さく、動作
速度が高速で、消費電流が低く、さらに回路構成が簡単
で安価な半導体記憶装置を提供することを目的とする。
は、2n ビット(nは自然数)のビットデータからなる
信号データとCビット(Cは自然数、C<2n )のビッ
トデータからなる余りデータとによって構成される多ビ
ットデータを1単位の記憶情報として記憶する半導体記
憶装置であって、複数のメモリセルからなるメモリセル
群と、このメモリセル群内の所望の前記メモリセルを選
択的に活性化するロウデコーダおよびカラムデコーダと
を備えた複数のコアプレーンと有し、1または複数の前
記コアプレーンに前記信号データをなす前記ビットデー
タが1ビットまたは複数ビットずつ割り振られるととも
に、このとき割り振りを行った前記コアプレーンのいず
れかに前記余りデータをなす前記ビットデータが割り振
られるように、前記ロウデコーダおよび前記カラムデコ
ーダが作動することを特徴とする。
アプレーンを備える必要がなく、チップサイズの縮小
化、消費電流の低減、配線長の短縮、コスト低減がもた
らされる。
レーンが不要となることより、この余りデータ用コアプ
レーンのための制御回路やデコード回路を備える必要が
なくなり、この点でも、チップサイズの縮小化、消費電
流の低減、配線長の短縮、コスト低減がもたらされる。
て説明する。 (実施例1)以下、第1の実施例について、本発明をD
RAMに適用した場合を例にとって説明する。
のコアプレーンを設けない代わりに、信号データ用のコ
アプレーンにパリティデータを構成するビットデータを
割り振って配置し、カラムデコーダ出力信号を共用した
点に特徴がある。
示す。このDRAMのビット構成は、図7を用いて説明
した従来のDRAMと同様に、512k×9ビットとす
る。そして、データが入出力される入出力部のビット数
は9であり、ビット構成を2n +Cで表した場合、n=
3、C=1となる。また、コアプレーンは、全部で8個
(図中、n0 〜n7 )備わっている。パリティデータ
は、コアプレーンn0 〜n7 のいずれかに割り振られ
る。
な構成を備えている。従来のDRAMと同様に、カラム
デコーダ13の左右にメモリセル群14,15が配置さ
れ、メモリセル群14,15の上端にはロウデコーダ1
1,12が配置されている。メモリセル群14,15と
カラムデコーダ13との間には、それぞれビット線BL
0 〜BL1151およびデジット線DQ1 〜DQ3 ,DQ4
〜DQ6 が配線された配線領域16,17が設けられて
いる。
88kビットとなっている。すなわち、上述した従来の
DRAM(図7〜9参照)よりも、パリティデータを記
憶させるメモリセルを割り振ったために32kビット
(512kビット/16)ずつ多くなっている。
256本(WL0 〜WL255 )である。また、ビット線
対は、上述した従来のDRAMと比較してメモリセル群
14,15がそれぞれ32kビット多いため、128対
増えて1152対となっている(図中、BL0 〜BL
1151)。デジット線対は、それぞれのメモリセル群1
4,15から3ビットずつのデータを入出力できるよう
に、配線領域16,17にそれぞれ3対ずつ設けられて
いる(図中、DQ1 〜DQ3 ,DQ4 〜DQ6 )。
〜IO9 との対応関係は次のようである。4つのコアプ
レーンn0 〜n3 が入出力部IO1 〜IO4 およびIO
9 に対応し、残りの4つのコアプレーンn4 〜n7 が入
出力部IO5 〜IO8 およびIO9 に対応している。1
回の書き込み/読み出し動作で活性化されるコアプレー
ンの組み合わせは、n0 およびn4 の場合、n1 および
n5 の場合、n2 およびn6 の場合、n3 およびn7 の
場合のいずれかである。よって、DRAM全体として
は、常に、全体の1/4(ここでは2個)のコアプレー
ンが動作することとなる。
れて動作状態にあるときのビット線対単位の構成を示
す。コアプレーンn0 において、カラムアドレス信号C
0 ,C1 ,C2 ,…のうちのいずれか一つによって、入
出力部IO1 〜IO4 に対応したデータの読み出し/書
き込みが行われる。また、コアプレーンn4 のカラムア
ドレス信号C0 ,C1 ,C2 ,…のうちのいずれか一つ
によって、入出力部IO5 〜IO8 に対応したデータの
読み出し/書き込みが行われる。さらに、コアプレーン
n0 またはコアプレーンn4 のいずれか一方において、
一つのカラムアドレス信号により入出力部IO9 に対応
したデータの読み出し/書き込みが行われる。いずれの
コアプレーンから入出力部IO9 のデータの入出力が行
われるかは、カラムアドレス信号により決定される。
ば、次のような効果が得られる。
ビット構成において、パリティデータのための専用のコ
アプレーンを設ける必要がない。このため、パリティデ
ータ用のロウデコーダおよびカラムデコーダが不要とな
り、チップサイズを縮小しコストを低減させることがで
きる。
配線長を短くし、配線容量および配線抵抗を減少させる
ことができる。これにより、動作速度を高速化すること
が可能となる。
信号データ用のコアプレーンn0 〜n7 に割り振ってい
るため、全てのコアプレーンを分割動作させることが可
能である。具体的には、本実施例では1回の読み出し/
書き込み動作において1/4(すなわち2個)のコアプ
レーンを動作させれば足りる。したがって、図7に示さ
れた従来の装置が3個のコアプレーンを動作させていた
のと比較し、消費電流を低減させる効果が大きい。
用のコアプレーンを制御する専用の回路やデコード回路
が不要である。このため、システムが簡略化されコスト
が低減されると共に、信頼性の向上に寄与する。
について説明する。
群が、信号データを割り振る領域とパリティデータを割
り振る領域とに区分されている点で、上述の実施例1と
異なる。
ーンn0 〜n7 が有するメモリセル群14,15が第1
のメモリセル領域na と第2のメモリセル領域nb とに
分割され、第1のメモリセル領域na に属するメモリセ
ルには信号データが割り振られ、且つ、第2のメモリセ
ル領域nb に属するメモリセルにはパリティデータが割
り振られる。
例1と同様、512k×9ビットとする。また、入出力
部のビット数が9であり、コアプレーンが全部で8個
(n0〜n7 )である点も、実施例1と同じである。
な構成を備えている。実施例1の装置と同様に、カラム
デコーダ13の左右にメモリセル群14,15が配置さ
れ、メモリセル群14,15の上端にはロウデコーダ1
1,12が配置されている。メモリセル群14,15と
カラムデコーダ13との間には、それぞれビット線BL
0 〜BL1151およびデジット線DQ1〜DQ3,DQ4
〜DQ6が配線された配線領域16,17が設けられて
いる。
トとなっている。そして、このうち256ビットは、信
号データ用のメモリセルであり、第1のメモリセル領域
naを構成している。また、残りの32kビットはパリ
ティビット用のメモリセルであり、第2のメモリセル領
域nb を構成している。
256本(WL0 〜WL255 )である。また、ビット線
対は実施例1と同様に1152対であるが(BL0 〜B
L11 51)、このうちBL0 〜BL1023は第1のメモリセ
ル領域na 内のメモリセルに接続され、残りのBL1024
〜BL1151は第2のメモリセル領域nb 内のメモリセル
に接続されている。デジット線対は、実施例1と同様、
配線領域16,17にそれぞれ3対ずつ設けられている
(DQ1 〜DQ3 ,DQ4 〜DQ6 )。
〜IO9 との対応関係は次のとおりである。4つのコア
プレーンn0 〜n3 は、第1のメモリセル領域na が入
出力部IO1 〜IO4 に対応し、第2のメモリセル領域
nb が入出力部IO9 に対応する。また、残りの4つの
コアプレーンn4 〜n7 は、第1のメモリセル領域na
が入出力部IO5 〜IO8 に対応し、第2のメモリセル
領域nb が入出力部IO9 に対応する。そして、1回の
書き込み/読み出し動作で活性化されるコアプレーン
は、n0 およびn4 の場合、n1 およびn5 の場合、n
2 およびn6 の場合、n3 およびn7 の場合のいずれか
である。よって、DRAM全体としては常に全体の1/
4(すなわち2個)のコアプレーンが動作することにな
る。
れて動作状態にあるときのビット線対単位の構成を示
す。コアプレーンn0 において、カラムアドレス信号C
0 ,C1 ,C2 ,…,C511 のうちのいずれか一つによ
って、入出力部IO1 〜IO4に対応したデータの読み
出し/書き込みが行われる。また、コアプレーンn4 の
カラムアドレス信号C0 ,C1 ,C2 ,…,C511 のう
ちのいずれか一つによって、入出力部IO5 〜IO8 に
対応したデータの読み出し/書き込みが行われる。さら
に、コアプレーンn0 またはコアプレーンn4 のいずれ
か一方において、カラムアドレス信号N0 ,N1 ,…,
N63のうちのいずれか一つにより、入出力部IO9 に対
応したデータの読み出し/書き込みが行われる。いずれ
のコアプレーンから入出力部IO9 のデータの入出力が
行われるかは、カラムアドレス信号により決定される。
例1と同様の効果を得ることができる。
り、本発明を限定するものではない。実施例1,2では
入出力部が9ビット構成(n=3,C=1)の場合に相
当する。しかし、入出力部が他のビット構成であっても
同様に本発明を適用することができる。例えば、入出力
部が18ビット構成の場合にはn=4,C=2となり、
パリティデータは2ビットとなる。この2ビット分のメ
モリセルは、24 で表わされる入出力部に対応した全て
のコアプレーンに加えておき、いずれか1つのコアプレ
ーンからこのパリティデータ2ビット分のデータの入出
力を行ってもよい。あるいは、1ビットずつのメモリセ
ルを各コアプレーンに追加し、2つのコアプレーンを選
択してパリティデータ2ビット分のデータを入出力して
もよい。
割動作させているが、常時動作させることもできる。例
えば、9ビットのデータを入出力させる場合、二つのコ
アプレーンを備え、いずれか一方のコアプレーンから信
号データのうち4ビットを入出力させ、他方のコアプレ
ーンから信号データのうち4ビットとパリティデータ1
ビットを入出力させてもよい。
コーダの左右に二分割された状態で配置されていなくと
もよく、一体となった構成であっても、あるいは三つ以
上に分割されて配置されていてもよい。
憶装置によれば、パリティデータ専用のコアプレーンを
加える必要がないので、チップサイズの縮小化、消費電
流およびコストの低減、配線長の短縮による高速化、さ
らにはシステム制御の容易化がもたらされる。
プレーンの配置を示した配置図である。
図である。
構成を示した回路図である。
プレーンの配置を示した配置図である。
図である。
構成を示した回路図である。
示した配置図である。
図。
構成を示した回路図である。
Claims (3)
- 【請求項1】2n ビット(nは自然数)のビットデータ
からなる信号データとCビット(Cは自然数、C<
2n )のビットデータからなる余りデータとによって構
成される多ビットデータを1単位の記憶情報として記憶
する半導体記憶装置であって、 複数のメモリセルからなるメモリセル群と、このメモリ
セル群内の所望の前記メモリセルを選択的に活性化する
ロウデコーダおよびカラムデコーダとを備えた複数のコ
アプレーンと有し、 1または複数の前記コアプレーンに前記信号データをな
す前記ビットデータが1ビットまたは複数ビットずつ割
り振られるとともに、このとき割り振りを行った前記コ
アプレーンのいずれかに前記余りデータをなす前記ビッ
トデータが割り振られるように、前記ロウデコーダおよ
び前記カラムデコーダが作動することを特徴とする半導
体記憶装置。 - 【請求項2】前記コアプレーンが第1のメモリセル群と
第2のメモリセル群とを有し、且つ、前記カラムデコー
ダが前記第1のメモリセル群および前記第2のメモリセ
ル群についてそれぞれ異なる数のビット線を選択するこ
とを特徴とする請求項1記載の半導体記憶装置。 - 【請求項3】それぞれの前記メモリセル群が第1のメモ
リセル領域と第2のメモリセル領域とに区分され、 前記第1のメモリセル領域に属する前記メモリセルには
前記信号データが割り振られ、且つ、前記第2のメモリ
セル領域に属する前記メモリセルには前記余りデータが
割り振られるように、前記ロウデコーダおよびカラムデ
コーダが作動することを特徴とする請求項1または2記
載の半導体記憶装置。
Priority Applications (2)
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JP20925892A JP3241110B2 (ja) | 1991-12-26 | 1992-08-05 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
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Family Applications (1)
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JP20925892A Expired - Lifetime JP3241110B2 (ja) | 1991-12-26 | 1992-08-05 | 半導体記憶装置 |
Country Status (2)
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