JPH02208900A - 半導体記憶装置の試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体記憶装置が正常に動作するか否かを試験するため
の試験方法に開に関し、 充分な試験精度を確保しながら試験時間の短縮を図るこ
とを目的とし、 記憶領域を構成する多数のセルを順次ベースセルとして
選択するとともに、各ベースセルに対し同ベースセルの
アドレスのうち一つの桁のアドレスピンが反転したアド
レスで選択されるセルをカレントセルとして順次選択し
、その各ベースセルとカレントセルのいずれか一方のセ
ルにセル情報を書込んだ場合における他方のセルのセル
情報の変化を検出するように構成する。

［産業上の利用分野］ この発明は半導体記憶装置が正常に動作するか否かを試
験するための試験方法に関するものである。

ＳＲＡＭ等の半導体記憶装置ではその出荷に先立って動
作試験が行なわれるが、近年の半導体記憶装置の高集積
化及び大容量化にともないその動作試験に要する時間が
長くなっている。このため、その動作試験に要する時間
を短縮可能とし、かつ誤書込み等の動作不良を確実に検
出可能とする試験方法の出現が望まれている。

［従来の技術］ 従来、スタティックＲＡＭ等の半導体記憶装置が正確に
動作するか否かを試験するための試験パターンには、３
乗倍系、Ｇａｌｌｏｐｉｎｇ等の２乗倍系、Ｄｉａｇｏ
ｎａｌ系Ｇａｌｌｏｐｉｎｇ等の３／２乗倍系、Ｈａｒ
Ｃｈｉｎｇ　　等の１乗倍系等がある。

このような試験パターンはデコーダの誤動作に基づく誤
書込みを検出するものであり、３乗倍系とは第４図に示
すように基点となる第一のベースセル１に対し同第−の
ベースセル１を除く記憶領域内の全セルから第二のベー
スセル２を順次選択し、その第二のベースセル２から前
記第−及び第二のベースセル１．２を除く記憶領域内の
全セルをカレントセル３として順次選択し、これらのセ
ルの組合せにおける誤書込みを検出するものである。そ
して、記憶領域内の全セルを順次第一のベースセル１と
して上記のような動作を繰返す。

第５図に示す２乗倍系は記憶領域内の全セルを基点とな
るベースセル４として順次選択するとともに、そのベー
スセル４に対しそのベースセル４を除く記憶領域内の全
セルからカレントセル３を順次選択し、これらのセルの
組合せにおける誤書込みを検出する。

第６図に示す３／２乗倍系では格子状に配列される各セ
ルの中からベースセル４に対し一方の対角線方向に位置
するセルをカレントセル３として順次選択する点におい
て前記２乗倍系と異なっている。また、３／２乗倍系に
はこの他ベースセルに対しカレントセルをＸ字方向に順
次選択するＸ学系、または十字方向に順次選択する十字
系あるいは前記の組合せである米の字方向に選択する米
の杢糸等がある。また、上記の動作に対してベースセル
とカレントセルの動作が入れ換わったものもある。

１乗倍系は複数のセルの組合わせに基く誤書込みを検出
するのではなく、各セルにあらかじめ書込まれた情報を
を順次読み出して誤書込みを検出するものである。

［発明が解決しようとする課題］ 上記のような各試験パターンではベースセルとカレント
セルとの組合わせ数が多い３乗倍系の試験パターンによ
る動作試験の所要時間が最も長く、１乗倍系の試験パタ
ーンによる所要時間が最も短い。

ところが、近年の半導体記憶装置の高集積化にともない
、３／２乗倍系以上の試験パターンではその動作試験に
要する時間が極めて長くなるという問題点がある。また
、１乗倍系では３／２乗倍系以上の試験パターンに比べ
て試験時間を短縮することはできるが、アドレスの組合
せに基づく誤書込みのチエツクができないため、充分な
試験精度を確保することができないという間Ｕ点があっ
た。

この発明の目的は、充分な試験精度を確保しながら試験
時間の短縮を図ることにより、半導体装置の高集積化に
対応することができる半導体記憶装置の試験方法を提供
するにある。

［課Ｕを解決するための手段］ 上記目的は、記憶領域を構成する多数のセルを順次ベー
スセルとして選択するとともに、各ベースセルに対し同
ベースセルのアドレスのうち一つの桁のアドレスピンが
反転したアドレスで選択されるセルをカレントセルとし
てｊ＠次選択し、その各ベースセルとカレントセルのい
ずれが一方のセルにセル情報を書込んだ場合における他
方のセルのセル情報の変化を検出する試験方法により達
成される。

［作用］ ベースセルのアドレスのうち一つの桁のアドレスピンが
反転したアドレスのセルがカレントセルとして選択され
るので、カレントセルの数が減少し、かつ試験精度も充
分確保される。

〔実施例〕

以下、この発明を具体化した一実施例を図面に従って説
明すると、第１図に示す試験装置５はＣＰＵ６に書込み
装置７及び読み出し装置８が接続され、そのＣＰＵ６に
はＳＲＡＭ等の半導体記憶装置の動作試験のためのプロ
グラムを格納したプログラムメモリ９、ベースセルのア
ドレスを格納するためのベースアドレスレジスタ１ｏ、
そのベースセルに対するカレントセル設定のなめに使用
する演算データを格納する演算データレジスタ１１及び
ベースセルとカレントセルのセル情報を比較する比較デ
ータを格納するための比較データレジスタ１２等が接続
されている。そして、この試験装置５に例えば被試験物
としてＳＲＡＭ１３を接続するとあらかじめ設定された
試験パターンに基いてそのＳＲＡＭ１３の動作試験が行
なわれる。

なお、以下の説明において比較データレジスタ１２の格
納データを「Ｄ」とする。

この試験装置５はベースセルとしてＳＲＡＭｌ３の全セ
ルを対象とすることは前記従来例の３／２乗倍系と同一
であるが、カレントセルはベースセルのアドレスに対し
一本のアドレスピンが反転したアドレスのセルのみを選
択する点において前記従来例と興なる。すなわち、例え
ば’０ＯＯＯＪのアドレスに対しｒｏｏｏｌ」のアドレ
ス、あるいは「０１０１」のアドレスに対し「０１１１
」というようにアドレスピンが１本のみ反転したアドレ
ス間においてはデコーダの特性によりその両方のアドレ
スを選択するように誤動作する確率が複数のアドレスピ
ンが反転したアドレス間における場合よりも高くなるた
め、１本のアドレスピンが反転したアドレス間の誤書込
みの有無を検出すれば充分な試験精度を確保できるから
である。

そして、互いに１本のアドレスピンのみが反転した二つ
のアドレスを求めるための方法としてベースセルのアド
レスデータと特定の演算データとの排他的論理和を求め
る方法を採用した。すなわち、第２図＜ａ）（ｂ）（ｃ
）（ｄ）に示すように例えばベースセルのアドレスを「
０１１０」とし、このアドレスデータとｒｏｏｏｌ」〜
「１０００Ｊのように「１」の位置を順次シフトした演
算データとの排他的論理和Ｓを求めると、その排他的論
理和Ｓはそれぞれ「０１１１」、「０１００」、「００
１０」、「１１１０」となる。従って、この排他的論理
和Ｓをアドレスとするセルをカレントセルとすれば、ベ
ースセルのアドレスに対し１本のアドレスピンのみが反
転したアドレスのカレントセルを求めることができる。

次に、上記のような動作原理に基いて動作する試験装置
５の動作試験の内容を第３図（ａ）（ｂ）に従って説明
すると、この試験装置うにＳＲＡＭ１３が接続されてそ
の動作試験が開始されると、まずＣＰＵ７はベースアド
レスレジスタ１０に初期値として「０」を格納しく５Ｔ
ＥＰ１）、比較データレジスタ１２に「Ｄ」として「Ｏ
」を入力する（ＳＴＥＰ２）、すなわち、ベースアドレ
スレジスタ１０に「０」が設定されるとＣＰＵ６により
ＳＲＡＭ１３のデコーダに例えば「００００」のアドレ
ス信号が出力され、同デコーダによりそのアドレスのセ
ルが選択される。このデコーダの数はＳＲＡＭの種類に
よって異なり、１種類のデコーダでセルが選択されるも
の、ワード線及びビット線をそれぞれ選択する２種類の
デコーダでセルが選択されるもの、ワード線及びと・ｙ
ト線をそれぞれ選択する２種類のデコーダと全セルを多
数に分割するブロックを選択するデコーダとでセルを選
択するもの等があるが、ここでは便宜的に１種類のデコ
ーダで最大アドレスが「１０００」である４ビツトのア
ドレスデータによりセルが選択される場合について説明
する。

上記動作に次いで、ＣＰＵ７は接続された被試験物であ
るＳＲＡＭ１３の全セルに「Ｄ」すなわち「Ｏｊを書込
み（ＳＴＥＰ３）、演算データレジスタ１０には最下位
ビットに「１」を書込んで「０００１」とする（ＳＴＥ
Ｐ４）。

次いで、ＣＰＵ６はベースアドレスレジスタ１０に格納
されたｒｏｏｏｏ」に基いてＳＲＡＭｌ３のアドレス「
００００」のセルをベースセルとして「Ｄ」すなわち「
１」を書込む（ＳＴＥＰ５）、そして、ＣＰＵ６はベー
スアドレスレジスタ１０の格納データ「００００」と演
算データレジスタ１１の格納データ「０００１」の排他
的論理和Ｓを「０００１」として求め（ＳＴＥＰ６）、
そのｒｏｏｏｌ」をアドレスとしたセルをカレントセル
とする０次いで、ＣＰｔＪ６はベースセルとカレントセ
ルとのセル情報を比較する（ＳＴＥＰ７）。今、ベース
セルのみに「１」が書込まれ、その他のセルは「０」が
書込まれているので、ベースセルとカレントセルとのセ
ル情報が一致する場合にはベースセルへの「Ｄ」の書込
み時にカレントセルへの誤書込みが発生しているため、
ＣＰＵ６はＳＲＡＭ１３の動作異常として動作試験を停
止する（ＳＴＥＰ８）。

一方、ベースセルとカレントセルのセル情報が一致しな
い場合には、ＣＰＵ６は演算データレジスタ１１の演算
データの「１」の位置を１ビット分シフトして「００１
０」の演算データを形成する（ＳＴＥＰ９）、そして、
演算データ「００１０」に基いて新たなカレントセルを
求め、上記のような動作を繰返す。

このような動作の後、演算データレジスタ１１の格納デ
ータが「１０００」となってＳＲＡＭｌ３の最大アドレ
スと一致すると（ＳＴＥＰＩＯ）、ＣＰＵ６はそれまで
ベースセルであったアドレス「００００」のセルに「Ｄ
」すなわち「０」を書込んで元の状態に戻しく５ＴＥＰ
１１）、ベースアドレスレジスタ１０の格納データに１
加算することによりアドレスｒｏｏ０１」のセルを新た
なベースセルとじ（ＳＴＥＰ１２＞、上記のような動作
を繰返す。

このような動作を繰返してＳＲＡＭ１３の全セルを順次
ベースセルとして動作試験を行ない、最後のセルがベー
スセルとなると（ＳＴＥＰ１３）、ＣＰＵ６は全セルの
セル情報がｒＤ」すなわち「０」であることを確認した
後（ＳＴＥＰ１４゜１５）、ベースアドレスレジスタ１
０の格納データを再度「００００」とするとともに（Ｓ
ＴＥＰ１６）、演算データレジスタの格納データを「０
００１」としく５ＴＥＰ１７）、ベースアドレスレジス
タ１０の格納データに基いてアドレス「Ｑｏｏｏ」をベ
ースアドレスとして「ＤＪすなわち「１」を書込む（Ｓ
ＴＥＰ１８）、そして、前記と同様にカレントセルを求
めてそのカレントセルにｒＩ）Ｊすなわち「０」を書込
み（ＳＴＥＰ１９２０）、その後ベースセルのセル情報
を読み出す。

そして、ベースセルのセル情報が「０」に変化した場合
には動作異常を判別して試験を停止しく５ＴＥＰ２１　
２２＞、ベースセルのセル情報が依然として「１」であ
る場合には正常と判定して次のステップに移る。すなわ
ち、カレントセルにベースセルと異なるセル情報を書込
んだ場合のベースセルへの誤書込みの有無を検出してい
る。

このようにして、各ベースセルにおいて演算データをシ
フトしく５ＴＥＰ２３）、さらにこのような動作を全セ
ルにおいて繰返す（ＳＴＥＰ１７〜２７）。そして、最
後のセルがベースセルとなると、ＣＰＵ６は比較データ
レジスタ１２の格納データ「ＤＪの内容すなわち「０」
を反転させて「１」とし、この新たな「Ｄ」に基いて上
記動作を再度繰返してＳＲＡＭ１３の動作試験を終了す
る（ＳＴＥＰ２８．２９＞。

以上のように、この試験装置５による試験パターンでは
ベースセルに対し、最も誤書込みの発生し易い１本のア
ドレスピンが反転したアドレスのセルをカレントセルと
して選択しているので、選択されるカレントセルの数を
前記従来例の２乗倍系や３／２乗倍系より大幅に少なく
して試験時間を短縮することができるとともに、充分な
試験精度を確保することもできる。

また、２乗倍系や３／２乗倍系等にこの試験パターンの
思想を組込んで試験時間を短縮することもできる。

［発明の効果］ 以上詳述したように、この発明は充分な試験精度を確保
しながら試験時間の短縮を図り得る半導体装置の試験方
法を提供することができる優れた効果を発揮する。

【図面の簡単な説明】

第１図はこの発明の試験方法により動作する試験装置の
ブロック図、第２図（ａ）（ｂ）（ｃ）（ｄ）は排他的
論理和の演算例を示す説明図、第３図（ａ）、（ｂ）は
試験装置の動作を示すフローチャート図、第４図、第５
図及び第６図は従来の試験パターンを示す説明図である
。 図中、５は試験装置、６はＣＰＵ、１０はベースアドレ
スレジスタ、１１は演算データレジスタ、１２は比較デ
ータレジスタ、１３はＳＲＡＭであ第１図 本発明の試験装置のブロウク図 図面その１ 第２図 １１ｇ！１ｌ）１鵠３！和の潰ＩＩ例各示す説明図（ａ
） （ｂ） ｏ　１１０ ００　　ｉ ○　１１０ （ｃ） （ｄ） 第　４　図 従来の試験Ｊ′？ターンを示す説明図 第５図 Ｕの試験ノオターン査示す説明図 第６図 従来の試験ノｊターン奄示す説明図

Claims (1)

【特許請求の範囲】
1. １、記憶領域を構成する多数のセルを順次ベースセルと
   して選択するとともに、各ベースセルに対し同ベースセ
   ルのアドレスのうち一つの桁のアドレスピンが反転した
   アドレスで選択されるセルをカレントセルとして順次選
   択し、その各ベースセルとカレントセルのいずれか一方
   のセルにセル情報を書込んだ場合における他方のセルの
   セル情報の変化を検出することを特徴とする半導体記憶
   装置の試験方法。