JPH10144094A - 記憶集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 メモリボードとしての機能追加を行うことな
く、またすべてのアドレスでシステムを停止させること
なく、長期的な信頼性を向上させることのできる記憶集
積回路装置を提供する。 【解決手段】 アドレスデータのうちロウアドレスをデ
コードして第１のワード線のいずれかを選択するロウア
ドレスデコーダ２０と、アドレスデータのうちカラムア
ドレスをデコードして第１のビット線のいずれかを選択
する第１のカラムアドレスデコーダ３０と、アドレスデ
ータのうちロウアドレスが活性化されていない時点のカ
ラムアドレスをデコードして第２のワード線のいずれか
を選択する第２のカラムアドレスデコーダ４０と、第１
のビット線間に現れる信号の不一致および第２のビット
線間に現れる信号の不一致に基づいてデータの誤りを発
見するパリティ判定部７０と、この判定部の判定結果に
基づいて出力データを修正した上で出力する誤り訂正部
８０とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は記憶集積回路装置に
係り、特にメモリボード等に使用されるダイナミック・
ランダム・アクセス・メモリ集積回路（以下、ＤＲＡＭ
ＩＣという）に関するものである。

【０００２】

【従来の技術】ＤＲＡＭ ＩＣはパーソナルコンピュー
タ等の記憶部として使用されており、ソフトウェアが複
雑な処理を行うために大容量のメモリを要求することか
ら、搭載容量は増加の一途をたどっている。メモリボー
ドは大きさ、コネクタ仕様、アクセスタイム等が標準化
されており、容量としては２ＭＢ、４ＭＢ、８ＭＢ、１
６ＭＢ、３２ＭＢなどの単位のものがあり、これらのボ
ード単位、あるいは２枚のボード単位で搭載および増設
が行われる。また、メモリボードは一般に複数のＤＲＡ
Ｍ ＩＣを搭載している。

【０００３】このようなメモリボードに使用されている
ＤＲＡＭ ＩＣの一つが不良となった場合、従来のＤＲ
ＡＭ ＩＣはそれ自身で誤り訂正機能を有していないた
め、その不良ＩＣのみ交換するか、不良ＩＣを含むメモ
リボード全体を正常なボードと交換するようにしてい
る。

【０００４】ところが、不良ＩＣの交換には加熱を行っ
て取り外すという技術的に困難な作業を行わなければな
らない他、かえって他の不良を誘発するという問題があ
り、正常なボードと交換するには多大のコストがかかる
ことになる。

【０００５】このような点に鑑みて、不良集積回路の交
換を行わずに使用し続ける方法としては、図５に示すリ
ペア回路が提案されている。

【０００６】図５において、記憶集積回路１は１６個の
メモリ回路ブロック２−１〜２−１６と、冗長回路とし
てのリペアメモリ回路ブロック３と、メモリ回路ブロッ
クのどれをリペアメモリ回路ブロックと代替させるかを
指定する代替制御回路４を有している。

【０００７】ここで、例えばメモリブロック２−１に不
良が発生した場合、外部よりリペア信号が代替制御回路
４に与えられ、代替制御回路中の各ブロックに対応して
設けられたヒューズのうちメモリブロック２−１に相当
するものを溶断して、リペアメモリ回路ブロック３を不
良メモリセルブロック２−１に代替させ、正常動作を行
うようにすることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、図５に
示すリペア回路を用いた場合、どの記憶アドレスが不良
であるかを正確に特定しなければならず、そのための診
断手段が必要となる上、メモリボードにリペア機能の追
加が必要となる。

【０００９】さらに、このようなリペア回路を用いた場
合、一旦システムの動作を停止してリペアを行う必要が
あり、実質的に集積回路の交換やボードの交換と同等と
なる。

【００１０】また、誤り訂正回路を複数のＤＲＡＭ Ｉ
Ｃとともにメモリボード上に実装することも考えられる
が、誤り訂正回路分だけ１ボードあたりのメモリ容量が
小さくなるという問題がある。しかも、ランダムにアク
セスする場合の訂正符号の生成には大容量のバッファメ
モリが必要となり、本来の記憶容量を確保する上での障
害となる。

【００１１】本発明はこのような問題を解決するために
なされたもので、メモリボードとしての機能追加を行う
ことなく、またすべてのアドレスでシステムを停止させ
ることなく、長期的な信頼性を向上させることのできる
記憶集積回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明にかかる記憶集積
回路によれば、１つの記憶素子と、この記憶素子に接続
され、第１のビット線および第１のワード線により選択
される第１の転送ゲート、前記第１のビット線と直交す
る第２のビット線および前記第１のワード線と直交する
第２のワード線により選択される第２の転送ゲートとを
有する記憶セルが複数個マトリクス状に配設された記憶
部と、アドレスデータのうちロウアドレスをデコードし
て前記第１のワード線のいずれかを選択するロウアドレ
スデコーダと、前記アドレスデータのうちカラムアドレ
スをデコードして前記第１のビット線のいずれかを選択
する第１のカラムアドレスデコーダと、前記アドレスデ
ータのうちロウアドレスが活性化されていない時点のカ
ラムアドレスをデコードして前記第２のワード線のいず
れかを選択する第２のカラムアドレスデコーダと、前記
第１のビット線間に現れる信号の不一致および第２のビ
ット線間に現れる信号の不一致に基づいてデータの誤り
を発見する判定部と、この判定部の判定結果に基づいて
出力データを修正した上で出力する訂正部とを備えたこ
とを特徴とする。前記判定部は前記第１のビット線間に
現れるデータの不一致を第１のパリティ信号として検出
する第１の排他的論理和回路と、前記第２のビット線間
に現れるデータの不一致を第２のパリティ信号として検
出する第２の排他的論理和回路と、前記第１の排他的論
理和回路の出力と前記第１のビット線に現れたデータと
の不一致を第１のパリティ判定信号として検出する第３
の排他的論理和回路と、前記第２の排他的論理和回路の
出力と前記第２のビット線に現れたデータとの不一致を
第２のパリティ判定信号として検出する第４の排他的論
理和回路とを備えると良い。

【００１３】前記第１および第２の排他的論理和回路の
出力を保持するパリティ記憶部をさらに備え、前記第３
および第４の排他的論理和回路は前記パリティ記憶部に
記憶されたデータと前記第１および第２のビット線に現
れたデータとの不一致を検出するものであると良い。

【００１４】前記情報訂正回路は、前記第１および第２
のパリティ判定信号に基づいて出力情報を正しく訂正す
るものであることが望ましい。

【００１５】また、本発明の他の態様によれば、第１及
び第２のカラムアドレスデコーダは時分割で使用される
１つのカラムアドレスデコーダで構成することもでき
る。

【００１６】また、本発明によれば、メモリセルに対し
て第１のワード線と第２のビット線とを平行に、第２の
ワード線と第１のビット線とを平行に配置し、前記第１
および第２のワード線、第１および第２のビット線をそ
れぞれ直交配置し、異なるタイミングでこれらの線に読
み出された信号をもとにビット単位でのデータ修正を行
うようにしたことを特徴とする。

【００１７】

【発明の実施の形態】図１は本発明にかかる記憶集積回
路の実施の形態における基本構成を示すブロック図であ
る。

【００１８】この記憶集積回路は、記憶回路１０と、こ
の記憶回路に対してアドレスデータからロウアドレスを
得るロウアドレスデコーダ２０、同様にアドレスデータ
から第１のカラム信号を得る第１のカラムアドレスデコ
ーダ３０、第２のカラムアドレスを得る第２のカラムア
ドレスデコーダ４０、読み出しデータのパリティを検出
するパリティ検出部５０、この検出結果に基づいてパリ
ティ信号を記録するパリティ信号記憶部６０、読出しデ
ータとパリティ信号とからパリティを判定するパリティ
判定部７０、このパリティ判定部７０の出力により出力
データを訂正する誤り訂正部８０を備えている。

【００１９】記憶回路１０は複数の記憶セルがマトリク
ス状に配設されたものである。

【００２０】図２は記憶回路の基本単位をなす記憶セル
１１の一つの構成を示す回路図である。

【００２１】この記憶セル１１は情報を蓄える記憶素子
としてのキャパシタ１４を備え、その一端は接地され、
他端には第１のワード線ＷＬ１にゲートが接続され、第
１の転送ゲートをなす第１のＭＯＳトランジスタ１５が
第１のビット線との間に接続され、また第２のワード線
ＷＬ２にゲートが接続され、第２の転送ゲートをなす第
２のＭＯＳトランジスタ１６が第２のビット線ＢＬ２と
の間に接続されている。第２のワード線ＷＬ２は第１の
ワード線ＷＬ１とは直交して第１のビット線ＢＬ１と平
行になっており、同様に第２のビット線ＢＬ２は第１の
ビット線ＢＬ１とは直角方向に配設され、第１のワード
線ＷＬ１と平行となっている。

【００２２】このような記憶セルでは、第１のワード線
ＷＬ１が活性化されると第１の転送ゲート１５が導通
し、キャパシタ１４は第１のビット線ＢＬ１と接続さ
れ、第２のワード線ＷＬ２が活性化されると第２の転送
ゲート１６が導通してキャパシタ１４は第２のビット線
ＢＬ２と接続されることになる。なお、第１のカラムア
ドレスデコーダから発生するビット線選択信号の数と第
１のビット線の数は同じである。

【００２３】このような記憶セルはマトリクス状に配設
され、同一行に属する記憶セルは上述した第１および第
２のワード線がペアとして共通に接続される。また、同
一列に属する記憶セルは上述した第１および第２のビッ
ト線がペアとして共通に接続される。なお、図２におい
ては、便宜上横方向を列、縦方向を行として表現してい
る。

【００２４】図１に戻ると、記憶回路１０に対してアク
セスを行うため、アドレスデータ中のロウアドレスから
第１のワード線を選択する第１ワード線選択信号を得る
ロウアドレスデコーダ２０、アドレスデータ中のカラム
アドレスから第１のビット線を選択する第１ビット線選
択信号を得る第１のカラムアドレスデコーダ３０および
カラムアドレスから第２のワード線を選択する第２ワー
ド線選択信号を得るカラムアドレスデコーダ４０が設け
られている。これらの動作については後に詳述する。

【００２５】記憶回路からの読出しデータはビット線対
ＢＬ１およびＢＬ２に出力される。なお、図１において
はビット線は複数対のうちの１対のみが示されている。
これらのビット線には排他的論理和回路であるパリティ
検出回路５０が接続されており、複数の第１のビット線
の情報から第１のパリティ信号を得、複数の第２のビッ
ト線の情報から第２のパリティ信号を得ている。

【００２６】このパリティ検出部５０の出力であるパリ
ティ信号はパリティ信号記憶部６０で記憶される。

【００２７】このパリティ信号記憶部６０で記憶された
パリティ信号とビット線対のデータはパリティ判定部７
０で判定が行われる。パリティ判定部７０は排他的論理
和回路より成っており、複数の第１のビット線信号と第
１のパリティ信号から第１の判定信号を得、複数の第２
のビット線信号と第２のパリティ信号から第２の判定信
号を得ている。

【００２８】これらの第１および第２の判定信号は誤り
訂正部８０に送られる。この誤り訂正部８０はロウアド
レスデコーダから出力されるビット線選択信号と第１の
カラムアドレスデコーダ３０から出力される第１のワー
ド線信号で選択される記憶素子から得られたデータ情報
とパリティ判定部７０から出力された第１のパリティ判
定信号と第２のパリティ判定信号により表１に示す判定
表に従い、データ情報を訂正して読出しデータとして出
力する。即ち、表１から明らかなように、第１のパリテ
ィ判定信号と第２のパリティ判定信号がともに“φ”レ
ベルにある時のみデータ情報のレベルを反転して出力す
る。

【００２９】以上の構成を有する記憶集積回路の動作を
図１のブロック図と図３のタイミングチャートを参照し
て説明する。

【００３０】まず、書き込み動作について説明する。

【００３１】各デコーダに与えられるアドレスデータは
図３に示すようにカラムアドレスＣ１、Ｃ２、ロウアド
レスＲが多重化されたものである。

【００３２】ローアドレスデコーダ２０はＲＡＳ(Rando
m Access Strobe)信号に同期して入力されるアドレスデ
ータ中のロウアドレスデータＲにより第１のワード線信
号ＷＤ１を出力する。また、第１のカラムアドレスデコ
ーダ３０はＣＡＳ(Column Address Strobe) 信号に同期
して入力されるカラムアドレス信号Ｃ１によりビット線
選択信号ＢＴを出力する。一方、第２のカラムアドレス
デコーダ４０はＲＡＳ信号が高レベルにあり、書き込み
信号ＷＲＴの立ち下がりに同期してカラムアドレス信号
Ｃ２により第２のワード線信号ＷＤ２を出力する。

【００３３】カラムアドレス信号Ｃ１、Ｃ２のアドレス
情報はここでは同一としている。これは、データのアク
セスを円滑に行ってアクセス時間を短縮するためであ
り、同じアドレス情報を２度与えている。したがって、
アクセス時間を問題にしない場合には図１の第１のカラ
ムアドレスデコーダ３０の出力で代用することができ
る。

【００３４】データの書き込みはビット線選択信号ＢＴ
により選択された第１のビット線ＢＬ１上に書込みデー
タを印加し、書き込み信号ＷＲＴを与えることにより第
１のワード線信号ＷＤ１で指定される記憶素子に書き込
みデータが記憶される。

【００３５】このとき、第１のワード線信号ＷＤ１の入
力により第１のワード線信号ＷＤ１が与えられるワード
線ＷＬ１に接続されている記憶素子の情報が第１のビッ
ト線ＢＬ１上に出力される。

【００３６】また、前述したように、第２のワード線信
号ＷＤ２はカラムアドレスから作成され、第２のワード
線ＷＬ２に与えられ、このワード線ＷＬ２に接続されて
いる記憶素子の情報が第２のビット線ＢＬ２に出力され
る。

【００３７】図４は各データの読出し方向を示す説明図
であり、第１および第２のワード線の信号、第１及び第
２のビット線の信号についてそれぞれの方向が直交して
いることが理解される。

【００３８】次に、パリティ検出部５０は書込みデータ
を印加している状態での複数の第１のビット線ＢＬ１上
の信号から第１のパリティ信号ＰＴ１を、複数の第２の
ビット線ＢＬ２上の信号から第２のパリティ信号ＰＴ２
を生成する。

【００３９】ここでは奇数パリティを例にとって説明す
る。第１のビット線信号数はロウアドレス信号の最大ア
ドレス数、第２のビット線信号数はカラムアドレス信号
の最大アドレス数とそれぞれ一致する。仮にすべての第
１のビット線ＢＬ１の信号についての排他論理和が
“１”レベルである場合、第１のパリティ信号ＰＴ１は
“０”レベルとなる。又、すべての第１のビット線ＢＬ
１の信号についての排他論理和が“０”レベルである場
合、第１のパリティ信号ＢＬ１は“１”レベルとなる。

【００４０】同様にして第２のビット線ＢＬ２について
も第２のパリティ信号ＰＴ２が生成される。

【００４１】例えば、２Ｍビットの容量のメモリを考え
た場合、２Ｋのワード線と１Ｋのビット線選択信号から
特定のメモリセルの情報の書き込み／読出しを行うこと
ができる。特定のワード線が選択されたとき、このワー
ド線に接続されたセルの情報とこれに直交する方向（カ
ラム方向）の情報が出力される。

【００４２】すなわち、ロウアドレスデコーダ２０の出
力ＷＤ１により図４の第１のビット線信号が１Ｋビット
分生成され、また、第２のカラムアドレスデコーダ出力
ＷＤ２により図４の第２のビット線信号が２Ｋ分生成さ
れる。データ書き込みの場合、図１の第１のカラムアド
レスデコーダ３０の出力ＢＴで選択された図４の第１、
２のビット線信号の各々１本の信号が書き込みデータに
より変化する。そして、上記１Ｋ分の第１のビット線信
号から図３のロウアドレスＲに対するパリティ信号が１
ビット、図３のＣ１アドレスに対するパリティ信号が１
ビット生成される。この結果、図１のＷＤ１に対するパ
リティが１Ｋビット、ＷＤ２に対するパリティが２Ｋビ
ット生成される。

【００４３】これらのパリティはパリティ検出部５０で
排他的論理和が得られて第１のパリティ信号ＰＴ１と第
２のパリティ信号ＰＴ２が得られ、記憶素子へのデータ
の書込み後にパリティ信号記憶部６０より記憶される。

【００４４】そしてパリティ判定部では図３のロウアド
レスＲに対する図４の第１のビット線ＢＬ１の信号と同
アドレスＲに対する第１のパリティ信号ＰＴ１による判
定結果ＪＤ１と、図３のアドレスＣ１に対する図４の第
２のビット線ＢＬ２の信号と同アドレスＣ１に対するパ
リティ信号ＰＴ２による判定結果ＪＤ２が出力され、誤
り訂正部８０では両判定結果とも誤り（“０”レベル）
と判定した場合にデータの訂正を行う。

【００４５】次に読出しの場合、データのビット線上へ
の出力までの動作は書込みの場合と同じである。パリテ
ィ信号検出部５０はデータ読出しに同期して第１のワー
ド線信号ＷＤ１に対応する第１のパリティ信号ＰＴ１と
第２のワード線信号ＷＤ２に対応する第２のパリティ信
号ＰＴ２を出力する。

【００４６】これらはデータ読出し後にパリティ信号記
憶部６０で記憶され、そしてパリティ判定部７０では複
数の第１のビット線ＢＬ１の信号と第１のパリティ信号
ＰＴ１の排他論理和を取り、第１の判定信号ＪＤ１を生
成する。同様にして、複数の第２のビット線ＢＬ２の信
号と第２のパリティ信号ＰＴ２の排他論理和を取り第２
の判定信号ＪＤ２を生成する。

【００４７】これらの判定信号は誤り訂正部８０に送ら
れ、ここで記憶回路から出力された、ビット線選択信号
ＢＬ１と第１のワード線信号ＷＤ１で選択される記憶素
子のデータ情報ＤＴと第１のパリティ判定信号ＪＤ１と
第２のパリティ判定信号ＪＤ２により表１に示す判定表
に従い、データ情報（Ｒ）を訂正し、出力データ（ＤOU
T ）として出力する。即ち、第１のパリティ判定信号Ｊ
Ｄ１と第２のパリティ判定信号ＪＤ２がともに“０”レ
ベルにある時はセルの不良が発生してデータが違ってい
ると考えられるので、この場合のみデータ情報レベルを
反転して出力することにより正しい値に修正することが
できる。

【表１】

【００４８】本発明の実施例では奇数パリティでの構成
例で説明したが偶数パリティでも同様の結果が得られ
る。

【００４９】又、第１のカラムデコーダ回路３０と第２
のカラムデコーダ回路４０は別個に設けられるものとし
て説明したが、両者の出力タイミングは異なるので、１
つのカラムデコーダを共通に使用することができる。

【００５０】又、第２のビット線信号を出力しない場
合、誤り訂正機能を停止する機能を設ける事により、従
来の記憶集積回路と同様の動作をさせることも可能であ
る。

【００５１】

【発明の効果】本発明によれば、同じセルを互いに直交
方向に配置された線について読出しを行い、読出しデー
タをもとに不良セルを発見して正しいデータに修正する
ようにしているので、集積回路やボードの交換をする事
なく正常な情報を出力することができる。また、長期的
な信頼性を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明にかかる記憶集積回路の１実施の形態に
かかる構成を示すブロック図。

【図２】記憶セルの構成を示す回路図。

【図３】本発明にかかる記憶集積回路の１実施の形態に
おける動作を説明するタイミングチャート。

【図４】本発明にかかる記憶集積回路でのデータの読出
し方向を示す説明図。

【図５】従来のリペアセルを用いる不良記憶集積回路の
救済方法を示す説明図。

【符号の説明】

１０ 記憶回路 １１ 記憶セル ２０ ロウアドレスデコーダ ３０ 第１のカラムアドレスデコーダ ４０ 第２のカラムアドレスデコーダを ５０ パリティ検出部 ６０ パリティ信号記憶部 ７０ パリティ判定部 ８０ 誤り訂正部

Claims (6)

【特許請求の範囲】
1. 【請求項１】１つの記憶素子と、この記憶素子に接続さ
   れ、第１のビット線および第１のワード線により選択さ
   れる第１の転送ゲート、前記第１のビット線と直交する
   第２のビット線および前記第１のワード線と直交する第
   ２のワード線により選択される第２の転送ゲートとを有
   する記憶セルが複数個マトリクス状に配設された記憶部
   と、 アドレスデータのうちロウアドレスをデコードして前記
   第１のワード線のいずれかを選択するロウアドレスデコ
   ーダと、 前記アドレスデータのうちカラムアドレスをデコードし
   て前記第１のビット線のいずれかを選択する第１のカラ
   ムアドレスデコーダと、 前記アドレスデータのうちロウアドレスが活性化されて
   いない時点のカラムアドレスをデコードして前記第２の
   ワード線のいずれかを選択する第２のカラムアドレスデ
   コーダと、 前記第１のビット線間に現れる信号の不一致および第２
   のビット線間に現れる信号の不一致に基づいてデータの
   誤りを発見する判定部と、この判定部の判定結果に基づ
   いて出力データを修正した上で出力する訂正部とを備え
   た記憶集積回路装置。
2. 【請求項２】前記判定部は前記第１のビット線間に現れ
   るデータの不一致を第１のパリティ信号として検出する
   第１の排他的論理和回路と、 前記第２のビット線間に現れるデータの不一致を第２の
   パリティ信号として検出する第２の排他的論理和回路
   と、 前記第１の排他的論理和回路の出力と前記第１のビット
   線に現れたデータとの不一致を第１のパリティ判定信号
   として検出する第３の排他的論理和回路と、 前記第２の排他的論理和回路の出力と前記第２のビット
   線に現れたデータとの不一致を第２のパリティ判定信号
   として検出する第４の排他的論理和回路とを備えたこと
   を特徴とする請求項１に記載の記憶集積回路装置。
3. 【請求項３】前記第１および第２の排他的論理和回路の
   出力を保持するパリティ記憶部をさらに備え、前記第３
   および第４の排他的論理和回路は前記パリティ記憶部に
   記憶されたデータと前記第１および第２のビット線に現
   れたデータとの不一致を検出するものであることを特徴
   とする請求項２に記載の記憶集積回路回路。
4. 【請求項４】前記情報訂正回路は、前記第１および第２
   のパリティ判定信号に基づいて出力情報を正しく訂正す
   るものである請求項２に記載の記憶集積回路回路。
5. 【請求項５】第１及び第２のカラムアドレスデコーダは
   時分割で使用される１つのカラムアドレスデコーダで構
   成したことを特徴とする請求項１に記載の記憶集積回
   路。
6. 【請求項６】メモリセルに対して第１のワード線と第２
   のビット線とを平行に、第２のワード線と第１のビット
   線とを平行に配置し、前記第１および第２のワード線、
   第１および第２のビット線をそれぞれ直交配置し、異な
   るタイミングでこれらの線に読み出された信号をもとに
   ビット単位でのデータ修正を行うようにした記憶集積回
   路。