JP2005056238A - ２次元メモリアクセス方法および演算処理装置 - Google Patents

Abstract

【課題】 簡単なハードウェア構成によって、柔軟に２次元メモリのアドレス指定を行うこと。
【解決手段】 演算処理装置１は、命令コードに含まれるインデックス値を上位および下位の５ビットに分割し、上位５ビットを縦方向のインデックス値として、下位５ビットを横方向のインデックス値として解釈することにより、メモリ１０の参照先アドレスを指定することが可能である。したがって、命令コード内の限られたビット数によって、縦方向および横方向の柔軟な２次元アドレス指定を行うことが可能となる。また、そのためのハードウェア構成として、乗算器等の大規模な回路構成となるユニットを備えることなく、より簡単な構成を有する減算器４１によって、２次元メモリアクセスのためのアドレス修飾の値を算出することが可能である。
【選択図】 図１

Description

本発明は、２次元的に配列されたメモリにアクセスするための２次元メモリアクセス方法およびそれを用いた演算処理装置に関する。

従来、２次元メモリにおいて、不規則なアドレス順序でデータを読み出したり、書き込んだりすることが行われている。例えば、画像処理においては、１枚の画像データの中で、特定のブロックのデータをメモリからレジスタに格納する場合、ブロックの一行分の画素データをレジスタに格納した後、ブロックの次行の画素データを読み込むために、２次元メモリ上の所定長離れたアドレスが参照される。

一方、２次元的に配列されたメモリにおいても、メモリ内部では、各行が連続して連なる１次元的なメモリとしてアドレスを付与されていることが一般的である。そのため、上述のように、不規則なアドレス順序で２次元メモリにアクセスする場合、縦方向への参照アドレスの変更は、アドレスの簡単なインクリメントでは行うことができない。
そこで、２次元メモリのアクセス方法として、種々の方法が提案されている。

例えば、特開平３−１３７７２２号公報には、２次元アドレスによる指定に対応した構成を有するメモリに関する技術が開示されている。
また、特開昭６３−６６４５号公報には、２次元アドレスを１次元アドレスに変換し、メモリ上の実アドレスを指定する方法に関する技術が開示されている。
しかし、これら従来の技術においては、アドレス変換のために設けられるハードウェアが比較的複雑なものとなり、消費電力が高くなるという問題がある。

さらに、特開平３−１３７７２２号公報に記載された技術のように、メモリ側で２次元アドレスに対応する構成とする場合、汎用的なメモリセルを使用することができず、拡張性が低下する、あるいは、製造コストが増大するといった問題もある。
また、特開昭６３−６６４５号公報に記載された技術のように、２次元アドレスと１次元アドレスとを変換するハードウェアを備える場合、アドレスの変換に伴って、アクセススピードが低下する場合があるという問題もある。

一方、画像処理等においては、命令コード中に、メモリ上のアドレス修飾パターンを示すインデックス値を直接埋め込むアドレス指定方法（即値指定）が用いられる場合がある。
即値指定を用いる場合、上述の公報に記載された技術のように複雑なハードウェア構成とすることなく、一般に、比較的簡単なハードウェア構成でアドレス変換を行うことができる。

そのため、上述の技術に比べ、ハードウェア規模が小さくなり、消費電力を低減することが可能となる。
また、ハードウェアの実行速度を向上させることができ、アクセススピードの低下を防止することができる。
さらに、汎用的なメモリセルを使用することができるため、拡張性を確保できると共に、製造コストの増大を防止することが可能となる。
特開平３−１３７７２２号公報 特開昭６３−６６４５号公報

しかしながら、即値指定を用いてアドレスの指定を行う場合、データ長が限られている命令コード内にインデックス値を含めることとなる。
そのため、インデックス値として大きなビット数を割り当てることが困難であり、指定できるメモリのアドレス範囲が限られるという問題があった。特に、２次元メモリの参照アドレスを縦方向に変更する場合、１次元アドレスにおいて大きな値を加算する必要があり、指定できるアドレス範囲が限られることが大きな問題となる。

このように、２次元メモリのアクセスにおいて、簡単なハードウェア構成によって、柔軟に２次元メモリ上のアドレス修飾を行うことは困難であった。
本発明の課題は、簡単なハードウェア構成によって、柔軟に２次元メモリのアドレス指定を行うことである。

以上の課題を解決するため、本発明は、
即値アドレスコード（インデックスレジスタの指定ではなく、インデックス値を直接示すコード）を含む命令コードに基づいて、２次元メモリ上の所定アドレスにアクセスするための２次元メモリアクセス方法であって、前記即値アドレスコードを複数の部分コード（例えば、上位および下位）に分割し、第１の部分コード（例えば、発明の実施の形態中の“Ｉｍｍ［９：５］”）を用いて、前記２次元メモリの縦方向のアドレスを指定し、第２の部分コード（例えば、発明の実施の形態中の“Ｉｍｍ［４：０］”）を用いて、前記２次元メモリの横方向のアドレスを指定する２次元アクセスを行うことを特徴としている。

また、前記即値アドレスコードを１次元アドレスとして解釈し、前記２次元メモリへのアクセスを行うリニアアクセスと、前記２次元アクセスとを切り替えることを特徴としている。
即ち、２次元アクセス方式とリニアアクセス方式とが切り替え可能である。
また、前記命令コードには、前記２次元メモリにおいて参照基準となるアドレス（ベースアドレス）を指定するベースセレクトコード（例えば、図１の“Base-sel”）が含まれ、該ベースセレクトコードによって指定されたアドレスに基づいて、前記リニアアクセスと、前記２次元アクセスとを切り替えることを特徴としている。

また、本発明は、
即値アドレスコードを含む命令コードに基づいて、２次元メモリ上の所定アドレスにアクセスする演算処理装置であって、前記即値アドレスコードを複数の部分コードに分割し、第１の部分コードを用いて、前記２次元メモリの縦方向のアドレスを指定し、第２の部分コードを用いて、前記２次元メモリの横方向のアドレスを指定する２次元アクセスを行うメモリアクセス手段（例えば、図１のロード／ストア部４０）を備えることを特徴としている。

また、前記命令コードには、前記２次元メモリにおいて参照基準となるアドレスを指定するベースセレクトコードが含まれ、前記メモリアクセス手段は、前記第１の部分コードおよび第２の部分コードの一方から、他方の部分コードの符号ビット列を減算し、その減算結果を上位側に、前記他方の部分コードを下位側に含めて、前記２次元メモリの縦方向あるいは横方向のサイズに応じた所定サイズのインデックスコードとする減算手段と、前記ベースセレクトコードによって指定されるアドレスと、前記減算手段によって出力されたインデックスコードとを加算して前記２次元メモリ上の参照先アドレスとする加算手段とをさらに備えることを特徴としている。

即ち、２次元アクセスにおけるインデックスコードを算出する際に、乗算を行うことなく、減算手段によって所定ビット分の減算処理を行えばよいため、回路規模の縮小、処理速度の向上および消費電力の低減を図ることができる。
前記ベースセレクトコードによって指定されるアドレスに基づいて、前記即値アドレスコードと、前記減算手段によって出力されたインデックスコードとのいずれかを選択して、前記加算手段に出力する選択手段（例えば、図１の比較器４２およびマルチプレクサ４３）をさらに備え、前記ベースセレクトコードによって指定されるアドレスと、前記加算手段は、前記選択手段によって出力されたコードとを加算して前記２次元メモリ上の参照先アドレスとすることを特徴としている。

本発明によれば、命令コードに含まれる即値アドレスコードを上位および下位等の複数部分に分割し、そのうちの１つの部分を縦方向のアドレス指定に、他の部分を横方向のアドレス指定に用いることにより、２次元メモリの参照先アドレスを指定することが可能である。
したがって、命令コード内の限られたビット数によって、縦方向および横方向の柔軟な２次元アドレス指定を行うことが可能となる。

また、大規模な回路構成となる乗算等を行うことなく、より簡単な構成となる減算によって、２次元メモリアクセスのためのアドレス値を算出することが可能である。
そのため、回路規模が小さくなると共に、処理の高速化が実現され、消費電力を低減することが可能となる。
即ち、本発明によれば、簡単なハードウェア構成によって、柔軟に２次元メモリのアドレス指定を行うことが可能となる。

以下、図を参照して本発明に係る演算処理装置の実施の形態を説明する。
まず、構成を説明する。
図１は、本発明を適用した演算処理装置１の構成を示す図である。
図１において、演算処理装置１は、メモリ１０と、フェッチ部２０と、レジスタファイル３０と、ロード／ストア部４０とを含んで構成される。なお、図１においては、演算処理装置１を構成する各部のうち、本発明の説明に必要となる一部について図示し、他の部分は図示を省略している。また、以下の説明において、“（データ名）［ｍ：ｎ］”と表記する場合、“データ名”によって表されるデータにおいて、第ｍビットから第ｎビットまでの部分を示している。

メモリ１０は、２次元メモリによって構成され、内部では、各行が連続して連なる１次元的なメモリとしてアドレスが付与されている。なお、ここでは、メモリ１０の縦方向および横方向のサイズをそれぞれ２５６バイトであるものとして説明する。
また、メモリ１０は、演算処理装置１に与えられる命令コードおよび演算対象となるデータを記憶している。

フェッチ部２０は、命令バスを介してメモリ１０から命令コードをフェッチし、一時的に記憶する。
また、フェッチ部２０は、命令コードに含まれるベースアドレスが格納されたレジスタを指定するBase-selコードと、ベースアドレスに対し、メモリ１０上のアドレス修飾パターンを示すインデックス値とを分離する。

そして、フェッチ部２０は、Base-selコードをレジスタファイル３０に出力し、インデックス値をロード／ストア部４０に出力する。なお、本実施の形態における命令コードは、いわゆる即値指定によるものであり、インデックス値として、アドレス修飾の方法が直接埋め込まれている。
レジスタファイル３０は、スカラーレジスタおよびベクトルレジスタを含んで構成され、メモリ１０から読み出されたデータおよび演算結果を一時的に記憶する。

また、レジスタファイル３０は、フェッチ部２０から入力されたBase-selコードに示されるアドレスのレジスタから、ベースアドレスを読み出し、ロード／ストア部４０に出力する。
ロード／ストア部４０は、フェッチ部２０に記憶された命令コードがロード命令である場合に、メモリ１０から命令コードあるいはデータを読み出したり、命令コードがストア命令である場合に、メモリ１０にデータを書き込んだりする。

また、ロード／ストア部４０は、レジスタファイル３０から入力されるベースアドレスに応じて、入力されたインデックス値を１次元アドレスにおけるアドレス修飾の値として解釈するリニアアクセス方式と、入力されたインデックス値を２次元アドレスにおけるアドレス修飾の値として解釈する２次元アクセス方式とのいずれかを切り替えて処理する。
リニアアクセス方式の場合、ロード／ストア部４０は、従来と同様に、ベースアドレスに対し、インデックス値を加算してメモリ１０上の参照先アドレスとする。

一方、２次元アクセス方式の場合、ロード／ストア部４０は、フェッチ部２０から入力される１０ビットのインデックス値（Ｉｍｍ［９：０］）を、上位５ビット（Ｉｍｍ［９：５］）と、下位５ビット（Ｉｍｍ［４：０］）とに分割する。そして、ロード／ストア部４０は、上位５ビットをメモリ１０の縦方向のインデックス値として解釈し、下位５ビットをメモリ１０の横方向のインデックス値として解釈する。このとき、上位および下位５ビットの値は、それぞれ符号付きで解釈され、１０進数で−１６〜１５までの値を指定可能である。

そして、ロード／ストア部４０は、インデックス値の上位５ビットを２５６倍（２進数で８ビット左シフト）した値と、下位５ビットの値とを加算し、メモリ１０上の参照先アドレスの値（ＴｒｇｔＡｄｄ）を算出する（ＴｒｇｔＡｄｄ＝Ｉｍｍ［９：５］×２５６（１０進値）＋Ｉｍｍ［４：０］）。なお、参照先アドレス（ＴｒｇｔＡｄｄ）は、メモリ１０内で付与された１次元アドレスを示している。

このように、インデックス値（Ｉｍｍ［９：０］）を上位および下位の５ビットに分割し、上位５ビットを縦方向のアドレスの指定に、下位５ビットを横方向のアドレスの指定に用いることで、アドレス修飾が可能な横方向の範囲が５ビットのアドレス範囲に限られることとなる。しかしながら、アドレス修飾が可能な縦方向の範囲が５ビット（符号ビットを含めると±１６行の合計３２行）まで拡大されることとなり、メモリ１０においてブロック状に分布するデータを参照することが容易となる。

ここで、ロード／ストア部４０の構成について、詳細に説明する。
図１において、ロード／ストア部４０は、減算器４１と、比較器４２と、マルチプレクサ４３と、加算器４４とを含んで構成される。
減算器４１は、フェッチ部２０から入力された１０ビットのインデックス値のうち、上位５ビット（Ｉｍｍ［９：５］）を２５６倍（８ビット左シフト）する。

また、減算器４１は、フェッチ部２０から入力された１０ビットのインデックス値のうち、下位５ビット（Ｉｍｍ［４：０］）を上位８ビット分符号拡張する。
そして、減算器４１は、Ｉｍｍ［９：５］を２５６倍した値（ｅｘｈ［１２：０］）と、Ｉｍｍ［４：０］を符号拡張した値（ｅｘｌ［１２：０］）との減算処理を行う。
ここで、符号拡張された値（ｅｘｌ［１２：０］）の１３ビット中、ｅｘｈ［１２：０］においてＩｍｍ［９：５］がシフトされている最上位４ビットと加算される部分は、符号ビット（Ｉｍｍ［４］）によって埋められた部分である。即ち、Ｉｍｍ［４：０］の最上位ビット（Ｉｍｍ［４］）が“１”である場合、２進数で“１１１１１”（１０進数で“−１”）であり、“０”である場合、“２進数で０００００”（１０進数で“０”）である。

したがって、Ｉｍｍ［４］が“１”である場合、ｅｘｈ［１２：８］の最上位５ビット分それぞれについて、“−１”の減算を行えば足りることとなる。
そこで、減算器４１は、その減算結果である５ビット（ＩｍＣ［１２：８］）を、Ｉｍｍ［４：０］を符号拡張した値（ｅｘｌ［１２：０］）の上位５ビットと置換する。
その結果得られる値（ＩｍＣ［１２：０］）は、命令コード中に示された２次元アドレスが、メモリ１０内で付与された一次元アドレスに変換されたものとなっている。

比較器４２は、レジスタファイル３０から入力されるベースアドレスの最上位ビットの値が“０”あるいは“１”のいずれであるかに応じて、マルチプレクサ４３に、Ｉｍｍ［９：０］およびＩｍＣ［１２：０］の２つの入力信号のいずれかを選択させるための選択信号を出力する。
即ち、ベースアドレスの値は、３２ビットのデータとして構成されており、縦横それぞれ８ビットのアドレスを指定するために、下位１６ビットが使用されている。したがって、上位１６ビットは、アドレスの指定に用いられていないことから、ベースアドレスにおける最上位の１ビットを使用して、命令コード中のインデックス値を減算器４１によって２次元メモリアクセス用に変換するか否かを切り替えるものとする。具体的には、ベースアドレスの最上位ビットが“１”である場合、インデックス値を２次元メモリアクセス用に変換するためにＩｍｍ［９：０］が選択され、ベースアドレスの最上位ビットが“０”である場合、命令コード中のインデックス値をそのまま使用してアドレス修飾を行うためにＩｍＣ［１２：０］が選択される。

なお、ベースアドレスの最上位１ビットによって２次元メモリアクセス用にインデックス値を変換するか否かを切り替える場合の他、ベースアドレス中に、２次元メモリアクセス用にインデックス値を変換するか否かを示すビットパターンを含めておき、そのビットパターンを比較器４２が判定することによって、切り替えを行うこととしてもよい。
マルチプレクサ４３は、フェッチ部２０からＩｍｍ［９：０］が入力されると共に、減算器４１からＩｍＣ［１２：０］が入力される。

そして、マルチプレクサ４３は、比較器４２から入力される選択信号に基づいて、入力されたＩｍｍ［９：０］およびＩｍＣ［１２：０］のいずれかを選択して加算器４４に出力する。
加算器４４は、レジスタファイル３０から入力されるベースアドレスの値と、マルチプレクサ４３から入力される値とを加算し、メモリ１０上の参照先アドレスの値として、アドレスバスに出力する。

次に、図１を参照して、演算処理装置１の動作を説明する。
図１において、初めに、命令バスを介して、フェッチ部２０に命令コードが入力される。
すると、フェッチ部２０は、命令コードのBase-selコードと、インデックス値（Ｉｍｍ［９：０］）とを分離し、Base-selコードをレジスタファイル３０に、インデックス値（Ｉｍｍ［９：０］）をロード／ストア部４０に出力する。

Ｉｍｍ［９：０］が入力されたロード／ストア部４０は、Ｉｍｍ［９：０］をそのままマルチプレクサ４３に入力すると共に、減算器４１によって２次元メモリアクセス用のアドレス（ＩｍＣ［１２：０］）に変換してマルチプレクサ４３に入力する。
一方、Base-selコードが入力されたレジスタファイル３０は、Base-selコードに示されるアドレスのレジスタからベースアドレスを読み出し、比較器４２および加算器４４に出力する。

そして、比較器４２は、ベースアドレスの最上位ビットが“１”あるいは“０”のいずれであるかに応じた選択信号をマルチプレクサ４３に出力する。
マルチプレクサ４３は、比較器４２から入力される選択信号に応じて、Ｉｍｍ［９：０］およびＩｍＣ［１２：０］のいずれかを選択して加算器４４に出力する。
すると、加算器４４は、ベースアドレスと、マルチプレクサ４３から入力された値（ベースアドレスに対する相対アドレス値）を加算してメモリ１０上の参照先アドレスを算出し、アドレスバスを介してメモリ１０に出力する。

このように命令コード中のインデックス値を２次元メモリアクセス用に変換した結果、縦方向に参照アドレスを変更する際に、特に有用なものとなる。
図２は、メモリ１０において、参照先アドレスが変更される状態を示す図である。
図２においては、まず、メモリ１０における第１行第１列（左上）から下方向に１行ずつ参照先アドレスが変更される。このとき、２次元メモリアクセス用にインデックス値を変換する場合、縦方向のインデックス値において、“１”ずつインクリメントすれば足りることとなる。

一方、１次元アドレスとして同様の処理を行う場合、アドレスを１０進数で“２５６”加算（２進数で８ビット加算）することとなる。
続いて、図２において、メモリ１０の第１列第７列のアドレスから第１行第２列（右の行の最上部）に参照先アドレスがジャンプする。このとき、２次元メモリアクセス用にインデックス値を変換する場合、縦方向のインデックス値において“−７”、横方向のインデックス値において“＋１”の加減算を行えば足りることとなる。即ち、例えば、８×８のアドレス範囲における参照先の変化であれば、縦横それぞれの方向について、符号ビットを含めて４ビットずつ、合計８ビットで参照先アドレスの指定を行うことが可能である。

一方、１次元アドレスとして同様の処理を行う場合、アドレスを１０進数で２５６×８行＝２０４６だけ減算する必要がある。即ち、符号ビットを含めて、２進数で１２ビットの加減算を行う必要がある。
以上のように、本実施の形態に係る演算処理装置１は、命令コードに含まれるインデックス値を上位および下位の５ビットに分割し、上位５ビットを縦方向のインデックス値として、下位５ビットを横方向のインデックス値として解釈することにより、メモリ１０の参照先アドレスを指定することが可能である。

したがって、命令コード内の限られたビット数によって、縦方向および横方向の柔軟な２次元アドレス指定を行うことが可能となる。
また、そのためのハードウェア構成として、乗算器等の大規模な回路構成となるユニットを備えることなく、より簡単な構成を有する減算器４１によって、２次元メモリアクセスのためのアドレス修飾の値を算出することが可能である。

したがって、回路規模が小さくなると共に、処理の高速化が実現され、消費電力を低減することが可能となる。また、乗算処理等の複雑な処理を行わないことから、マルチプレクサ４３に入力されるデータにおいて大きな遅延が発生することを防止することができる。
さらに、本実施の形態に係る演算処理装置１は、ベースアドレスの値に基づいて、リニアアクセス方式による処理（インデックス値を１次元アドレスとして解釈する処理）と、２次元アクセス方式による処理（インデックス値を分割し、縦横のインデックス値としてそれぞれ解釈する処理）とを切り替えることが可能である。

したがって、２次元アクセスを行うための専用のアドレスバスを備えることなく、メモリ１０の実アドレス空間を、２つのアクセス方式に応じて使い分けることが可能となる。
例えば、メモリ１０の実アドレス空間を２つの領域に分割し、一方の領域にプログラムを、他方の領域にデータを記憶しておく。一般に、プログラムが記憶されたアドレスにアクセスする場合、リニアアクセスで足り、データが記憶されたアドレスにアクセスする場合、２次元アクセスが必要となることが多い。

そのため、ベースアドレスがいずれの領域を指定しているかに応じて、プログラムの領域を指定していればリニアアクセスを行い、データの領域を指定していれば２次元アクセスを行うといったことが可能である。
さらに、メモリ１０から２次元アクセスによって読み出したデータを、メモリ１０の所定領域にリニアアクセスによって記憶するといったことも可能となる。

本発明を適用した演算処理装置１の構成を示す図である。 メモリ１０において、参照先アドレスが変更される状態を示す図である。

符号の説明

１ 演算処理装置，１０ メモリ，２０ フェッチ部，３０ レジスタファイル，４０ ロード／ストア部，４１ 減算器，４２ 比較器，４３ マルチプレクサ，４４ 加算器

Claims (6)

1. 即値アドレスコードを含む命令コードに基づいて、２次元メモリ上の所定アドレスにアクセスするための２次元メモリアクセス方法であって、
   前記即値アドレスコードを複数の部分コードに分割し、第１の部分コードを用いて、前記２次元メモリの縦方向のアドレスを指定し、第２の部分コードを用いて、前記２次元メモリの横方向のアドレスを指定する２次元アクセスを行うことを特徴とする２次元メモリアクセス方法。
2. 前記即値アドレスコードを１次元アドレスとして解釈し、前記２次元メモリへのアクセスを行うリニアアクセスと、前記２次元アクセスとを切り替えることを特徴とする請求項１記載の２次元メモリアクセス方法。
3. 前記命令コードには、前記２次元メモリにおいて参照基準となるアドレスを指定するベースセレクトコードが含まれ、該ベースセレクトコードによって指定されたアドレスに基づいて、前記リニアアクセスと、前記２次元アクセスとを切り替えることを特徴とする請求項２記載の２次元メモリアクセス方法。
4. 即値アドレスコードを含む命令コードに基づいて、２次元メモリ上の所定アドレスにアクセスする演算処理装置であって、
   前記即値アドレスコードを複数の部分コードに分割し、第１の部分コードを用いて、前記２次元メモリの縦方向のアドレスを指定し、第２の部分コードを用いて、前記２次元メモリの横方向のアドレスを指定する２次元アクセスを行うメモリアクセス手段を備えることを特徴とする演算処理装置。
5. 前記命令コードには、前記２次元メモリにおいて参照基準となるアドレスを指定するベースセレクトコードが含まれ、
   前記メモリアクセス手段は、
   前記第１の部分コードおよび第２の部分コードの一方から、他方の部分コードの符号ビット列を減算し、その減算結果を上位側に、前記他方の部分コードを下位側に含めて、前記２次元メモリの縦方向あるいは横方向のサイズに応じた所定サイズのインデックスコードとする減算手段と、
   前記ベースセレクトコードによって指定されるアドレスと、前記減算手段によって出力されたインデックスコードとを加算して前記２次元メモリ上の参照先アドレスとする加算手段と、
   をさらに備えることを特徴とする請求項４記載の演算処理装置。
6. 前記ベースセレクトコードによって指定されるアドレスに基づいて、前記即値アドレスコードと、前記減算手段によって出力されたインデックスコードとのいずれかを選択して、前記加算手段に出力する選択手段をさらに備え、
   前記ベースセレクトコードによって指定されるアドレスと、前記加算手段は、
   前記選択手段によって出力されたコードとを加算して前記２次元メモリ上の参照先アドレスとすることを特徴とする請求項５記載の演算処理装置。

Images