JP3139384B2 - 画像処理装置 - Google Patents
画像処理装置Info
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- JP3139384B2 JP3139384B2 JP08228691A JP22869196A JP3139384B2 JP 3139384 B2 JP3139384 B2 JP 3139384B2 JP 08228691 A JP08228691 A JP 08228691A JP 22869196 A JP22869196 A JP 22869196A JP 3139384 B2 JP3139384 B2 JP 3139384B2
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Description
率を向上するのに好適な画像処理装置に関するものであ
る。
ィスプレイに表示する場合、当該図形を指示する描画デ
ータがCPUによって生成されると、これが画像表示メ
モリに一旦格納される。そして、画像表示メモリから描
画データが順次読み出され、ディスプレイに表示され
る。ところで、1フレームの画像は、描画データの各サ
ンプルタイミングにおけるピクセルの集合で表される。
例えば、640×480の画像は、水平ピクセル数が6
40個あり、垂直ピクセル数が480個ある。この場
合、画面上の1点を原点としたX-Yアドレスを用い
て、各ピクセル毎に描画データを指定することができ
る。上記した例にあって、画面左上隅を原点とすれば、
画面右下隅のピクセルのXアドレス(水平方向のアドレ
ス)は639となり、Yアドレス(垂直方向のアドレ
ス)は479となる。
リは1メガバイト(=1024×1024×8ビット)
の記憶容量を有し、描画データが8ビット/ピクセルで
構成されるものとする。この画像表示メモリに1フレー
ムが640×480の画像をX-Yアドレスを用いて格
納したとすると、描画データは図4に示すように格納さ
れる。図において、記憶領域Aにはフレーム#1が、記
憶領域Bにはフレーム#2が格納される。この場合、フ
レーム#3を格納しようとしても、まとまった記憶領域
が無いため、これを記憶することができない。
イン単位で表せば、図5に示すようになる。図におい
て、斜線部分はデータが記憶されていない領域であり、
画像表示メモリの記憶領域は、連続して使用されていな
い。したがって、X-Yアドレスを用いて描画データを
記憶すると、画像表示メモリの利用効率が悪いといった
問題がある。また、CPUは、一般に、リニアアドレス
と呼ばれる連続したアドレスを用いて、メモリにアクセ
スする。このため、画像表示メモリをX-Yアドレスを
用いて管理すると、画像表示メモリをCPUのメモリ空
間に直接マップすることができないといった問題もあ
る。
ものであり、画像表示メモリの利用効率を向上させると
ともに、画像表示メモリをCPUで容易に管理すること
ができる画像処理装置を提供することを主目的とする。
請求項1に記載の発明にあっては、画面を構成する各ピ
クセル毎に描画データを処理する画像処理装置におい
て、複数の前記描画データを各記憶領域に連続アドレス
を用いて格納するメモリと、前記各記憶領域のうちアク
セスすべき領域を指示する領域指定信号を生成する領域
指定手段と、水平方向のピクセル位置を指示する水平ア
ドレスと垂直方向のピクセル位置を指示する垂直アドレ
スとを生成する水平垂直アドレス生成手段と、前記各記
憶領域に格納された描画データの記憶開始位置を示す複
数の開始アドレスを格納する開始アドレスレジスタと、
前記各記憶領域に格納された描画データの1ラインあた
りのデータ長を示す複数のラインピッチデータを格納す
るラインピッチデータレジスタと、前記各記憶領域に格
納された描画データの1ピクセルあたりのビット数を示
す複数のピクセルサイズデータを格納するピクセルサイ
ズデータレジスタと、前記開始アドレスレジスタに格納
された複数の開始アドレス、前記ラインピッチデータレ
ジスタに格納された複数のラインピッチデータおよび前
記ピクセルサイズデータレジスタに格納された複数のピ
クセルサイズデータのうちから、前記領域指定信号によ
って指示される記憶領域に対応する前記開始アドレス、
前記ラインピッチデータおよび前記ピクセルサイズデー
タをそれぞれ選択する選択手段と、前記選択手段によっ
て選択された前記開始アドレス、前記ラインピッチデー
タおよび前記ピクセルサイズデータを用いて、前記水平
アドレスおよび垂直アドレスを前記連続アドレスに変換
する変換手段と、前記連続アドレスによって前記メモリ
にアクセスするメモリアクセス手段とを備えたことを特
徴とする。
前記変換手段は、LA=SA+LP×Ay+PS×Ax
(ただし、LAは前記連続アドレス、SA、LPおよび
PSは、それぞれ前記選択手段によって選択された開始
アドレス、ラインピッチデータおよびピクセルサイズデ
ータ、Ayは前記垂直アドレス、Axは前記水平アドレ
スをそれぞれ表す)を演算することにより、前記連続ア
ドレスを生成することを特徴とする。
て説明する。図1はこの発明の一実施形態に係わる画像
処理装置のブロック図である。図1において、1は描画
プロセッサであり、マウス等の入力手段(図示せず)か
ら、直線を描画する指示や図形を塗りつぶす指示が入力
されると、それらの指示に従って、描画データGDを生
成する。この描画データGDはフレーム単位で、画像表
示メモリ3の各記憶領域に記憶される。10は、描画プ
ロセッサ1の内部に設けられたX-Yアドレス生成部で
あり、そこでは、描画データGDのX-YアドレスAxy
と、X-Y空間指定信号Sxyが生成される。このX-Y空
間指定信号Sxyは、画像表示メモリ3の各記録領域を指
示する。
するメモリアクセス回路であり、その内部にはX-Yア
ドレス−リニアアドレス変換器20が設けられており、
そこではX-Y空間指定信号Sxyに基づいて、X-Yアド
レスAxyがリニアアドレスLAに変換される。この場
合、X-Y空間指定信号Sxyは記憶領域を指示するか
ら、記憶領域毎に異なるパラメータを用いてリニアアド
レスLAを生成することが可能となる。こうして生成さ
れたリニアアドレスLAを用いて、画像表示メモリ3の
各記憶領域には、各種の描画データGDが連続して格納
される。したがって、描画データGDが飛び飛びに記憶
されるといったことがなく、画像表示メモリ3の利用効
率が向上する。
処理 次に、X-YアドレスAxyからリニアアドレスLAへ変
換する処理について説明する。X-Yアドレス−リニア
アドレス変換器20は、以下に示す演算式に従ってリニ
アアドレスLAを生成する。 LA=SA+LP*Ay+PS*Ax
スAxyを構成するXアドレスであり、AyはYアドレス
である。また、SAはスタートアドレスであり、アクセ
スの対象となる描画データGDが記憶されている先頭位
置、すなわち、各記憶領域の先頭アドレスを指示する。
LPはラインピッチであり、1ラインのデータ長、すな
わち、画像表示メモリ3において、あるラインと次のラ
インのアドレス間隔を指示する。PSはピクセルサイズ
であり、1ピクセル当たりのビット数を指示する。通
常、リニアアドレスLAはバイト単位で管理されるか
ら、8ビット=1バイト,16ビット=2バイトあるい
は32ビット=4バイトが基本となる。
40で構成されるフレーム#1と640×480で構成
されるフレーム#2とが格納されているならば、そのメ
モリマップは図2に示すものとなる。なお、フレーム#
1,2に係わる描画データGDのピクセルサイズはいず
れも8ビットとする。この場合に、フレーム#1の第K
ライン(Kは自然数)の先頭に位置するピクセルPKを
読み出すものとすれば、当該ピクセルPKを指示するX
アドレスAxは「0」となり、YアドレスAyは「K−
1」となる。また、この例のスタートアドレスSAは図
中のSA1となり、ラインピッチLPは1024(=102
4×1ハ゛イト)となる。そして、これらの値を上記式に代入
することにより当該ピクセルPKのリニアアドレスLA
が算出される。次に、フレーム#2を読み出す場合にあ
っては、スタートアドレスSA1の替わりにSA2を、
また、ラインピッチLPとして640(=640×1ハ゛イト)
を用いて、リニアアドレスLAを生成する。
ータGDのフレームサイズが相違したり、あるいはピク
セルサイズPSが異なると、上記演算式においてライン
ピッチLPやピクセルサイズPSを変更する必要が生ず
る。また、各記憶領域毎にスタートアドレスSAは相違
するから、この点についても変更する必要がある。この
ため、X-Yアドレス−リニアアドレス変換器20は、
各記憶領域に対応してスタートアドレスSA、ラインピ
ッチLPおよびピクセルサイズPSを記憶している。そ
して、X-Y空間指定信号Sxyの指示する記憶領域に応
じて、これらのパラメータを読み出し、上記演算式を実
行している。
器 次に、X-Yアドレス−リニアアドレス変換器20の構
成を図3を参照しつつ説明する。図3は、X-Yアドレ
ス−リニアアドレス変換器の回路構成を示すブロック図
である。図において、201はスタートアドレスレジス
タ、202はラインピッチレジスタ、203はピクセル
サイズレジスタである。これらのレジスタには、画像表
示メモリ3の各記憶領域に対応したスタートアドレスS
A、ラインピッチLPおよびピクセルサイズPSが各々
格納されている。また、204〜205はセレクタであ
り、X-Y空間指定信号Sxyに基づいて、各レジスタ2
04〜206から、スタートアドレスSA、ラインピッ
チLPおよびピクセルサイズPSを読み出す。これによ
り、上記した演算式中のパラメータを瞬時に変更するこ
とができる。
ピッチLPとYアドレスAyの乗算を行い、乗算器20
8は、選択されたピクセルサイズPSとXアドレスAx
の乗算を行う。これらの乗算結果は加算器209で加算
され、その結果と選択されたスタートアドレスSAが加
算器210で再度加算されて、リニアアドレスLAが生
成される。
換器20の動作を図3を参照しつつ説明する。いま、X
-Y空間指定信号Sxyが#2を指示するとすれば、セレ
クタ205はラインピッチLP2をラインピッチレジス
タ202から読み出し、一方、セレクタ206はピクセ
ルサイズPS2をピクセルサイズレジスタ203から読
み出す。ラインピッチLP2が乗算器207に出力され
ると、乗算器207は、ラインピッチLP2とYアドレ
スAyとを乗算して「LP2×Ay」を生成する。一
方、乗算器208では、ピクセルサイズPS2とXアド
レスAxを乗算して「PS2×Ax」と生成する。これ
らの乗算結果が加算器209で加算されると、「LP2
×Ay+PS2×Ax」となる。加算器210では、加
算結果にさらにスタートアドレスSA2を加算するか
ら、最終出力は、「SA2+LP2×Ay+PS2×A
x」となり、リニアアドレスLAを求めることができ
る。
アドレス空間毎に(各記憶領域毎に)、スタートアドレ
スSA、ラインピッチLPおよびピクセルサイズPSを
各レジスタに格納しておき、X-Y空間指定信号Sxyに
よって、これらを読み出すようにしたので、指定された
X-Y空間に対応するパラメータを瞬時に変更すること
ができる。これによりリニアアドレスLAを簡易な構成
で、高速に生成することが可能となり、コンピュータの
画像速度を向上することが可能となる。また、画像表示
メモリ3はリニアアドレスLAでアクセスできるため、
このメモリをCPUのメモリ空間上に直接マップするこ
とができる。また、異なったサイズのフレームが複数必
要であっても、画像表示メモリ3に連続して格納するこ
とができるので、メモリの利用効率を有効に使用するこ
とができる。
えば以下のように種々の変形が可能である。上記実施形
態において、ラインピッチLPやピクセルサイズPSが
2のべき乗に限定されるのであれば、乗算器207、2
08の替わりにビットシフトを行うシフタ回路で構成し
てもよい。また、上記実施形態において、スタートアド
レスSA、ラインピッチLPおよびピクセルサイズPS
は各レジスタに予め格納されているものとして、説明し
たが、新たなディスプレイサイズに対応するために、各
レジスタに空きを残しておき、そこに対応するデータを
追加してもよい。また、3次元の図形を表す描画データ
にあっては、通常のデータの他に奥行きを示すZデータ
と呼ばれるものが用いられる場合がある。この場合に
は、通常の描画データをフレーム#1として、Zデータ
をフレーム#2として、図2に示す画像表示メモリの記
憶領域に格納してもよい。
事項によれば、描画データを連続してメモリに格納でき
るため、メモリの利用効率を向上させることができ、た
ま、このメモリをCPUで容易に制御することが可能と
なる。さらに、記憶領域毎にパラメータを可変できるの
で、連続アドレスを簡易な構成で高速に生成することが
できる。
ブロック図である。
マップを示す図である。
アドレス変換器のブロック図である。
図である。
位で表した場合におけるメモリマップを示す図である。
画像表示メモリ(メモリ)、10…X-Yアドレス生成
部(領域指定手段、水平垂直アドレス生成手段)、20
1…スタートアドレスレジスタ(開始アドレス格納手
段)、202…ラインピッチレジスタ(ラインピッチデ
ータ格納手段)、203…ピクセルサイズレジスタ(ピ
クセルサイズデータ格納手段)、207,208…乗算
器(変換手段)、209,210…加算器(変換手
段)、GD…描画データ、Ax…Xアドレス(水平アド
レス)、Ay…Yアドレス(垂直アドレス)、Sxy…X
-Y空間指定信号(領域指定信号)、LA…リニアアド
レス(連続アドレス)、SA…スタートアドレス(開始
アドレス)。
Claims (2)
- 【請求項1】 画面を構成する各ピクセル毎に描画デー
タを処理する画像処理装置において、 複数の前記描画データを各記憶領域に連続アドレスを用
いて格納するメモリと、 前記各記憶領域のうちアクセスすべき領域を指示する領
域指定信号を生成する領域指定手段と、 水平方向のピクセル位置を指示する水平アドレスと垂直
方向のピクセル位置を指示する垂直アドレスとを生成す
る水平垂直アドレス生成手段と、 前記各記憶領域に格納された描画データの記憶開始位置
を示す複数の開始アドレスを格納する開始アドレスレジ
スタと、 前記各記憶領域に格納された描画データの1ラインあた
りのデータ長を示す複数のラインピッチデータを格納す
るラインピッチデータレジスタと、 前記各記憶領域に格納された描画データの1ピクセルあ
たりのビット数を示す複数のピクセルサイズデータを格
納するピクセルサイズデータレジスタと、 前記開始アドレスレジスタに格納された複数の開始アド
レス、前記ラインピッチデータレジスタに格納された複
数のラインピッチデータおよび前記ピクセルサイズデー
タレジスタに格納された複数のピクセルサイズデータの
うちから、前記領域指定信号によって指示される記憶領
域に対応する前記開始アドレス、前記ラインピッチデー
タおよび前記ピクセルサイズデータをそれぞれ選択する
選択手段と、 前記選択手段によって選択された前記開始アドレス、前
記ラインピッチデータおよび前記ピクセルサイズデータ
を用いて、前記水平アドレスおよび垂直アドレスを前記
連続アドレスに変換する変換手段と、 前記連続アドレスによって前記メモリにアクセスするメ
モリアクセス手段とを備えたことを特徴とする画像処理
装置。 - 【請求項2】 前記変換手段は、 LA=SA+LP×Ay+PS×Ax(ただし、LAは
前記連続アドレス、SA、LPおよびPSは、それぞれ
前記選択手段によって選択された開始アドレス、ライン
ピッチデータおよびピクセルサイズデータ、Ayは前記
垂直アドレス、Axは前記水平アドレスをそれぞれ表
す)を演算することにより、前記連続アドレスを生成す
ることを特徴とする請求項1に記載の画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08228691A JP3139384B2 (ja) | 1996-08-29 | 1996-08-29 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08228691A JP3139384B2 (ja) | 1996-08-29 | 1996-08-29 | 画像処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1069541A JPH1069541A (ja) | 1998-03-10 |
JP3139384B2 true JP3139384B2 (ja) | 2001-02-26 |
Family
ID=16880297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08228691A Expired - Lifetime JP3139384B2 (ja) | 1996-08-29 | 1996-08-29 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3139384B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4910406B2 (ja) * | 2006-01-30 | 2012-04-04 | ソニー株式会社 | 画像処理装置及び画像処理方法 |
-
1996
- 1996-08-29 JP JP08228691A patent/JP3139384B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1069541A (ja) | 1998-03-10 |
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