JPH043094A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は表示装置に関し、特に既存の解像度の表示器
に対応して作られたコンピュータのプログラムをさらに
解像度の高い表示器上で使用するための技術に係わる。

（従来の技術） 従来、コンビコータの表示制御用プログラムは、使用さ
れる表示器の解像度に対応してつくられるのが一般的で
ある。したがって、解像度の異なる表示器を使用する場
合には、表示制御用のプログラムを書き替える必要かあ
る。

マルチシンクモードの表示器を有するコンピュータでは
、プログラムの指示によってその解像度を予め決められ
た値に変更することができ、１つの表示器で異なった解
像度の画面表示が可能である。しかしながら、この場合
、基本的にはプログラムの書き替えによって解像度を変
更させているので、予め定められた値の解像度を有する
表示器でしか使用することができない。

近年、表示制御用のプログラムが多種多様に渡って普及
しており、これらはイメージ処理等の分野で広く利用さ
れている。これら表示制御用のプログラムはどれも比較
的解像度の低い表示器を対象としたものである。これに
対し、最近では、高解像度の表示器をもつコンピュータ
（ワークステーション）が普及してきており、これらの
機器においても既存の表示制御用のプログラムを動作さ
せられることが要求されつつある。これら既存の表示制
御用のプログラムはデフアクトスタンダード（ＤＦＳ）
プログラムと称されており、重要なソアトウェア資源の
１つである。

（発明が解決しようとする課題） 従来では、既存の解像度の表示器に対応したプログラム
をさらに高解像度の表示器の画面表示に使用する事が困
難であり、高解像度の表示器上に画面表示するためには
プログラムを変更する必要があった。

この発明はこの様な点に鑑みてなされたもので、既存の
解像度の表示器に対応したプログラムを一切変更するこ
と無く、そのプログラムで高解像度を持つ表示器を表示
制御することができる表示装置を提供することを目的と
する。

［発明の構成］ （課題を解決するための手段および作用）この発明によ
る表示装置は、表示器と、この表示器の１画面に対応し
た第１のアドレス空間が割り当てられ、前記表示器の１
画面分の画素データを保持するフレームバッファと、こ
のフレームバッファに保持されている画素データを順次
読み出して前記表示器に画面表示する画面表示手段と、
前記第１のアドレス空間よりも小さい第２のアドレス空
間で表現された１画面分の画素データを前記フレームバ
ッファに書き込む祭、前記第２のアドレス空間で表現さ
れた１画面を構成している複数行の画素データが前記表
示器の表示画面の所定の複数行にそれぞれ対応して表示
されるように、前記第２のアドレス空間で表現された１
画面の１行分の画素数および前記表示器の表示画面の１
行分の画素数との関係に基づいて前記第２のアドレス空
間のアドレスを変換するアドレス変換手段とを具備し、
第２のアドレス空間で表現された１画面分の画素データ
を前記表示器の画面内にはめこみ表示する事を特徴とす
る。

この表示装置においては、表示器の１画面分よりも小さ
い第２のアドレス空間で表現された１画面分の画素デー
タは、第２のアドレス空間そのままではなくアドレス変
換が施された状態でフレームバッファに書き込まれる。

このアドレス変換は、１画面を構成する複数行の画素デ
ータが表示器の表示画面の所定の複数行にそれぞれ対応
するように、第２のアドレス空間で表現された画面の１
行分の画素数と表示画面の１行分の画素数との関係に基
づいて行われる。この結果、第２のアドレス空間で表現
された１画面分の画素データがそのままの解像度で表示
器の表示画面内にはめ込み表示される。したがって、プ
ログラムを変更すること無く、低解像度に対応したプロ
グラムのままで高解像度の表示器を表示制御することが
できるようになる。

（実施例） 以下、図面を参照して、この発明の詳細な説明する。

第１図にはこの発明の一実施例に係わる表示装置が示さ
れている。この表示装置は、システムバス１０、ＣＰＵ
ＩＩ、プログラムメモリ１２．１３、アドレスデコーダ
１４、アドレス発生部１５、セレクタ１６、フレームバ
ッファ１７、表示制御部１８および表示器１９を備えて
いる。

ＣＰＵＩＩはこの表示装置全体の制御を司るものであり
、システムバスｌＯを介してプログラムメモリ１２．１
３、アドレスデコーダ１４、およびアドレス発生部１５
にそれぞれ接続されている。プログラムメモリ１２には
この表示装置に設けられている高解像度の表示器１９に
対応した第１の表示制御用プログラムが格納されており
、またプログラムメモリ１３には低解像度の表示器に対
応した第２の表示制御用プログラムが格納されている。

この第２の表示制御用プログラムは、例えば一般に広く
普及している既存のプログラム（ＤＦＳ）である。

これら第１および第２の表示制御用プログラムはＣＰＵ
ＩＩによって実行される。ＣＰＵＩＩが高解像度の第１
の表示制御用プログラムを実行している時はフレームバ
ッファ１７に第１のアドレス空間が割り当てられ、その
第１のアドレス空間のアドレスでフレームバッファ１７
がアクセスされる。また、ＣＰＵＩＩが低解像度の第２
の表示制御用プログラムを実行している時はフレームバ
ッファ１７に第２のアドレス空間が割り当てられ、その
第２のアドレス空間のアドレスでフレームバッファ１７
がアクセスされる。

フレームバッファ１７は、表示器１９の１画面に対応し
た大きさのアドレス空間を有しており、表示器１９の１
画面分の画素データを保持する。表示制御部１８は、表
示のタイミングに合わせて所定の読み出しアドレスを順
次発生してフレームバッファ１７から画素データを読み
出し、それを表示器１９に表示するものである。

アドレスデコーダ１４は、ＣＰＵＩＩから出力されるフ
レームバッファ１７に対するアドレスをモニタし、その
アドレスか第１および第２のどちらのアドレス空間に属
しているかを判別し、第１のアドレス空間に属している
時は第１の信号、第２のアドレス空間に属している時は
第２の信号をアドレス発生部１５に供給する。

アドレス発生部１５は、アドレスデコーダ１４の判別結
果にしたがって、ＣＰＵ１．１の出力するアドレスをそ
のままセレクタ１６に供給するか、又は予め決められた
演算処理によってアドレスを変換してその変換したアド
レスをセレクタ１Ｂに供給する。

ＣＰＵＩＩから出力されたアドレスが第１のアドレス空
間に属すことがアドレスデコーダ１４によって検出され
た場合、つまり高解像度の第１の表示制御用プログラム
が起動されている場合には、アドレス発生部１５はＣＰ
ＵＩＩの出すアドレスをそのままセレクタ１６に供給す
る。一方、ＣＰＵＩＩから出力されたアドレスが第２の
アドレス空間に属すことがアドレスデコーダ１４によっ
て検出された場合、つまり低解像度の第２の表示制御用
プログラムが起動されている場合には、アドレス発生部
１５はＣＰＵＩＩの出すアドレスに対して変換処理を施
す。

このアドレス発生部１５によるアドレスの変換動作は、
解像度の低い第２の表示制御用プログラムかバッファメ
モリ１７として認識している第２のアドレス空間で表現
された１画面分の画像データを表示器１９の表示画面内
にはめこみ表示するためのものであり、第２のアドレス
空間で表現された１画面の１行分の画素数と表示器１９
の表示画面の】行方の画素数との関係に基づいて実行さ
れる。

セレクタ１６は、アドレス発生部１５からのアドレス出
力か、表示制御部１８からのアドレス出力を選択して出
力する。つまり、フレームバッファ１７へのデータ書き
込み時にはアドレス発生部１５からのアドレス出力か選
択され、フレームバッファ１７からデータを読み出す時
には表示制御部１８からのアドレス出力が選択される。

第２図には前述の第１および第２の表示制御用プログラ
ムによって扱われる１画面分の表示データの形式の一例
が示されている。

高解像度の第１のプログラムは、第２図（Ａ）に示され
ているような２０４８ドツトＸ２０４８ドツトの表示画
面を想定したものでり、これは表示器１９の解像度に一
致している。また、低解像度の第２のプログラムは、第
２図（Ｂ）に示されているような１０２４ドツトＸ１０
２４ドツトの表示画面を想定したものである。

次に、第３図を参照して、フレームバッファ１７の構成
を説明する。このフレームバッファ１７は、第２図（Ａ
）に示した表示器１９の表示画面と同一容量のメモリ空
間を有しており、各行（ラスタ）毎に２０４８ドツトの
画素データ記憶エリアが設けられている。高解像度の第
１のプログラムＰ１は、表示器１９の表示画面に対応し
たアドレス空間をフレームバッファ１７として認識して
いるので、高解像度の第１のプログラムＰ１の各行の管
理アドレスとフレームバッファ１７の各行のデータは１
対１で対応している。

アドレス発生部１５で実行されるアドレス変換処理は、
低解像度の第２のプログラムて扱われる１０２４Ｘ１０
２４の１画面分の表示データを、第４図に示すような形
状で、２０４８Ｘ２０４８ドツトの表示器１９の画面内
部にはめこみ表示するために行われるものである。

このため、低解像度の第２のプログラムＰ２で扱われる
１０２４Ｘ１０２４ドツトの１画面分の表示データは、
第５図に示されているように、連続したアドレス空間で
はなく、フレームバッファ１７に割り当てられた２０４
８ドツト毎の画素データ記憶エリアにそれぞれ各行毎に
分割された状態で格納される。つまり、第２のプログラ
ムＰ２のラスタＯのアドレスで管理される画素データは
フレームバッファ１７に割り当てられた最初の画素デー
タ記憶エリアの開始位置から１０２４ドツト目までに格
納され、第２のプログラムＰ２のラスタ１のアドレスで
管理される画素データはフレームバッファ１７に割り当
てられた２番目の画素データ記憶エリアの開始位置から
１０２４ドツト目までに格納される。

フレームバッファ１７に対するこのようなデータの割り
付けは、アドレス発生部１５によるアドレス変換によっ
て実現されるものである。

次に、アドレス発生部１５によるアドレス変換動作を具
体的に説明する。アドレス発生部１５は、ＣＰＵＩＩか
ら出力されるアドレスが第２のアドレス空間に属してい
る場合、つまり低解像度の第２のプログラムが起動され
ている場合には、そのアドレスＡｎに対して次式のよう
な変換を実行してアドレスＡｎ’を生成する。

Ａｎ　　’　　−［Ａｎ／４００Ｈ３ｓｏｄ　　ｘ８０
０Ｈ＋　　［Ａｎ／４００Ｈ］　　ｒｅｍ　　　＝−−
（１）この式において、４００Ｈは第２のプログラムの
表示データの１ラスタ分の画素数（１０２４）を１６進
表示したものであり、また８００Ｈは第１のプログラム
の表示データの１ラスタ分の画素数（２０４８）を１６
進表示したものである。

さらに、記号ｓｏｄは割り算［Ａｎ／４００Ｈ］の商の
整数部を意味し、記号ｒｅ−は割り算［Ａｎ／４００Ｈ
］の商の余り部を示している。

例えば、アドレスＡｎが９６０Ｈであった場合、つまり
、１０２４Ｘ１０２４ドツト構成の画面で上から３ラス
ク目で左から３６０ドツト目の画素を示すアドレスであ
った時、Ａ　ｎ　’　は、Ａ’ｎ’　＝１０００Ｈ＋１
６０Ｈ １１６０Ｈ で与えられる。

この１１６０ＨのアドレスＡｎ’　は、２０４８Ｘ２０
４Ｓドツト構成の画面で上から３ラスク目で左から３６
０ドツト目の画素を示している。

この様に、式（１）の表される変換処理は、１０２４Ｘ
１０２４ドツト構成の画面を構成する１０２４本の行が
２０４８Ｘ２０４８ドツト構成の画面を構成する最初の
１０２４本の行にそれぞれ対応し、しかも画面の左から
の位置はそれら２個の画面間で変更されないように行わ
れる。

次に、第１図の主要構成部分の具体的な構成の一例を説
明する。

第６図にはアドレスデコーダ１４の具体的な構成の一例
が示されている。このアドレスデコーダ１４は、２個の
デコーダ回路］、４ａ　、　１４ｂ　、およびＯＲゲー
ト１４ｃを備えている。デコーダ回路１４ａは、ＣＰＵ
ＩＩから出力されるアドレスがアドレスＡＤＲ３（Ａ）
から始まる第１のアドレス空間に属している時、つまり
低解像度の第２のプログラムによってフレームバッファ
１７がアクセスされる時に、“１″レベルの信号Ｓ１を
発生する。一方、デコーダ回路１４ｂは、ＣＰＵＩＩか
ら出力されるアドレスがアドレスＡＤＲ８（Ｂ）から始
まる第２のアドレス空間に属している時、つまり高解像
度の第１のプログラムによってフレームバッファ１７か
アクセスされる時に、“１″レベルの信号Ｓ２を発生す
る。また、ＯＲゲート１４ｃの出力信号Ｓ３は、ＣＰＵ
ＩＩから出力されるアドレスが第１または第２のどちら
かのアドレス空間に属していれる時に、“１°レベルと
なる。信号Ｓ３は、セレクタ１６を制御するために使用
され、信号Ｓ３が“１ルベルの時にはアドレス発生部１
５のアドレス出力が選択され、また信号Ｓ３が“０”レ
ベルの時には表示制御部１８のアドレス出力が選択され
る。

第７図には第６図に示したデコーダ回路１４ａ　。

１４ｂの具体的な回路構成を示すものであり、ここでは
ＣＰＵＩＩからの出力アドレスがアドレスＡ１からＢ１
までのアドレス空間に属しているか否かを判別する構成
になっている。

このデコーダ回路は、２個の加算器１４１　、１４２、
およびＮＡＮＤゲート１４４を備えている。加算器１４
１　、１４２の各第１人力にはＣＰＵＩＩからの出力ア
ドレスＡＤＲ５が共通に入力され、また加算器１４１の
第２人力にはデータＡＩ　＋１、加算器１４２の第２人
力にはデータ「＋１か入力される。ここで、データＴ＋
１はアドレスＡＩを２の補数表示したものであり、また
データＢ１＋１はアドレスＢ１を２の補数表示したもの
である。

このため、結果的には、これらの加算器１４１゜１４２
は、ＡＤＲＳ−ＡＩ　、ＡＤＲＳ−Ｂｌの減算をそれぞ
れ実行する。

したがって、ＮＡＮＤゲート１４４の出力信号Ｓか“１
ルベルになる条件は、 ＡＤＲＳ−Ａｔ≧０ ＡＤＲＳ−Ｂｌ　＜０ となり、これはアドレスＡＩから８１までのアドレス空
間に属しているか否かを判別していることになる。

第８図にはアドレス発生部１５の具体的な構成の一例か
示されている。アドレス発生部１５は、アドレス変換部
１５ａ　、およびセレクタ１５ｂを備えている。アドレ
ス変換部１５ａは前述した（１）式の変換処理を実行す
るものであり、変換されたアドレスＡｎ’　はセレクタ
１．５ｂに供給される。このセレクタ１５ｂには、さら
にＣＰＵＩＩからの出力アドレスＡｎも入力される。セ
レクタ１５ｂは、第６図に示したアドレスデコーダの出
力信号Ｓ１が“１”レベルの時にアドレスＡｎ　　を選
択出力し、出力［１ｔＳ２が“１″レベルの時にアドレ
スＡｎを選択出力する。

第９図には第８図に示したアドレス変換部１５ａの具体
的な構成の一例が示されている。このアドレス変換部は
、割算回路１５１１乗算回路１５２、および加算回路１
５３を備えている。割算回路１５１は、ＣＰＵＩＩから
の出力アドレスＡｎを低解像度の第２のプログラムで扱
われる１画面の１行分の画素数１０２４　（１６進表示
で４００Ｈ）で割り、その商の整数部を乗算回路１５２
に、余り部を加算回路１５３の第１人力に供給する。乗
算回路１５２は、割算回路１５１で算出された商の整数
部に高解像度の第１のプログラムで扱われる１画面の１
行分の画素数２０４８　（１６進表示で８００８）を乗
算し、その乗算結果を加算回路１５３の第２人力に供給
する。加算回路１５３は、第１人力に供給される商の余
りと第２人力に供給される乗算結果とを加算し、その加
算結果を変換結果Ａｎ′とじて出力する。

割算回路１５１および乗算回路１５２の割算および乗算
は、それぞれ単純なシフトと加算で実現することが可能
である。

このシフトによる演算の原理を第１０図を参照して説明
する。ここでのシフト処理は、ＣＰＵＩＩからの出力ア
ドレスＡｎがＡ１９〜ＡＯの２０ビツトデータであり、
低解像度の第２のプログラムで扱われる１画面の１行分
の画素数が１０２４（１６進表示で４００Ｈ）、高解像
度の第１のプログラムで扱われる１画面の１行分の画素
数が２０４８　（１６進表示で８００Ｈ）の場合に対応
するものである。

Ａ１９〜ＡＯの２０ビツトデータから成るアドレスＡｎ
を４００Ｈで割った時の商の余りの値は４００Ｈよりも
小さいので、２０ビツトデータのうちのＡ９〜ＡＯの下
位１０ビツトがその商の余りの値に対応する。また、前
述の（１）式ではアドレスＡｎを４００Ｈで割った時の
商の整数部に８００Ｈを乗算しているが、これは、Ａ１
９〜ＡＯの２０ビツトデータのうちのＡ１９〜Ａｌｌの
上位１０ビツトを２倍する事と同じである。

このため、第１０図では、Ａ１９〜ＡＩＤの１０ビツト
を１ビツト左シフトしてそれをＡ２０′　〜Ａｌｌとし
、Ａ　１０’　を“０“で固定とし、Ａ９〜ＡＯの１０
ビツトをＡ１９〜ＡＯ’　として、Ａ２０′〜ＡＯ’よ
りなる変換結果Ａｎ　　を得ている。

また、このようなシフト演算を使用しなくても、例えば
ＲＯＭに予めアドレス変換結果Ａｎ’を記憶しておき、
このＲＯＭを参照して変換結果Ａｎ’を得てもよい。

以上のように、この実施例においては、表示器１９の１
画面（２０４８Ｘ２０４８ドツト）よりも小さいアドレ
ス空間で表現された１画面（１０２４ｘ　１０２４ドツ
ト）の画素データは、そのアドレス空間そのままではな
くアドレス変換が施された状態でフレームバッファ１７
に書き込まれる。このアドレス変換は、１０２４Ｘ１０
２４ドツトの１画面を構成する１０２４行の画素データ
が、表示器Ｉ９の表示画面の２０４８行内の連続する１
０２４行にそれぞれ対応して表示されるように、表示器
１９の表示画面の１行分の画素数（２０４８）と実際に
表示すべき画面の１行分の画素数（１０２４）との大き
さの関係に基づいて行われる。

この結果、１０２４Ｘ１０２４ドツトの低解像度の１画
面分の画素データがそのままの解像度で高解像度の表示
器１９の表示画面内にはめ込み表示される。したがって
、プログラムを変更すること無く、低解像度に対応した
プログラムのままで高解像度の表示器１９を表示制御す
ることができるようになる。

また、この実施例では、低解像度の表示データに対して
のみアドレス変換が実行され、表示器Ｉ９に対応した高
解像度の表示データはそのままフレームバッフ７７に書
き込まれるので、１個の表示器１９を低解像度と高解像
度の両方の表示制御用プログラムで表示制御することが
できる。

［発明の効果］ 以上のように、この発明によれば、既存の解像度の表示
器に対応して作られたコンピュータのプログラムを書き
替えること無く、さらに解像度の高い表示器に対してそ
のプログラムを使用する事ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる表示装置の構成を
示すブロック図、第２図は第１図に示した表示装置で使
用されている高解像度および低解像度の２個の表示制御
用プログラムでそれぞれ処理される表示画面の構成の一
例を説明するための図、第３図は高解像度表示制御用プ
ログラムに対応したフレームバッファのアドレスの割り
当て状態を説明する図、第４図は高解像度および低解像
度の２個の表示制御用プログラムでそれぞれ処理される
表示画面が第１因に示した表示装置の表示器に画面表示
されている状態を示す図、第５図は高解像度および低解
像度の２個の表示制御用プログラムそれぞれに対応した
フレームバッファのアドレスの割り当て状態を説明する
図、第６図は第１図に示した表示装置に設けられている
アドレスデコーダの具体的な構成の一例を示すブロック
図、第７図は第６図に示したアドレスデコーダに設けら
れているデコーダ回路の具体的な構成の一例を示す回路
図、第８図は第１図に示した表示装置に設けられている
アドレス発生部の具体的な構成の一例を示すブロック図
、第９図は第８図に示したアドレス発生部に設けられて
いるアドレス変換部の具体的な構成の一例を示すブロッ
ク図、第１０図は第８図に示したアドレス発生部に設け
られているアドレス変換部で実行されるビットシフト演
算の原理を説明するための図である。 １１・・・ＣＰＵ、１２．　１３・・プログラムメモリ
、１４・・アドレスデコーダ、１５・・・アドレス発生
部、１６・・・セレクタ、■７・・・フレームバッファ
、１８・・表示制御部、１９・・・表示器。 出願人代理人　弁理士　鈴江武彦 第 図 第４ｒＩＡ ｏ４８ ドツト （Ａ） 第 図 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）表示器と、この表示器の１画面に対応した第１の
   アドレス空間が割り当てられ、前記表示器の１画面分の
   画素データを保持するフレームバッファと、このフレー
   ムバッファに保持されている画素データを順次読み出し
   て前記表示器に画面表示する画面表示手段と、前記第１
   のアドレス空間よりも小さい第２のアドレス空間で表現
   された１画面分の画素データを前記フレームバッファに
   書き込む祭、前記第２のアドレス空間で表現された１画
   面を構成している複数行の画素データが前記表示器の表
   示画面の所定の複数行にそれぞれ対応して表示されるよ
   うに、前記第２のアドレス空間で表現された１画面の１
   行分の画素数および前記表示器の表示画面の１行分の画
   素数との関係に基づいて前記第２のアドレス空間のアド
   レスを変換するアドレス変換手段とを具備し、第２のア
   ドレス空間で表現された１画面分の画素データを前記表
   示器の画面内にはめこみ表示する事を特徴とする表示装
   置。
2. （２）前記フレームバッファに書き込まれる１画面分の
   画素データが前記第１および第２のいずれのアドレス空
   間で表現されたものかを検出する検出手段をさらに具備
   し、前記アドレス変換手段は、前記第２のアドレス空間
   で表現された１画面分の画素データの書き込みが前記検
   出手段によって検出された時にのみアドレス変換を実行
   することを特徴とする請求項１記載の表示装置。