JPH09231383A - ミップマップ・リップマップテキスチャ線型アドレシングメモリ構成及びアドレス発生器 - Google Patents
ミップマップ・リップマップテキスチャ線型アドレシングメモリ構成及びアドレス発生器Info
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- JPH09231383A JPH09231383A JP8140513A JP14051396A JPH09231383A JP H09231383 A JPH09231383 A JP H09231383A JP 8140513 A JP8140513 A JP 8140513A JP 14051396 A JP14051396 A JP 14051396A JP H09231383 A JPH09231383 A JP H09231383A
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Abstract
(57)【要約】
【課題】 本発明は、テキスチャを有する３次元物体の
描画方法に関し、テキスチャ配列をメモリに効率的に格
納する方法を提供することを目的とする。 【解決手段】 ミップマップ及びリップマップをメモリ
に物理的に格納する線型アドレス構成である。ミップマ
ップ及びリップマップのサブサンプリングされたデータ
配列はメモリアドレスの連続シーケンスの連続サブシー
ケンスに順次格納される。アドレスのサブシーケンスは
ミップマップ又はリップマップを構成するデータ配列の
サブサンプリングレベル順に割り当てられる。リップマ
ップの場合には、各グループの第１の方向のサブサンプ
リングレベルが等しくなるようにグループ分けされ、サ
ブシーケンスは各グループのデータ配列に割り当てら
れ、サブシーケンスのアドレスは各グループ内でスパン
基準に基づいてスパンに割り当てられる。
描画方法に関し、テキスチャ配列をメモリに効率的に格
納する方法を提供することを目的とする。 【解決手段】 ミップマップ及びリップマップをメモリ
に物理的に格納する線型アドレス構成である。ミップマ
ップ及びリップマップのサブサンプリングされたデータ
配列はメモリアドレスの連続シーケンスの連続サブシー
ケンスに順次格納される。アドレスのサブシーケンスは
ミップマップ又はリップマップを構成するデータ配列の
サブサンプリングレベル順に割り当てられる。リップマ
ップの場合には、各グループの第１の方向のサブサンプ
リングレベルが等しくなるようにグループ分けされ、サ
ブシーケンスは各グループのデータ配列に割り当てら
れ、サブシーケンスのアドレスは各グループ内でスパン
基準に基づいてスパンに割り当てられる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムにおけるグラフィックコントローラに係わり、特
に、特定のテキスチャを有する３次元物体の描画に関す
る。テキスチャデータは複数の前向きにサブサンプリン
グされたデータ配列に格納されることが多い。かかるデ
ータ配列から補間されたテキスチャ値が生成される。本
発明は特にテキスチャデータ配列をメモリに線型に格納
し、所望のデータ配列内のテキスチャデータに対するア
ドレスを生成する新規な方法に関する。
テムにおけるグラフィックコントローラに係わり、特
に、特定のテキスチャを有する３次元物体の描画に関す
る。テキスチャデータは複数の前向きにサブサンプリン
グされたデータ配列に格納されることが多い。かかるデ
ータ配列から補間されたテキスチャ値が生成される。本
発明は特にテキスチャデータ配列をメモリに線型に格納
し、所望のデータ配列内のテキスチャデータに対するア
ドレスを生成する新規な方法に関する。
【０００２】
【従来の技術】図１は従来のコンピュータシステム１０
を示す。コンピュータシステム１０はプロセッサ１２、
主メモリ１４、ディスクメモリ１６、及び、キーボード
やマウス等の入力装置１８を備えている。装置１２〜１
８は、データ、即ち、命令及び情報を各装置１２〜１８
の間で転送するバス２０に接続されている。グラフィッ
クコントローラ３０もまたバス２０に接続されている。
図示の如く、グラフィックコントローラ３０は描画プロ
セッサ３２を有している。描画プロセッサ３２はアドレ
ス発生器３６及びフレームバッファ３４のデータ入力部
にも接続されている。更に、アドレス発生器３６はフレ
ームバッファ３４のＲＡＳ（row addressselect; 列ア
ドレス選択）入力、ＣＡＳ（column address select;行
アドレス選択）入力、及びチップ選択入力に接続されて
いる。例えば、フレームバッファ３４は複数のＶＲＡＭ
（ビデオ ランダム アクセス メモリ; ビデオＲＡ
Ｍ）或いはＤＲＡＭ（ダイナミック ランダム アクセ
ス メモリ; ダイナミックＲＡＭ）により実現される。
フレームバッファ３４は、陰極線管（ＣＲＴ）或いは液
晶表示（ＬＣＤ）モニタ等の表示装置３８に接続されて
いる。
を示す。コンピュータシステム１０はプロセッサ１２、
主メモリ１４、ディスクメモリ１６、及び、キーボード
やマウス等の入力装置１８を備えている。装置１２〜１
８は、データ、即ち、命令及び情報を各装置１２〜１８
の間で転送するバス２０に接続されている。グラフィッ
クコントローラ３０もまたバス２０に接続されている。
図示の如く、グラフィックコントローラ３０は描画プロ
セッサ３２を有している。描画プロセッサ３２はアドレ
ス発生器３６及びフレームバッファ３４のデータ入力部
にも接続されている。更に、アドレス発生器３６はフレ
ームバッファ３４のＲＡＳ（row addressselect; 列ア
ドレス選択）入力、ＣＡＳ（column address select;行
アドレス選択）入力、及びチップ選択入力に接続されて
いる。例えば、フレームバッファ３４は複数のＶＲＡＭ
（ビデオ ランダム アクセス メモリ; ビデオＲＡ
Ｍ）或いはＤＲＡＭ（ダイナミック ランダム アクセ
ス メモリ; ダイナミックＲＡＭ）により実現される。
フレームバッファ３４は、陰極線管（ＣＲＴ）或いは液
晶表示（ＬＣＤ）モニタ等の表示装置３８に接続されて
いる。
【０００３】描画プロセッサ３２はプロセッサ１２から
描画オブジェクト用の命令を受け取る。例えば、コンピ
ュータ支援設計（ＣＡＤ）に用いられる場合には、プロ
セッサ１２は３次元空間での物体の生成及び配置に関す
るユーザ入力を受け取る。更に、プロセッサ１２はオブ
ジェクトの大きさ、位置、テキスチャ、半透明性等に関
する命令を描画プロセッサ３２に転送する。これに応じ
て、描画プロセッサは、３次元空間でのオブジェクトの
観察面での画素イメージ表現を生成する。各観察面での
画像の画素は描画プロセッサ３２によりフレームバッフ
ァ３４に格納されるフレームの一部を構成する。米国特
許第５，０４６，０２３号及び第５，１８５，８５６号
に開示される如く、いくつかの描画プロセッサ３２が知
られている。米国特許第５，１８５，８５６号は特に３
次元オブジェクトの描画に適合された描画プロセッサを
開示している。
描画オブジェクト用の命令を受け取る。例えば、コンピ
ュータ支援設計（ＣＡＤ）に用いられる場合には、プロ
セッサ１２は３次元空間での物体の生成及び配置に関す
るユーザ入力を受け取る。更に、プロセッサ１２はオブ
ジェクトの大きさ、位置、テキスチャ、半透明性等に関
する命令を描画プロセッサ３２に転送する。これに応じ
て、描画プロセッサは、３次元空間でのオブジェクトの
観察面での画素イメージ表現を生成する。各観察面での
画像の画素は描画プロセッサ３２によりフレームバッフ
ァ３４に格納されるフレームの一部を構成する。米国特
許第５，０４６，０２３号及び第５，１８５，８５６号
に開示される如く、いくつかの描画プロセッサ３２が知
られている。米国特許第５，１８５，８５６号は特に３
次元オブジェクトの描画に適合された描画プロセッサを
開示している。
【０００４】３次元描画の実行が可能なコンピュータシ
ステム１０は、テキスチャを描画されるオブジェクト上
に「写像」するのが有利である。テキスチャのオブジェ
クト上への写像は公知であり、ここでは詳細には論じな
い。米国特許第５，２２２，２０５号；L.Williams、”
Pyramidal Parametrics （ピラミッド型パラメトリッ
ク）”、L.Williams、ACM COMPUTER GRAPAHICS、１７巻
３号、１〜１１頁（１９８３年）；及び、”PRINCIPLES
OF INTERACTIVE COMPUTER GRAPHIC（対話型コンピュー
タグラフィックスの原理）”、第２版、W.NEWMAN & R.S
PROULL、３８９〜４１０頁を参照されたい。テキスチャ
パターンを目的オブジェクト表面上に写像されるべき描
画可能な原テキスチャ面と見なすことで十分である。こ
のように形成されたオブジェクトは目的とする観察面上
に写像される。
ステム１０は、テキスチャを描画されるオブジェクト上
に「写像」するのが有利である。テキスチャのオブジェ
クト上への写像は公知であり、ここでは詳細には論じな
い。米国特許第５，２２２，２０５号；L.Williams、”
Pyramidal Parametrics （ピラミッド型パラメトリッ
ク）”、L.Williams、ACM COMPUTER GRAPAHICS、１７巻
３号、１〜１１頁（１９８３年）；及び、”PRINCIPLES
OF INTERACTIVE COMPUTER GRAPHIC（対話型コンピュー
タグラフィックスの原理）”、第２版、W.NEWMAN & R.S
PROULL、３８９〜４１０頁を参照されたい。テキスチャ
パターンを目的オブジェクト表面上に写像されるべき描
画可能な原テキスチャ面と見なすことで十分である。こ
のように形成されたオブジェクトは目的とする観察面上
に写像される。
【０００５】かかる写像は計算量が非常に大きい。上述
のWilliamsの記事に示されている如く、かかる写像にお
いては、目的オブジェクト表面の観察に適した方法でテ
キスチャデータをサンプリングすることが必要とされ
る。即ち、オブジェクト表面のテキスチャの詳細の可視
性は、オブジェクト表面が３次元空間において、観察面
からどの位近く、或いはどの位遠くに位置しているかに
依存する。観察面がオブジェクト表面に近づくにつれ
て、より詳細なテキスチャが観察されるようになる。ま
た、観察面がオブジェクト表面から遠ざかるにつれて、
テキスチャの詳細は観察されにくくなる。
のWilliamsの記事に示されている如く、かかる写像にお
いては、目的オブジェクト表面の観察に適した方法でテ
キスチャデータをサンプリングすることが必要とされ
る。即ち、オブジェクト表面のテキスチャの詳細の可視
性は、オブジェクト表面が３次元空間において、観察面
からどの位近く、或いはどの位遠くに位置しているかに
依存する。観察面がオブジェクト表面に近づくにつれ
て、より詳細なテキスチャが観察されるようになる。ま
た、観察面がオブジェクト表面から遠ざかるにつれて、
テキスチャの詳細は観察されにくくなる。
【０００６】オブジェクトが観察面の近くに、あるい
は、観察面から遠くに移動された際のテキスチャの写像
に伴う計算量を低減するために、Williamsの記事は最初
にテキスチャデータのサブサンプリングを行なうことを
提案している。これは図２に示されている。図２に示す
如く、テキスチャデータは２次元データ配列に格納され
ている。各配列のテキスチャデータは、インデックス付
けされている。即ち、２次元仮想アドレス座標（ｕ，
ｖ）、即ち、方向Ｕ及びＶでの座標でアドレス付けされ
ている。テキスチャデータは、赤（Ｒ）、緑（Ｇ）、及
び、青（Ｂ）の各色に対してテキスチャデータの１点当
たり一つの固定長データ単位（例えば、バイト）を含む
ＲＧＢデータから構成されている。Ｒデータは配列６１
に、Ｇデータは配列６２に、Ｂデータは配列６３に、そ
れぞれ格納されている。Williamsのメモリ格納方式によ
れば、配列６４はサブサンプルされたＲＧＢデータの格
納に用いられる。例えば、配列６４のサブ配列７１は、
配列６１のＲデータのＵ及びＶ両方向における２分の１
サブサンプリングデータを格納している。同様に、サブ
配列７２は配列６２のＧデータのＵ及びＶ両方向におけ
る２分の１サブサンプリングデータを格納している。サ
ブ配列７３は配列６３のＢデータのＵ及びＶ両方向にお
ける２分の１サブサンプリングデータを格納している。
次に、サブサンプリング処理が再びサブ配列７４内で実
行される。サブ配列７４はサブ配列８１、８２、及び８
３を有している。サブ配列８１、８２、及び８３はそれ
ぞれ配列６１、６２、及び６３のＵ及びＶ両方向におけ
る４分の１サブサンプリングデータを収容している。同
様に、配列８４のサブ配列９１、９２、及び９３はそれ
ぞれ配列６１、６２、及び６３のＵ及びＶ両方向におけ
る８分の１サブサンプリングデータを収容している。こ
のようなサブサンプリングは１色について１個のテキス
チャデータが得られるまで実行される。かかるデータ構
造５１を「ミップマップ（mip map ）」と称する。ミッ
プマップ５１では、最大スケールのＲＧＢデータ（配列
６１、６２、及び６３内）をレベルｄ＝０でサブサンプ
リングされたといい、２分の１サブサンプリングＲＧＢ
データ（配列７１、７２、及び７３内）をレベルｄ＝１
でサブサンプリングされた、等という。一般的にいう
と、２-dのサブサンプリングデータをレベルｄでサブサ
ンプリングされたという。
は、観察面から遠くに移動された際のテキスチャの写像
に伴う計算量を低減するために、Williamsの記事は最初
にテキスチャデータのサブサンプリングを行なうことを
提案している。これは図２に示されている。図２に示す
如く、テキスチャデータは２次元データ配列に格納され
ている。各配列のテキスチャデータは、インデックス付
けされている。即ち、２次元仮想アドレス座標（ｕ，
ｖ）、即ち、方向Ｕ及びＶでの座標でアドレス付けされ
ている。テキスチャデータは、赤（Ｒ）、緑（Ｇ）、及
び、青（Ｂ）の各色に対してテキスチャデータの１点当
たり一つの固定長データ単位（例えば、バイト）を含む
ＲＧＢデータから構成されている。Ｒデータは配列６１
に、Ｇデータは配列６２に、Ｂデータは配列６３に、そ
れぞれ格納されている。Williamsのメモリ格納方式によ
れば、配列６４はサブサンプルされたＲＧＢデータの格
納に用いられる。例えば、配列６４のサブ配列７１は、
配列６１のＲデータのＵ及びＶ両方向における２分の１
サブサンプリングデータを格納している。同様に、サブ
配列７２は配列６２のＧデータのＵ及びＶ両方向におけ
る２分の１サブサンプリングデータを格納している。サ
ブ配列７３は配列６３のＢデータのＵ及びＶ両方向にお
ける２分の１サブサンプリングデータを格納している。
次に、サブサンプリング処理が再びサブ配列７４内で実
行される。サブ配列７４はサブ配列８１、８２、及び８
３を有している。サブ配列８１、８２、及び８３はそれ
ぞれ配列６１、６２、及び６３のＵ及びＶ両方向におけ
る４分の１サブサンプリングデータを収容している。同
様に、配列８４のサブ配列９１、９２、及び９３はそれ
ぞれ配列６１、６２、及び６３のＵ及びＶ両方向におけ
る８分の１サブサンプリングデータを収容している。こ
のようなサブサンプリングは１色について１個のテキス
チャデータが得られるまで実行される。かかるデータ構
造５１を「ミップマップ（mip map ）」と称する。ミッ
プマップ５１では、最大スケールのＲＧＢデータ（配列
６１、６２、及び６３内）をレベルｄ＝０でサブサンプ
リングされたといい、２分の１サブサンプリングＲＧＢ
データ（配列７１、７２、及び７３内）をレベルｄ＝１
でサブサンプリングされた、等という。一般的にいう
と、２-dのサブサンプリングデータをレベルｄでサブサ
ンプリングされたという。
【０００７】テキスチャデータをオブジェクト上に写像
するため、適切なレベルのＲＧＢテキスチャデータ配列
が用いられる。あるいは、オブジェクト表面の大きさが
レベルｄ及びｄ＋１でサブサンプリングされた２つの配
列の中間であるならば、これら２つのデータ配列のテキ
スチャデータ間での双一次補間が用いられる。従って、
ミップマップ方式によれば、比較的小さな計算量でテキ
スチャを任意の大きさのオブジェクト表面に写像するこ
とができる。
するため、適切なレベルのＲＧＢテキスチャデータ配列
が用いられる。あるいは、オブジェクト表面の大きさが
レベルｄ及びｄ＋１でサブサンプリングされた２つの配
列の中間であるならば、これら２つのデータ配列のテキ
スチャデータ間での双一次補間が用いられる。従って、
ミップマップ方式によれば、比較的小さな計算量でテキ
スチャを任意の大きさのオブジェクト表面に写像するこ
とができる。
【０００８】さて、オブジェクトが観察面から遠ざけら
れると共に観察面に対して回転される場合を考える。こ
の場合にも、テキスチャをオブジェクト表面上に写像す
るのに、ミップマップを用いることができる。しかしな
がら、オブジェクト表面は回転されているので、ミップ
マップを用いて生成された補間テキスチャ値は画像内に
エイリアシングあるいはボケを生じさせる。かかる問題
を防止するため、米国特許第５，２２２，２０５号は
「リップマップ（rip map ）」と称される修正されたデ
ータ構造を提案している。リップマップ５２は図３に示
されている。例えば、図３に示すリップマップ５２はＲ
テキスチャデータに対するものである。Ｇデータ及びＢ
データに対するリップマップも用いられる。
れると共に観察面に対して回転される場合を考える。こ
の場合にも、テキスチャをオブジェクト表面上に写像す
るのに、ミップマップを用いることができる。しかしな
がら、オブジェクト表面は回転されているので、ミップ
マップを用いて生成された補間テキスチャ値は画像内に
エイリアシングあるいはボケを生じさせる。かかる問題
を防止するため、米国特許第５，２２２，２０５号は
「リップマップ（rip map ）」と称される修正されたデ
ータ構造を提案している。リップマップ５２は図３に示
されている。例えば、図３に示すリップマップ５２はＲ
テキスチャデータに対するものである。Ｇデータ及びＢ
データに対するリップマップも用いられる。
【０００９】リップマップ５２は最大スケールのデータ
配列６１’を有している。データ配列６１’はオブジェ
クト表面の各画素に対して１つのＲ値を備えている。ミ
ップマップ５１と同様に、リップマップ５２は最大スケ
ールデータ配列６１’がサブサンプリングされた複数の
配列を有している。しかしながら、リップマップ５２の
サブサンプリング配列はＵ及びＶの各方向についてサン
プリングされる必要はない。例えば、データ配列６２’
はＵ方向のみについて１／２サブサンプリングされたも
のである。データ配列６３’はＵ方向のみについて１／
４サブサンプリングされたものである。データ配列６
４’はＵ方向のみについて１／８サブサンプリングされ
たものである、等である。同様に、データ配列６５’は
Ｖ方向のみについて１／２サブサンプリングされたもの
であり、データ配列６６’はＶ方向のみについて１／４
サブサンプリングされたものであり、データ配列６７’
はＶ方向のみについて１／８サブサンプリングされたも
のである。リップマップは、Ｕ方向に１／２サブサンプ
リングされ、Ｖ方向に１／８サブサンプリングされたデ
ータ配列７５’のようにサブサンプリングの他の組み合
わせを含んでいる。このため、サブサンプリングの２つ
のレベル（ｄｕ，ｄｖ）が特定のデータ配列を指定する
のに用いられる。次表はレベルのサブサンプリングデー
タへの割り当てをまとめたものである。
配列６１’を有している。データ配列６１’はオブジェ
クト表面の各画素に対して１つのＲ値を備えている。ミ
ップマップ５１と同様に、リップマップ５２は最大スケ
ールデータ配列６１’がサブサンプリングされた複数の
配列を有している。しかしながら、リップマップ５２の
サブサンプリング配列はＵ及びＶの各方向についてサン
プリングされる必要はない。例えば、データ配列６２’
はＵ方向のみについて１／２サブサンプリングされたも
のである。データ配列６３’はＵ方向のみについて１／
４サブサンプリングされたものである。データ配列６
４’はＵ方向のみについて１／８サブサンプリングされ
たものである、等である。同様に、データ配列６５’は
Ｖ方向のみについて１／２サブサンプリングされたもの
であり、データ配列６６’はＶ方向のみについて１／４
サブサンプリングされたものであり、データ配列６７’
はＶ方向のみについて１／８サブサンプリングされたも
のである。リップマップは、Ｕ方向に１／２サブサンプ
リングされ、Ｖ方向に１／８サブサンプリングされたデ
ータ配列７５’のようにサブサンプリングの他の組み合
わせを含んでいる。このため、サブサンプリングの２つ
のレベル（ｄｕ，ｄｖ）が特定のデータ配列を指定する
のに用いられる。次表はレベルのサブサンプリングデー
タへの割り当てをまとめたものである。
【００１０】
【表１】
【００１１】リップマップ５１によれば、補間に用いる
サブサンプリングデータの選択範囲が拡がる。これは、
上述したエイアリアシング及び像のボケを減少するのに
役立つ。望ましくは、ＲＧＢテキスチャデータにはアル
ファデータＡが補足され、各画素に対してＲＧＢＡデー
タが形成される。Ａデータは、例えば「半透明性」即ち
オブジェクトを透過できる入射光の量に関する特性を示
す。例えば、オブジェクトが入射光の８０％を透過させ
る緑色レンズをモデル化していると仮定する。このレン
ズが、観察面に関して背景内の他のオブジェクトの前に
配置されているとすると、オブジェクトの隠された画素
は混合色を有することになる。この場合、隠されたオブ
ジェクト画素は８０％がそのオブジェクトの元の色で、
２０％が緑色レンズの色である色を有する。
サブサンプリングデータの選択範囲が拡がる。これは、
上述したエイアリアシング及び像のボケを減少するのに
役立つ。望ましくは、ＲＧＢテキスチャデータにはアル
ファデータＡが補足され、各画素に対してＲＧＢＡデー
タが形成される。Ａデータは、例えば「半透明性」即ち
オブジェクトを透過できる入射光の量に関する特性を示
す。例えば、オブジェクトが入射光の８０％を透過させ
る緑色レンズをモデル化していると仮定する。このレン
ズが、観察面に関して背景内の他のオブジェクトの前に
配置されているとすると、オブジェクトの隠された画素
は混合色を有することになる。この場合、隠されたオブ
ジェクト画素は８０％がそのオブジェクトの元の色で、
２０％が緑色レンズの色である色を有する。
【００１２】
【発明が解決しようとする課題】ミップマップ及びリッ
プマップのいずれも、テキスチャデータのオブジェクト
表面への写像計算量を低減する上で有用である。しかし
ながら、ミップマップは画素当たり３つのデータ、即ち
ＲＧＢデータしか収容できない。アルファデータを図２
に示すミップマップに収容することはできない。更に、
ミップマップ及びリップマップのいずれも２次元仮想座
標アドレスを用いて実現される。しかしながら、かかる
２次元アドレスがテキスチャデータのフレームバッファ
のＶＲＡＭ／ＤＲＡＭ内での物理的な格納を組織化する
のに用いられた場合、ＶＲＡＭ／ＤＲＡＭの格納容量の
多くが無駄になる傾向がある。これは図４に示されてい
る。図４に示す如く、テキスチャデータの２つの大きさ
がＶＲＡＭ／ＤＲＡＭのメモリ配列の大きさに一致する
ことは稀である。例えば、テキスチャデータが表示フレ
ームに等しい大きさ、例えば９００×１１５２を有する
と仮定する。４つのＶＲＡＭ／ＤＲＡＭの２つのバンク
はそれぞれテキスチャデータをインターリーブ式に格納
するのに用いられる。しかしながら、ＶＲＡＭ／ＤＲＡ
Ｍの斜線部は無駄になる。米国特許第５，３２１，４２
５号及び第５，２６８，６８１号を参照のこと。
プマップのいずれも、テキスチャデータのオブジェクト
表面への写像計算量を低減する上で有用である。しかし
ながら、ミップマップは画素当たり３つのデータ、即ち
ＲＧＢデータしか収容できない。アルファデータを図２
に示すミップマップに収容することはできない。更に、
ミップマップ及びリップマップのいずれも２次元仮想座
標アドレスを用いて実現される。しかしながら、かかる
２次元アドレスがテキスチャデータのフレームバッファ
のＶＲＡＭ／ＤＲＡＭ内での物理的な格納を組織化する
のに用いられた場合、ＶＲＡＭ／ＤＲＡＭの格納容量の
多くが無駄になる傾向がある。これは図４に示されてい
る。図４に示す如く、テキスチャデータの２つの大きさ
がＶＲＡＭ／ＤＲＡＭのメモリ配列の大きさに一致する
ことは稀である。例えば、テキスチャデータが表示フレ
ームに等しい大きさ、例えば９００×１１５２を有する
と仮定する。４つのＶＲＡＭ／ＤＲＡＭの２つのバンク
はそれぞれテキスチャデータをインターリーブ式に格納
するのに用いられる。しかしながら、ＶＲＡＭ／ＤＲＡ
Ｍの斜線部は無駄になる。米国特許第５，３２１，４２
５号及び第５，２６８，６８１号を参照のこと。
【００１３】従って、本発明の目的は、上述の如き従来
の技術の欠点を解決することである。
の技術の欠点を解決することである。
【００１４】
【課題を解決するための手段】本発明は例えばコンピュ
ータシステム環境で用いられる。例えば、コンピュータ
システムはプロセッサ、主メモリ、ディスクメモリ、及
び、キーボードやマウス等のデータ入力装置を備えてい
る。これらは全てバスに接続されている。バスには、描
画プロセッサ、及び、アドレス発生器を備えるグラフィ
ックコントローラも接続されている。描画プロセッサは
３Ｄオブジェクトを描画し、テキスチャデータを描画さ
れたオブジェクト上に写像する。アドレス発生器は、特
に、描画プロセッサが主メモリ、ディスクメモリ、ある
いはフレームバッファに格納されたテキスチャデータの
アドレスを決定するのを支援する。
ータシステム環境で用いられる。例えば、コンピュータ
システムはプロセッサ、主メモリ、ディスクメモリ、及
び、キーボードやマウス等のデータ入力装置を備えてい
る。これらは全てバスに接続されている。バスには、描
画プロセッサ、及び、アドレス発生器を備えるグラフィ
ックコントローラも接続されている。描画プロセッサは
３Ｄオブジェクトを描画し、テキスチャデータを描画さ
れたオブジェクト上に写像する。アドレス発生器は、特
に、描画プロセッサが主メモリ、ディスクメモリ、ある
いはフレームバッファに格納されたテキスチャデータの
アドレスを決定するのを支援する。
【００１５】一実施例によれば、テキスチャデータは複
数のサブサンプリングされたデータ配列、即ち、ミップ
マップ又はリップマップに組織化される。しかしなが
ら、テキスチャデータのメモリ、例えばフレームバッフ
ァへの格納は、物理的にはテキスチャ空間の２次元仮想
アドレス座標によっては組織化されていない。むしろ、
テキスチャデータの格納は、線型アドレスによって組織
化されている。簡単にいえば、テキスチャデータ配列は
線型メモリアドレスの連続的なシーケンスに格納され
る。データ配列のテキスチャデータは、リニアメモリア
ドレスのシーケンスのサブシーケンスに順次格納され
る。サブシーケンスは、データ配列のサブサンプリング
の順序に応じてそれぞれのテキスチャデータに割り当て
られる。
数のサブサンプリングされたデータ配列、即ち、ミップ
マップ又はリップマップに組織化される。しかしなが
ら、テキスチャデータのメモリ、例えばフレームバッフ
ァへの格納は、物理的にはテキスチャ空間の２次元仮想
アドレス座標によっては組織化されていない。むしろ、
テキスチャデータの格納は、線型アドレスによって組織
化されている。簡単にいえば、テキスチャデータ配列は
線型メモリアドレスの連続的なシーケンスに格納され
る。データ配列のテキスチャデータは、リニアメモリア
ドレスのシーケンスのサブシーケンスに順次格納され
る。サブシーケンスは、データ配列のサブサンプリング
の順序に応じてそれぞれのテキスチャデータに割り当て
られる。
【００１６】例えば、ミップマップの場合には、各デー
タ配列は、データ配列の両方向で互いに等しい、種々の
サブサンプリングレベルを有している。アドレスの一つ
のサブシーケンスはサブサンプリングレベルの昇順に各
データ配列に割り当てられる。即ち、１でサブサンプリ
ングされたデータ配列（レベル０）はアドレスの第１の
サブシーケンスに格納され、両方向に１／２でサブサン
プリングされたデータ配列（レベル１）はアドレスの第
２のサブシーケンスに割り当てられ、両方向に１／４で
サブサンプリングされたデータ配列（レベル２）はアド
レスの第３のサブシーケンスに割り当てられる、等であ
る。リップマップの場合には、データ配列はそれぞれ、
Ｕ及びＶ方向のサブサンプリングレベルｄｕ及びｄｖの
種々の組み合わせによりサブサンプリングされる。リッ
プマップのデータ配列は、サブサンプリングの２つのレ
ベルのうちの第１のレベル、例えばｄｖに応じてグルー
プ分けされる。これにより、あるのグープ内の各配列の
第１のサブサンプリングレベルは互いに等しい。例え
ば、ｄｖ＝０である全てのデータ配列は第１のグループ
を形成し、ｄｖ＝１である全てのデータ配列は第２のグ
ループを形成する、等である。各グループは、グループ
のデータ配列のテキスチャデータの座標値の変域におい
て、第１の方向、例えば方向Ｖで取り得る座標値のそれ
ぞれに対して一つのスパンを有している。例えば、グル
ープ１のテキスチャデータの方向Ｖの座標値の変域が、
０、１、２、及び３であるとする。この場合、グループ
１は４つのスパンを有することになる。即ち、グループ
１での座標ｖの変域の各値０、１、２、及び３に対して
一つのスパンが存在する。各スパンは、各データ配列か
らのテキスチャデータのサブシーケンスの一つを含むシ
ーケンスである。かかるテキスチャデータのサブ配列
は、データ配列のサブサンプリングの第２のレベル（例
えばｄｕ）の順に配置されている。データのサブシーケ
ンスの各々は、スパンと等しい第１の方向（例えばＶ）
の座標を有するそれぞれの配列のテキスチャデータを、
第２の方向（例えばＵ）の座標の昇順に含んでいる。例
えば、行ｖ＝２に対する行スパンの場合、行スパンは各
データ配列、即ち、データ（２、０）、（２，１）、
（２，２），．．．からのデータの一行を含んでいる。
タ配列は、データ配列の両方向で互いに等しい、種々の
サブサンプリングレベルを有している。アドレスの一つ
のサブシーケンスはサブサンプリングレベルの昇順に各
データ配列に割り当てられる。即ち、１でサブサンプリ
ングされたデータ配列（レベル０）はアドレスの第１の
サブシーケンスに格納され、両方向に１／２でサブサン
プリングされたデータ配列（レベル１）はアドレスの第
２のサブシーケンスに割り当てられ、両方向に１／４で
サブサンプリングされたデータ配列（レベル２）はアド
レスの第３のサブシーケンスに割り当てられる、等であ
る。リップマップの場合には、データ配列はそれぞれ、
Ｕ及びＶ方向のサブサンプリングレベルｄｕ及びｄｖの
種々の組み合わせによりサブサンプリングされる。リッ
プマップのデータ配列は、サブサンプリングの２つのレ
ベルのうちの第１のレベル、例えばｄｖに応じてグルー
プ分けされる。これにより、あるのグープ内の各配列の
第１のサブサンプリングレベルは互いに等しい。例え
ば、ｄｖ＝０である全てのデータ配列は第１のグループ
を形成し、ｄｖ＝１である全てのデータ配列は第２のグ
ループを形成する、等である。各グループは、グループ
のデータ配列のテキスチャデータの座標値の変域におい
て、第１の方向、例えば方向Ｖで取り得る座標値のそれ
ぞれに対して一つのスパンを有している。例えば、グル
ープ１のテキスチャデータの方向Ｖの座標値の変域が、
０、１、２、及び３であるとする。この場合、グループ
１は４つのスパンを有することになる。即ち、グループ
１での座標ｖの変域の各値０、１、２、及び３に対して
一つのスパンが存在する。各スパンは、各データ配列か
らのテキスチャデータのサブシーケンスの一つを含むシ
ーケンスである。かかるテキスチャデータのサブ配列
は、データ配列のサブサンプリングの第２のレベル（例
えばｄｕ）の順に配置されている。データのサブシーケ
ンスの各々は、スパンと等しい第１の方向（例えばＶ）
の座標を有するそれぞれの配列のテキスチャデータを、
第２の方向（例えばＵ）の座標の昇順に含んでいる。例
えば、行ｖ＝２に対する行スパンの場合、行スパンは各
データ配列、即ち、データ（２、０）、（２，１）、
（２，２），．．．からのデータの一行を含んでいる。
【００１７】もう一つの実施例によれば、上述の如く、
線型メモリアドレスに格納されたミップマップの、所定
のサブサンプリングレベルのテキスチャデータにアクセ
スするためのアドレス発生器が設けられる。例えば、ア
ドレス発生器は次の計算を行なう。
線型メモリアドレスに格納されたミップマップの、所定
のサブサンプリングレベルのテキスチャデータにアクセ
スするためのアドレス発生器が設けられる。例えば、ア
ドレス発生器は次の計算を行なう。
【００１８】
【数５】
【００１９】ただし、Ｂａｓｅはレベルｄ＝０の第１の
配列の座標（ｕ＝０，ｖ＝０）に対応する第１のテキス
チャデータが格納されるベースアドレスである。また、
ｉ は整数インデックスであり、ＧＯ は全体オフセ
ットであり、ＬＯ は局所オフセットであり、ＭＬ は
サブサンプリングの最大レベルであり、ｄ はアクセ
スされるデータ配列のサブサンプリングの深さであり、
ｕ，ｖはアクセスされるテキスチャデータの２次元仮想
アドレス座標である。
配列の座標（ｕ＝０，ｖ＝０）に対応する第１のテキス
チャデータが格納されるベースアドレスである。また、
ｉ は整数インデックスであり、ＧＯ は全体オフセ
ットであり、ＬＯ は局所オフセットであり、ＭＬ は
サブサンプリングの最大レベルであり、ｄ はアクセ
スされるデータ配列のサブサンプリングの深さであり、
ｕ，ｖはアクセスされるテキスチャデータの２次元仮想
アドレス座標である。
【００２０】アドレス発生器は、ベースアドレスＢａｓ
ｅ、全体オフセットＧＯ、ｕ、及び、２ML-d・ｖを受け
取る加算回路を有している。加算回路はＢａｓｅをＧＯ
に加えて第１の和を生成する。加算回路はまた、ｕを２
ML-d・ｖに加えて局所オフセットＬＯを表す第２の和を
生成する。更に、加算回路は第１及び第２の和を加算し
てテキスチャデータの線型メモリアドレスを生成する。
ｅ、全体オフセットＧＯ、ｕ、及び、２ML-d・ｖを受け
取る加算回路を有している。加算回路はＢａｓｅをＧＯ
に加えて第１の和を生成する。加算回路はまた、ｕを２
ML-d・ｖに加えて局所オフセットＬＯを表す第２の和を
生成する。更に、加算回路は第１及び第２の和を加算し
てテキスチャデータの線型メモリアドレスを生成する。
【００２１】もう一つの実施例によれば、上述の如く線
型メモリアドレスに格納されたリップマップの、所定の
サブサンプリングレベルのテキスチャデータにアクセス
するためのアドレス発生器が設けられる。たとえば、ア
ドレス発生器は次の計算を行なう。
型メモリアドレスに格納されたリップマップの、所定の
サブサンプリングレベルのテキスチャデータにアクセス
するためのアドレス発生器が設けられる。たとえば、ア
ドレス発生器は次の計算を行なう。
【００２２】
【数６】
【００２３】ただし、Ｂａｓｅはレベル（ｄｕ＝０，ｄ
ｖ＝０）の第１の配列の座標（ｕ＝０，ｖ＝０）に対応
する第１のテキスチャデータが格納されるベースアドレ
スである。また、ＧＯ は全体オフセットであり、ＧＶ
は総ｖオフセットであり、ＧＯＶは全体ｖオフセット
であり、ＧＵ は総ｕオフセットであり、ＧＯＵは全体
ｕオフセットであり、ＭＬ はｕ及びｖ両方向の最大サ
ブサンプリングレベルであり、ｄｕ，ｄｖはアクセスさ
れるデータ配列のサブサンプリングのレベルであり、
ｕ，ｖはアクセスされるテキスチャデータの２次元仮想
アドレス座標であり、ｉ及びｊは整数インデックスであ
る。アドレス発生器は、ｖを第１の全体オフセットＧＯ
Ｖに加えて第１の和を生成し、ｕを第２の全体オフセッ
トＧＯＵに加えて第２の和を生成する第１の加算器段階
を有している。アドレス発生器はまた、第１及び第２の
和を連結して連結和を生成する連結回路をも有してい
る。第１の和はサブ連結和の最上位部を形成し、第２の
和はサブ連結和の最下位部を形成する。連結和をＢａｓ
ｅに加えて線型アドレスを生成する第２の加算器段階が
設けられる。
ｖ＝０）の第１の配列の座標（ｕ＝０，ｖ＝０）に対応
する第１のテキスチャデータが格納されるベースアドレ
スである。また、ＧＯ は全体オフセットであり、ＧＶ
は総ｖオフセットであり、ＧＯＶは全体ｖオフセット
であり、ＧＵ は総ｕオフセットであり、ＧＯＵは全体
ｕオフセットであり、ＭＬ はｕ及びｖ両方向の最大サ
ブサンプリングレベルであり、ｄｕ，ｄｖはアクセスさ
れるデータ配列のサブサンプリングのレベルであり、
ｕ，ｖはアクセスされるテキスチャデータの２次元仮想
アドレス座標であり、ｉ及びｊは整数インデックスであ
る。アドレス発生器は、ｖを第１の全体オフセットＧＯ
Ｖに加えて第１の和を生成し、ｕを第２の全体オフセッ
トＧＯＵに加えて第２の和を生成する第１の加算器段階
を有している。アドレス発生器はまた、第１及び第２の
和を連結して連結和を生成する連結回路をも有してい
る。第１の和はサブ連結和の最上位部を形成し、第２の
和はサブ連結和の最下位部を形成する。連結和をＢａｓ
ｅに加えて線型アドレスを生成する第２の加算器段階が
設けられる。
【００２４】更にもう一つの実施例によれば、ミップマ
ップまたはリップマップいずれかのテキスチャデータに
アクセスする、結合されたアドレス加算器が設けられ
る。この実施例に係わるアドレス発生器は、選択可能入
力としてのベースアドレスＢａｓｅ、ミップマップの全
体オフセットＧＯ、リップマップの第１の全体オフセッ
トＧＯＶ、リップマップの第２の全体オフセットＧＯ
Ｕ、２ML-d・ｖ、及び、ｖと、選択器制御信号とを受け
取る第１のマルチプレクサ段階を有している。第１のマ
ルチプレクサ段階は、選択器制御信号に応じて、第１、
第２、及び第３の出力として、それぞれ、Ｂａｓｅ、Ｇ
ｏ、及び２ML-d・ｖ、あるいは、それぞれ、ｖ、ＧＯ
Ｖ、及びＧＯＵを出力する。アドレス発生器はまた、第
１のマルチプレクサ段階の第１及び第２の出力を加えて
第１の和を生成し、ｕを第３の出力に加えて第２の和を
生成する、第１の加算器段階をも有している。アドレス
発生器はまた、第１の和を第２の和に連結して連結和を
生成する連結回路をも有している。選択可能入力として
の第１の和、連結和、第２の和、及び、ベースアドレス
Ｂａｓｅと、選択器制御信号とを受け取る第２のマルチ
プレクサ段階が設けられる。第２のマルチプレクサ段階
は、選択器制御信号に応じて、第４及び第５の出力とし
て、それぞれ第１の和及び第２の和、あるいは、それぞ
れ連結和及びＢａｓｅを出力する。アドレス発生器は更
に、第２のマルチプレクサ段階の第４及び第５の出力を
加えて線型メモリアドレスを生成する第２の加算器段階
を有している。
ップまたはリップマップいずれかのテキスチャデータに
アクセスする、結合されたアドレス加算器が設けられ
る。この実施例に係わるアドレス発生器は、選択可能入
力としてのベースアドレスＢａｓｅ、ミップマップの全
体オフセットＧＯ、リップマップの第１の全体オフセッ
トＧＯＶ、リップマップの第２の全体オフセットＧＯ
Ｕ、２ML-d・ｖ、及び、ｖと、選択器制御信号とを受け
取る第１のマルチプレクサ段階を有している。第１のマ
ルチプレクサ段階は、選択器制御信号に応じて、第１、
第２、及び第３の出力として、それぞれ、Ｂａｓｅ、Ｇ
ｏ、及び２ML-d・ｖ、あるいは、それぞれ、ｖ、ＧＯ
Ｖ、及びＧＯＵを出力する。アドレス発生器はまた、第
１のマルチプレクサ段階の第１及び第２の出力を加えて
第１の和を生成し、ｕを第３の出力に加えて第２の和を
生成する、第１の加算器段階をも有している。アドレス
発生器はまた、第１の和を第２の和に連結して連結和を
生成する連結回路をも有している。選択可能入力として
の第１の和、連結和、第２の和、及び、ベースアドレス
Ｂａｓｅと、選択器制御信号とを受け取る第２のマルチ
プレクサ段階が設けられる。第２のマルチプレクサ段階
は、選択器制御信号に応じて、第４及び第５の出力とし
て、それぞれ第１の和及び第２の和、あるいは、それぞ
れ連結和及びＢａｓｅを出力する。アドレス発生器は更
に、第２のマルチプレクサ段階の第４及び第５の出力を
加えて線型メモリアドレスを生成する第２の加算器段階
を有している。
【００２５】端的にいえば、テキスチャアドレスデータ
をメモリに物理的に格納する線型アドレス構成が設けら
れる。また、格納されたテキスチャデータにアクセスす
るアドレス発生器も設けられる。このように、本発明
は、テキスチャデータを格納し、格納されたテキスチャ
データにアクセスする効率的な方法を提供する。
をメモリに物理的に格納する線型アドレス構成が設けら
れる。また、格納されたテキスチャデータにアクセスす
るアドレス発生器も設けられる。このように、本発明
は、テキスチャデータを格納し、格納されたテキスチャ
データにアクセスする効率的な方法を提供する。
【００２６】
【発明の実施の形態】図５は本発明の一実施例に係わる
コンピュータシステムを示す。上述の如く、コンピュー
タシステム１００は、プロセッサ１１２、主メモリ１１
４、ディスクメモリ１１６、及び、入力装置１１８を備
えている。これら装置はそれぞれバス１２０に接続され
ている。バス１２０にはまた、グラフィックコントロー
ラ１３０が接続されている。グラフィックコントローラ
は描画プロセッサ１３２及びアドレス発生器１３６を備
えている。描画プロセッサはデータをフレームバッファ
１３４に出力することができ、一方、アドレス発生器は
アドレス及びチップ選択情報（例えば、ＲＡＳ、ＣＡ
Ｓ、及び、チップ選択）をフレームバッファに出力する
ことができる。フレームバッファに格納された画素デー
タは表示装置１３８の表示画面に表示される。
コンピュータシステムを示す。上述の如く、コンピュー
タシステム１００は、プロセッサ１１２、主メモリ１１
４、ディスクメモリ１１６、及び、入力装置１１８を備
えている。これら装置はそれぞれバス１２０に接続され
ている。バス１２０にはまた、グラフィックコントロー
ラ１３０が接続されている。グラフィックコントローラ
は描画プロセッサ１３２及びアドレス発生器１３６を備
えている。描画プロセッサはデータをフレームバッファ
１３４に出力することができ、一方、アドレス発生器は
アドレス及びチップ選択情報（例えば、ＲＡＳ、ＣＡ
Ｓ、及び、チップ選択）をフレームバッファに出力する
ことができる。フレームバッファに格納された画素デー
タは表示装置１３８の表示画面に表示される。
【００２７】描画プロセッサ１３２はテキスチャデータ
の２次元仮想アドレス座標、及び、サブサンプリングレ
ベルを含むパラメータ（後述する）をアドレス発生器１
３６に出力することができる。描画プロセッサ１３２は
制御信号をアドレス発生器１３６に出力することもでき
る。これに応じて、アドレス発生器１３６は描画プロセ
ッサ１３２に、例えば主メモリ１１４、ディスクメモリ
１１６、あるいはフレームバッファ１３４等の物理メモ
リの所望のテキスチャデータの線型アドレスを出力する
ことができる。次に、描画プロセッサ１３２は線型アド
レスを用いて、主メモリ１１４、ディスクメモリ１１
６、あるいはフレームバッファ１３４内のテキスチャデ
ータに（アドレス発生器１３６を介して）アクセスする
ことができる。また、アドレス発生器１３６は、物理ア
ドレスを主メモリ１１４またはディスクメモリ１１６に
（システムバス１２０を介して）直接出力し、あるい
は、フレームバッファ１３４に出力する。かかるデータ
アドレッシングは、サブサンプリングされたテキスチャ
データをメモリに書き込む際、あるいは、更に重要なの
は、テキスチャを描画オブジェクト上に写像するのに用
いるテキスチャデータを読み出す際に、描画プロセッサ
１３２により使用される。
の２次元仮想アドレス座標、及び、サブサンプリングレ
ベルを含むパラメータ（後述する）をアドレス発生器１
３６に出力することができる。描画プロセッサ１３２は
制御信号をアドレス発生器１３６に出力することもでき
る。これに応じて、アドレス発生器１３６は描画プロセ
ッサ１３２に、例えば主メモリ１１４、ディスクメモリ
１１６、あるいはフレームバッファ１３４等の物理メモ
リの所望のテキスチャデータの線型アドレスを出力する
ことができる。次に、描画プロセッサ１３２は線型アド
レスを用いて、主メモリ１１４、ディスクメモリ１１
６、あるいはフレームバッファ１３４内のテキスチャデ
ータに（アドレス発生器１３６を介して）アクセスする
ことができる。また、アドレス発生器１３６は、物理ア
ドレスを主メモリ１１４またはディスクメモリ１１６に
（システムバス１２０を介して）直接出力し、あるい
は、フレームバッファ１３４に出力する。かかるデータ
アドレッシングは、サブサンプリングされたテキスチャ
データをメモリに書き込む際、あるいは、更に重要なの
は、テキスチャを描画オブジェクト上に写像するのに用
いるテキスチャデータを読み出す際に、描画プロセッサ
１３２により使用される。
【００２８】図６はテキスチャデータのミップマップを
メモリに物理的に格納する線型アドレッシング方式を示
す。説明のため、テキスチャデータのミップマップはフ
レームバッファ１３４（図５）に格納されていると仮定
しているが、本発明は主メモリ１１４（図５）及びディ
スクメモリ１１６（図５）にも適用可能である。ミップ
マップが、各色及びアルファ値Ｒ、Ｇ、Ｂ、及びＡに対
して８×８のテキスチャデータを有する、最大分解能
（サブサンプリング因子１）レベルｄ＝０でサブサンプ
リングされた２次元データ配列を含んでいると仮定す
る。図６に示す如く、最大分解能配列には符号２１０
（Ｒ）、２２０（Ｇ）、２３０（Ｂ）、及び、２４０
（Ａ）が付されている。各配列は座標（ｕ，ｖ）でのデ
ータを有している。ただし、ｕ＝０，１，．．．７であ
り、ｖ＝０，１，．．．，７である。Ｒ画素には符号２
１０−（ｕ，ｖ）が付されている。例えば、データ
（０，０）には符号２１０−（０，０）が付され、デー
タ（０、１）には２１０−（０、１）が付されている。
同様に、Ｇ、Ｂ、及びＡ配列のデータ（ｕ，ｖ）には符
号２２０−（ｕ，ｖ）、２３０−（ｕ，ｖ）、２４０−
（ｕ，ｖ）が付されている。ミップマップはまた、配列
２１０、２２０、２３０、及び２４０の各々に対して、
高レベルｄ＝１、２、及び３でサブサンプリングされた
配列を有している。レベル１でサブサンプリング（１／
２サブサンプリング）されたＲ配列は４×４画素を有し
ており、符号２１２が付されている。レベル２でサブサ
ンプリング（１／４サブサンプリング）されたＲ配列は
２×２画素を有しており、符号２１４が付されている。
レベル３でサブサンプリング（１／８サブサンプリン
グ）されたＲ配列は１×１画素を有しており、符号２１
６が付されている。同様に、Ｇ、Ｂ、及び、Ａ配列はレ
ベル１でサブサンプリング（１／２サブサンプリング）
された配列２２２、２３２、２４２、レベル２でサブサ
ンプリング（１／４サブサンプリング）された配列２２
４、２３４、２４４、及び、レベル３でサブサンプリン
グ（１／８サブサンプリング）された配列２２６、２３
６、２４６を有している。前記したのと同様に、配列２
１２、２１４、２１６、２２２、２２４、２２６、２３
２、２３４、２３６、２４２、２４４、あるいは、２４
６のうちの任意の配列のテキスチャデータは、配列の符
号とテキスチャデータの座標（ｕ，ｖ）とを含む符号で
参照される。従って、レベルｄ＝２の座標（１，１）の
Ｇテキスチャデータには符号２２４−（１，１）が付さ
れる。
メモリに物理的に格納する線型アドレッシング方式を示
す。説明のため、テキスチャデータのミップマップはフ
レームバッファ１３４（図５）に格納されていると仮定
しているが、本発明は主メモリ１１４（図５）及びディ
スクメモリ１１６（図５）にも適用可能である。ミップ
マップが、各色及びアルファ値Ｒ、Ｇ、Ｂ、及びＡに対
して８×８のテキスチャデータを有する、最大分解能
（サブサンプリング因子１）レベルｄ＝０でサブサンプ
リングされた２次元データ配列を含んでいると仮定す
る。図６に示す如く、最大分解能配列には符号２１０
（Ｒ）、２２０（Ｇ）、２３０（Ｂ）、及び、２４０
（Ａ）が付されている。各配列は座標（ｕ，ｖ）でのデ
ータを有している。ただし、ｕ＝０，１，．．．７であ
り、ｖ＝０，１，．．．，７である。Ｒ画素には符号２
１０−（ｕ，ｖ）が付されている。例えば、データ
（０，０）には符号２１０−（０，０）が付され、デー
タ（０、１）には２１０−（０、１）が付されている。
同様に、Ｇ、Ｂ、及びＡ配列のデータ（ｕ，ｖ）には符
号２２０−（ｕ，ｖ）、２３０−（ｕ，ｖ）、２４０−
（ｕ，ｖ）が付されている。ミップマップはまた、配列
２１０、２２０、２３０、及び２４０の各々に対して、
高レベルｄ＝１、２、及び３でサブサンプリングされた
配列を有している。レベル１でサブサンプリング（１／
２サブサンプリング）されたＲ配列は４×４画素を有し
ており、符号２１２が付されている。レベル２でサブサ
ンプリング（１／４サブサンプリング）されたＲ配列は
２×２画素を有しており、符号２１４が付されている。
レベル３でサブサンプリング（１／８サブサンプリン
グ）されたＲ配列は１×１画素を有しており、符号２１
６が付されている。同様に、Ｇ、Ｂ、及び、Ａ配列はレ
ベル１でサブサンプリング（１／２サブサンプリング）
された配列２２２、２３２、２４２、レベル２でサブサ
ンプリング（１／４サブサンプリング）された配列２２
４、２３４、２４４、及び、レベル３でサブサンプリン
グ（１／８サブサンプリング）された配列２２６、２３
６、２４６を有している。前記したのと同様に、配列２
１２、２１４、２１６、２２２、２２４、２２６、２３
２、２３４、２３６、２４２、２４４、あるいは、２４
６のうちの任意の配列のテキスチャデータは、配列の符
号とテキスチャデータの座標（ｕ，ｖ）とを含む符号で
参照される。従って、レベルｄ＝２の座標（１，１）の
Ｇテキスチャデータには符号２２４−（１，１）が付さ
れる。
【００２９】線型格納構成によれば、ベースメモリアド
レスＢａｓｅは色／アルファの各々に割り当てられる。
説明のため、テキスチャデータは色／アルファ値当たり
１バイトを備え、メモリロケーションの各々は１バイト
を格納するもとの仮定する。（しかしながら、テキスチ
ャデータの精度とメモリ容量との他の組み合わせを実現
することも容易であることに注意されたい。）例えば、
ＢａｓｅR ＝０がＲに割り当てられ、ＢａｓｅG ＝８５
がＧに割り当てられ、ＢａｓｅB ＝１７０がＢに割り当
てられ、ＢａｓｅA ＝２５５がＡに割り当てられる。色
／アルファ値の各々、例えばＲに対するテキスチャデー
タは、ＢａｓｅR から始まる連続アドレスに、レベルｄ
に関して昇順に格納される。従って、配列２１０のテキ
スチャデータはメモリアドレスＢａｓｅR からＢａｓｅ
R ＋６３に格納される。配列２１２のテキスチャデータ
はメモリアドレスＢａｓｅR ＋６４からＢａｓｅR ＋７
９に格納される。配列２１４のテキスチャデータはメモ
リアドレスＢａｓｅR ＋８０からＢａｓｅR ＋８３に格
納される。配列２１６のテキスチャデータはメモリアド
レスＢａｓｅR ＋８４に格納される。更に、各配列のテ
キスチャデータは連続したシーケンシャルなメモリアド
レスに格納される。例えば、データを格納するのに行・
列順序付けが用いられる場合を考える。表２はメモリア
ドレスの配列２１０、２１２、２１４、及び２１６のテ
キスチャデータへの割り当てをまとめたものである。
レスＢａｓｅは色／アルファの各々に割り当てられる。
説明のため、テキスチャデータは色／アルファ値当たり
１バイトを備え、メモリロケーションの各々は１バイト
を格納するもとの仮定する。（しかしながら、テキスチ
ャデータの精度とメモリ容量との他の組み合わせを実現
することも容易であることに注意されたい。）例えば、
ＢａｓｅR ＝０がＲに割り当てられ、ＢａｓｅG ＝８５
がＧに割り当てられ、ＢａｓｅB ＝１７０がＢに割り当
てられ、ＢａｓｅA ＝２５５がＡに割り当てられる。色
／アルファ値の各々、例えばＲに対するテキスチャデー
タは、ＢａｓｅR から始まる連続アドレスに、レベルｄ
に関して昇順に格納される。従って、配列２１０のテキ
スチャデータはメモリアドレスＢａｓｅR からＢａｓｅ
R ＋６３に格納される。配列２１２のテキスチャデータ
はメモリアドレスＢａｓｅR ＋６４からＢａｓｅR ＋７
９に格納される。配列２１４のテキスチャデータはメモ
リアドレスＢａｓｅR ＋８０からＢａｓｅR ＋８３に格
納される。配列２１６のテキスチャデータはメモリアド
レスＢａｓｅR ＋８４に格納される。更に、各配列のテ
キスチャデータは連続したシーケンシャルなメモリアド
レスに格納される。例えば、データを格納するのに行・
列順序付けが用いられる場合を考える。表２はメモリア
ドレスの配列２１０、２１２、２１４、及び２１６のテ
キスチャデータへの割り当てをまとめたものである。
【００３０】
【表２】
【００３１】同様のメモリアドレス割り当てが配列２２
０、２２２、２２４、２２６、２３０、２３２、２３
４、２３６、２４０、２４２、２４４、及び２４６に対
して用いられる。上記した例において、各メモリ配列の
ディメンジョンは２の累乗であることに注意されたい。
従って、レベルｄの配列のデータ数は４ML-dである。た
だし、ＭＬはミップマップの最大レベル（この場合は
３）である。レベルｄの配列の座標が（ｕ，ｖ）である
テキスチャデータの線型アドレスを決定するため、全体
オフセットＧＯ、及び、局所オフセットＬＯがベースア
ドレスＢａｓｅに加えられる。即ち ＴＬＡ(M) ＝Ｂａｓｅ＋ＬＯ＋ＧＯ となる。ＧＯは（アクセスされるテキスチャデータを含
むレベルｄの配列に比して）低レベルの配列のテキスチ
ャデータを含むアドレスを表す。ＧＯは次式により決定
される。
０、２２２、２２４、２２６、２３０、２３２、２３
４、２３６、２４０、２４２、２４４、及び２４６に対
して用いられる。上記した例において、各メモリ配列の
ディメンジョンは２の累乗であることに注意されたい。
従って、レベルｄの配列のデータ数は４ML-dである。た
だし、ＭＬはミップマップの最大レベル（この場合は
３）である。レベルｄの配列の座標が（ｕ，ｖ）である
テキスチャデータの線型アドレスを決定するため、全体
オフセットＧＯ、及び、局所オフセットＬＯがベースア
ドレスＢａｓｅに加えられる。即ち ＴＬＡ(M) ＝Ｂａｓｅ＋ＬＯ＋ＧＯ となる。ＧＯは（アクセスされるテキスチャデータを含
むレベルｄの配列に比して）低レベルの配列のテキスチ
ャデータを含むアドレスを表す。ＧＯは次式により決定
される。
【００３２】
【数７】
【００３３】ただし、ｉは整数インデックスである。Ｌ
Ｏは、検索されるデータと同じ配列の、検索されるデー
タより前のテキスチャデータを表す。行・列順序付けを
行うものと仮定すると、ＬＯは ＬＯ＝２ML-d・ｖ＋ｕ により決定される。ただし、ｖ及びｕはアクセスされる
データの座標（ｕ，ｖ）である。
Ｏは、検索されるデータと同じ配列の、検索されるデー
タより前のテキスチャデータを表す。行・列順序付けを
行うものと仮定すると、ＬＯは ＬＯ＝２ML-d・ｖ＋ｕ により決定される。ただし、ｖ及びｕはアクセスされる
データの座標（ｕ，ｖ）である。
【００３４】図７は線型アドレシング構成によるリップ
マップの物理的格納を示す。簡単のため、Ｒデータにつ
いてのみ詳細に述べる。しかしながら、その原理はＧ、
Ｂ、及び、Ａデータにも容易に拡張される。Ｒデータに
対するリップマップを考える。リップマップの各配列
は、Ｕ及びＶ方向のサブサンプリングレベルｄｕ、ｄｖ
の種々の順列を有している。配列２５０はレベルｄｕ＝
０、ｄｖ＝０でサブサンプリングされ、８×８のテキス
チャデータを有している。配列２５１はレベルｄｕ＝
１、ｄｖ＝０でサブサンプリングされ、４×８のテキス
チャデータを有している。配列２５２はレベルｄｕ＝
２、ｄｖ＝０でサブサンプリングされ、２×８のテキス
チャデータを有している。配列２５３はレベルｄｕ＝
３、ｄｖ＝０でサブサンプリングされ、１×８のテキス
チャデータを有している。配列２５４はレベルｄｕ＝
０、ｄｖ＝１でサブサンプリングされ、８×４のテキス
チャデータを有している。配列２５５はレベルｄｕ＝
０、ｄｖ＝２でサブサンプリングされ、８×２のテキス
チャデータを有している。配列２５６はレベルｄｕ＝
０、ｄｖ＝３でサブサンプリングされ、８×１のテキス
チャデータを有している。配列２６０はレベルｄｕ＝
１、ｄｖ＝１でサブサンプリングされ、４×４のテキス
チャデータを有している。配列２６１はレベルｄｕ＝
２、ｄｖ＝１でサブサンプリングされ、２×４のテキス
チャデータを有している。配列２６２はレベルｄｕ＝
３、ｄｖ＝１でサブサンプリングされ、１×４のテキス
チャデータを有している。配列２６３はレベルｄｕ＝
１、ｄｖ＝２でサブサンプリングされ、４×２のテキス
チャデータを有している。配列２６４はレベルｄｕ＝
１、ｄｖ＝３でサブサンプリングされ、４×１のテキス
チャデータを有している。配列２７０はレベルｄｕ＝
２、ｄｖ＝２でサブサンプリングされ、２×２のテキス
チャデータを有している。配列２７１はレベルｄｕ＝
３、ｄｖ＝２でサブサンプリングされ、１×２のテキス
チャデータを有している。配列２７２はレベルｄｕ＝
２、ｄｖ＝３でサブサンプリングされ、２×１のテキス
チャデータを有している。配列２８０はレベルｄｕ＝
３、ｄｖ＝３でサブサンプリングされ、１×１のテキス
チャデータを有している。図６に示す如く、各テキスチ
ャデータは、それぞれの属する配列と、その座標（ｕ，
ｖ）により参照される。例えば、ｄｕ＝３、ｄｖ＝２で
サブサンプリングされた配列の画素（ｕ＝０、ｖ＝１）
は２７１−（０，１）で参照される。
マップの物理的格納を示す。簡単のため、Ｒデータにつ
いてのみ詳細に述べる。しかしながら、その原理はＧ、
Ｂ、及び、Ａデータにも容易に拡張される。Ｒデータに
対するリップマップを考える。リップマップの各配列
は、Ｕ及びＶ方向のサブサンプリングレベルｄｕ、ｄｖ
の種々の順列を有している。配列２５０はレベルｄｕ＝
０、ｄｖ＝０でサブサンプリングされ、８×８のテキス
チャデータを有している。配列２５１はレベルｄｕ＝
１、ｄｖ＝０でサブサンプリングされ、４×８のテキス
チャデータを有している。配列２５２はレベルｄｕ＝
２、ｄｖ＝０でサブサンプリングされ、２×８のテキス
チャデータを有している。配列２５３はレベルｄｕ＝
３、ｄｖ＝０でサブサンプリングされ、１×８のテキス
チャデータを有している。配列２５４はレベルｄｕ＝
０、ｄｖ＝１でサブサンプリングされ、８×４のテキス
チャデータを有している。配列２５５はレベルｄｕ＝
０、ｄｖ＝２でサブサンプリングされ、８×２のテキス
チャデータを有している。配列２５６はレベルｄｕ＝
０、ｄｖ＝３でサブサンプリングされ、８×１のテキス
チャデータを有している。配列２６０はレベルｄｕ＝
１、ｄｖ＝１でサブサンプリングされ、４×４のテキス
チャデータを有している。配列２６１はレベルｄｕ＝
２、ｄｖ＝１でサブサンプリングされ、２×４のテキス
チャデータを有している。配列２６２はレベルｄｕ＝
３、ｄｖ＝１でサブサンプリングされ、１×４のテキス
チャデータを有している。配列２６３はレベルｄｕ＝
１、ｄｖ＝２でサブサンプリングされ、４×２のテキス
チャデータを有している。配列２６４はレベルｄｕ＝
１、ｄｖ＝３でサブサンプリングされ、４×１のテキス
チャデータを有している。配列２７０はレベルｄｕ＝
２、ｄｖ＝２でサブサンプリングされ、２×２のテキス
チャデータを有している。配列２７１はレベルｄｕ＝
３、ｄｖ＝２でサブサンプリングされ、１×２のテキス
チャデータを有している。配列２７２はレベルｄｕ＝
２、ｄｖ＝３でサブサンプリングされ、２×１のテキス
チャデータを有している。配列２８０はレベルｄｕ＝
３、ｄｖ＝３でサブサンプリングされ、１×１のテキス
チャデータを有している。図６に示す如く、各テキスチ
ャデータは、それぞれの属する配列と、その座標（ｕ，
ｖ）により参照される。例えば、ｄｕ＝３、ｄｖ＝２で
サブサンプリングされた配列の画素（ｕ＝０、ｖ＝１）
は２７１−（０，１）で参照される。
【００３５】図７に示す如く、線型アドレスの連続した
シーケンスが、以下の如く配列に割り当てられる。先
ず、２つのレベルｄｕ又はｄｖのうちの一方が選ばれ
て、配列がグループ分けされる。この場合、同じグルー
プの各配列は選ばれたレベルに対して同じ値を有してい
る。ｄｖが選択されたものとする。４つのグループ２９
１、２９２、２９３、及び２９４が形成される。第１の
グループ２９１（ｄｖ＝０に対する）は配列２５０、２
５１、２５２、及び２５３を含んでいる。第２のグルー
プ２９２（ｄｖ＝１に対する）は配列２５４、２６０、
２６１、及び２６２を含んでいる。第３のグループ２９
３（ｄｖ＝２に対する）は配列２５５、２６３、２７
０、及び２７１を含んでいる。第４のグループ２９４
（ｄｖ＝３に対する）は配列２５６、２６４、２７２、
及び２８０を含んでいる。アドレスの連続したサブシー
ケンスはそれぞれ、４つのサブシーケンスがリップマッ
プに割り当てられるアドレスの連続シーケンスを形成す
るように、配列の各グループに割り当てられる。例え
ば、第１のグループはアドレスＢａｓｅからＢａｓｅ＋
１１９のサブシーケンスに割り当てられる。第２のグル
ープはアドレスＢａｓｅ＋１２０からＢａｓｅ＋１７９
のサブシーケンスに割り当てられる。第３のグループは
アドレスＢａｓｅ＋１８０からＢａｓｅ＋２０９のサブ
シーケンスに割り当てられる。第４のグループはアドレ
スＢａｓｅ＋２１０からＢａｓｅ＋２２４のサブシーケ
ンスに割り当てられる。
シーケンスが、以下の如く配列に割り当てられる。先
ず、２つのレベルｄｕ又はｄｖのうちの一方が選ばれ
て、配列がグループ分けされる。この場合、同じグルー
プの各配列は選ばれたレベルに対して同じ値を有してい
る。ｄｖが選択されたものとする。４つのグループ２９
１、２９２、２９３、及び２９４が形成される。第１の
グループ２９１（ｄｖ＝０に対する）は配列２５０、２
５１、２５２、及び２５３を含んでいる。第２のグルー
プ２９２（ｄｖ＝１に対する）は配列２５４、２６０、
２６１、及び２６２を含んでいる。第３のグループ２９
３（ｄｖ＝２に対する）は配列２５５、２６３、２７
０、及び２７１を含んでいる。第４のグループ２９４
（ｄｖ＝３に対する）は配列２５６、２６４、２７２、
及び２８０を含んでいる。アドレスの連続したサブシー
ケンスはそれぞれ、４つのサブシーケンスがリップマッ
プに割り当てられるアドレスの連続シーケンスを形成す
るように、配列の各グループに割り当てられる。例え
ば、第１のグループはアドレスＢａｓｅからＢａｓｅ＋
１１９のサブシーケンスに割り当てられる。第２のグル
ープはアドレスＢａｓｅ＋１２０からＢａｓｅ＋１７９
のサブシーケンスに割り当てられる。第３のグループは
アドレスＢａｓｅ＋１８０からＢａｓｅ＋２０９のサブ
シーケンスに割り当てられる。第４のグループはアドレ
スＢａｓｅ＋２１０からＢａｓｅ＋２２４のサブシーケ
ンスに割り当てられる。
【００３６】テキスチャデータの少なくとも一つのスパ
ンが各グループで定義される。一つのスパンは、そのグ
ループのテキスチャデータに対する座標ｖ（即ち、デー
タ配列をグループに分離する基準として用いるために選
択されたサブサンプリングのレベル、即ちｄｖと同じ方
向Ｖでの座標）の変域の各値に対して定義される。即
ち、グループ２９１では８個のスパンが定義される。即
ち、座標値ｖ＝０、ｖ＝１、ｖ＝２、ｖ＝３、ｖ＝４、
ｖ＝５、ｖ＝６、及びｖ＝７の各々に対して１個のスパ
ンが定義される。グループ２９２では４個のスパンが定
義される。即ち、座標値ｖ＝０、ｖ＝１、ｖ＝２、及び
ｖ＝３の各々に対して１個のスパンが定義される。グル
ープ２９３では２個のスパンが定義される。即ち、座標
値ｖ＝０、及びｖ＝１の各々に対して１個のスパンが定
義される。グループ２９４ではｖ＝０に対して１個のス
パンが定義される。
ンが各グループで定義される。一つのスパンは、そのグ
ループのテキスチャデータに対する座標ｖ（即ち、デー
タ配列をグループに分離する基準として用いるために選
択されたサブサンプリングのレベル、即ちｄｖと同じ方
向Ｖでの座標）の変域の各値に対して定義される。即
ち、グループ２９１では８個のスパンが定義される。即
ち、座標値ｖ＝０、ｖ＝１、ｖ＝２、ｖ＝３、ｖ＝４、
ｖ＝５、ｖ＝６、及びｖ＝７の各々に対して１個のスパ
ンが定義される。グループ２９２では４個のスパンが定
義される。即ち、座標値ｖ＝０、ｖ＝１、ｖ＝２、及び
ｖ＝３の各々に対して１個のスパンが定義される。グル
ープ２９３では２個のスパンが定義される。即ち、座標
値ｖ＝０、及びｖ＝１の各々に対して１個のスパンが定
義される。グループ２９４ではｖ＝０に対して１個のス
パンが定義される。
【００３７】各スパンは、各グループの各データ配列か
らのテキスチャデータのサブシーケンスを１つ含む、テ
キスチャデータのシーケンスとして定義される。テキス
チャデータのサブシーケンスは、レベルｄｕに関して昇
順に配置される（即ち、サブサンプリングの２つのレベ
ルｄｕ、ｄｖのうちの他方はデータ値をグループに分離
する基準としては用いられない）。テキスチャデータの
各サブシーケンスは、対応するスパンと等しいｖ座標値
を有する各データ配列のテキスチャデータの全てを含ん
でいる。例えば、第１のグループでは、行ｖ＝３に対す
るスパンはデータ２５０−（０，３）、２５０−（１，
３）、．．．、２５０−（７，３）、２５１−（０，
３）、２５１−（１，３）、．．．、２５１−（３，
３）、２５２−（０，３）、２５２−（１，３）、２５
３−（０，３）を含んでいる。（本説明では、各スパン
はグループの各行のデータを含んでいるので、以下、ス
パンを「行スパン」と称する。「列スパン」も可能であ
ることに注意されたい。）各サブシーケンスのアドレス
は、各グループ内で、行スパンのテキスチャデータのシ
ーケンスに、行ｖ＝０から各グループの最大行番号まで
行スパンの順に割り当てられる。線型アドレスのリップ
マップへの順次的割り当てが表３−Ｉ及びIIにまとめら
れている。
らのテキスチャデータのサブシーケンスを１つ含む、テ
キスチャデータのシーケンスとして定義される。テキス
チャデータのサブシーケンスは、レベルｄｕに関して昇
順に配置される（即ち、サブサンプリングの２つのレベ
ルｄｕ、ｄｖのうちの他方はデータ値をグループに分離
する基準としては用いられない）。テキスチャデータの
各サブシーケンスは、対応するスパンと等しいｖ座標値
を有する各データ配列のテキスチャデータの全てを含ん
でいる。例えば、第１のグループでは、行ｖ＝３に対す
るスパンはデータ２５０−（０，３）、２５０−（１，
３）、．．．、２５０−（７，３）、２５１−（０，
３）、２５１−（１，３）、．．．、２５１−（３，
３）、２５２−（０，３）、２５２−（１，３）、２５
３−（０，３）を含んでいる。（本説明では、各スパン
はグループの各行のデータを含んでいるので、以下、ス
パンを「行スパン」と称する。「列スパン」も可能であ
ることに注意されたい。）各サブシーケンスのアドレス
は、各グループ内で、行スパンのテキスチャデータのシ
ーケンスに、行ｖ＝０から各グループの最大行番号まで
行スパンの順に割り当てられる。線型アドレスのリップ
マップへの順次的割り当てが表３−Ｉ及びIIにまとめら
れている。
【００３８】
【表３】
【００３９】
【表４】
【００４０】サブサンプリングレベルｄｕ、ｄｖの、座
標がｕ、ｖである配列のテキスチャデータにアクセスし
たいものとする。このテキスチャデータに対する線型ア
ドレスを決定するために、先行する完全な行スパンによ
り占められたメモリアドレスは飛ばされなければならな
い。更に、アクセスされるテキスチャデータと同じ行ｖ
の、アクセスされるテキスチャデータに先行するテキス
チャデータの部分的な行スパンに占められたメモリアド
レスも飛ばされなければならない。完全な先行する行ス
パンを収容するメモリアドレスをスキップするオフセッ
トは行スパン長さＲＳＬ及び総ｖオフセットＧＶから決
定される。ＲＳＬは次式で与えられる
標がｕ、ｖである配列のテキスチャデータにアクセスし
たいものとする。このテキスチャデータに対する線型ア
ドレスを決定するために、先行する完全な行スパンによ
り占められたメモリアドレスは飛ばされなければならな
い。更に、アクセスされるテキスチャデータと同じ行ｖ
の、アクセスされるテキスチャデータに先行するテキス
チャデータの部分的な行スパンに占められたメモリアド
レスも飛ばされなければならない。完全な先行する行ス
パンを収容するメモリアドレスをスキップするオフセッ
トは行スパン長さＲＳＬ及び総ｖオフセットＧＶから決
定される。ＲＳＬは次式で与えられる
【００４１】
【数８】
【００４２】ただし、ＭＬはｄｕ及びｄｖの最大レベル
である。ＧＶはＧＯＶ＋ｖで与えられる。ただし、ＧＯ
Ｖはスキップされる配列の全グループの完全な行スパン
を示す全体ｖオフセットである。この場合、ｖは、アク
セスされるテキスチャデータを収容する同じグループ内
のスキップされた完全な行スパンを示す。ＧＯＶは次式
で与えられる。
である。ＧＶはＧＯＶ＋ｖで与えられる。ただし、ＧＯ
Ｖはスキップされる配列の全グループの完全な行スパン
を示す全体ｖオフセットである。この場合、ｖは、アク
セスされるテキスチャデータを収容する同じグループ内
のスキップされた完全な行スパンを示す。ＧＯＶは次式
で与えられる。
【００４３】
【数９】
【００４４】ただし、ｉ及びｊは整数インデックスであ
る。スキップされる部分的な先行する行スパンに対する
オフセットはＧＵ＝ＧＯＵ＋ｕで与えられる。ただし、
ＧＵは総ｕオフセットであり、ＧＯＵは全体ｕオフセッ
トである。ＧＯＵは次式で与えられる。
る。スキップされる部分的な先行する行スパンに対する
オフセットはＧＵ＝ＧＯＵ＋ｕで与えられる。ただし、
ＧＵは総ｕオフセットであり、ＧＯＵは全体ｕオフセッ
トである。ＧＯＵは次式で与えられる。
【００４５】
【数１０】
【００４６】従って、ＧＯＵはアクセスされたテキスチ
ャデータと同じグループのスキップされた配列の行の幅
の和である。この結果、レベルｄｕ、ｄｖでサブサンプ
リングされた配列の、座標が（ｕ，ｖ）であるテキスチ
ャデータの線型アドレスは次式で与えられる。 ＴＬＡ(R) ＝ Ｂａｓｅ＋ＲＳＬ・ＧＶ＋ＧＵ 図８は上述の如くメモリに物理的に格納されたミップマ
ップの線型アドレスを生成するアドレス発生器３００を
示す。アドレス発生器３００は図５に示すアドレス発生
器１３４の一部又は全部を構成する。予備的に、描画プ
ロセッサ１３２（図５）は上記した式を用いて、パラメ
ータＢａｓｅ、ＧＯ、ｕ、及び２ML-d・ｖを決定する。
図示する如く、アドレス発生器３００は、２段階加算器
木構造により実現された加算回路３１０を備えている。
詳細には、加算回路３１０は、描画プロセッサ１３２
（図５）からベースアドレスＢａｓｅと全体オフセット
ＧＯとを受け取る第１の加算器回路３１２を備えてい
る。加算器３１２は和Ｂａｓｅ＋ＧＯを生成する。ま
た、第１の加算器回路３１２と並列に動作する第２の加
算器回路３１４が設けられている。第２の加算器回路３
１４は描画プロセッサ１３２（図５）からパラメータｕ
及び２ML-d・ｖを受け取る。第２の加算器回路３１４は
和ｕ＋２ML-d・ｖを生成する。第１及び第２の加算器回
路３１２、３１４により生成されるこれら２つの和は第
３の加算器回路３１６に入力される。第３の加算器回路
３１６はこれら２つの和を加算して線型アドレスＴＬＡ
(M) ＝Ｂａｓｅ＋ＧＯ＋ｕ＋２ML-d・ｖを生成する。こ
のように生成された線型アドレスは描画プロセッサ１３
２（図５）に戻され、あるいは、例えばフレームバッフ
ァ１３６（図５）等のメモリに直接出力される。
ャデータと同じグループのスキップされた配列の行の幅
の和である。この結果、レベルｄｕ、ｄｖでサブサンプ
リングされた配列の、座標が（ｕ，ｖ）であるテキスチ
ャデータの線型アドレスは次式で与えられる。 ＴＬＡ(R) ＝ Ｂａｓｅ＋ＲＳＬ・ＧＶ＋ＧＵ 図８は上述の如くメモリに物理的に格納されたミップマ
ップの線型アドレスを生成するアドレス発生器３００を
示す。アドレス発生器３００は図５に示すアドレス発生
器１３４の一部又は全部を構成する。予備的に、描画プ
ロセッサ１３２（図５）は上記した式を用いて、パラメ
ータＢａｓｅ、ＧＯ、ｕ、及び２ML-d・ｖを決定する。
図示する如く、アドレス発生器３００は、２段階加算器
木構造により実現された加算回路３１０を備えている。
詳細には、加算回路３１０は、描画プロセッサ１３２
（図５）からベースアドレスＢａｓｅと全体オフセット
ＧＯとを受け取る第１の加算器回路３１２を備えてい
る。加算器３１２は和Ｂａｓｅ＋ＧＯを生成する。ま
た、第１の加算器回路３１２と並列に動作する第２の加
算器回路３１４が設けられている。第２の加算器回路３
１４は描画プロセッサ１３２（図５）からパラメータｕ
及び２ML-d・ｖを受け取る。第２の加算器回路３１４は
和ｕ＋２ML-d・ｖを生成する。第１及び第２の加算器回
路３１２、３１４により生成されるこれら２つの和は第
３の加算器回路３１６に入力される。第３の加算器回路
３１６はこれら２つの和を加算して線型アドレスＴＬＡ
(M) ＝Ｂａｓｅ＋ＧＯ＋ｕ＋２ML-d・ｖを生成する。こ
のように生成された線型アドレスは描画プロセッサ１３
２（図５）に戻され、あるいは、例えばフレームバッフ
ァ１３６（図５）等のメモリに直接出力される。
【００４７】図９は、図７に示すリップマップのテキス
チャデータにアクセスするための線型アドレスを生成す
る、別のアドレス発生器３２０を示す。アドレス発生器
３２０は第１の加算器段階３３０、連結器回路３４０、
及び、第２の加算器段階３５０を備えている。予備的
に、描画プロセッサ１３２（図５）は上記した式を用い
て、パラメータＢａｓｅ、ｖ、ＧＯＶ、ｕ、及びＧＯＵ
を決定する。第１の加算器段階３３０は、例えば、並列
に動作する第１及び第２の加算器回路３３２、３３４を
備えている。第１の加算器回路３３２は描画プロセッサ
１３２（図５）からパラメータｖ及びＧＯＶを受け取
る。第１の加算器回路３３２はこれらのパラメータを加
算して、第１の和ｖ＋ＧＯＶを生成する。第２の加算器
回路３３４は描画プロセッサ１３２（図５）からｕ及び
ＧＯＵを受け取る。第２の加算器回路３３４はこれらの
パラメータを加算して、第２の和ｕ＋ＧＯＵを生成す
る。
チャデータにアクセスするための線型アドレスを生成す
る、別のアドレス発生器３２０を示す。アドレス発生器
３２０は第１の加算器段階３３０、連結器回路３４０、
及び、第２の加算器段階３５０を備えている。予備的
に、描画プロセッサ１３２（図５）は上記した式を用い
て、パラメータＢａｓｅ、ｖ、ＧＯＶ、ｕ、及びＧＯＵ
を決定する。第１の加算器段階３３０は、例えば、並列
に動作する第１及び第２の加算器回路３３２、３３４を
備えている。第１の加算器回路３３２は描画プロセッサ
１３２（図５）からパラメータｖ及びＧＯＶを受け取
る。第１の加算器回路３３２はこれらのパラメータを加
算して、第１の和ｖ＋ＧＯＶを生成する。第２の加算器
回路３３４は描画プロセッサ１３２（図５）からｕ及び
ＧＯＵを受け取る。第２の加算器回路３３４はこれらの
パラメータを加算して、第２の和ｕ＋ＧＯＵを生成す
る。
【００４８】連結器回路３４０は第１及び第２の和を受
け取る。連結器回路３４０は第１の和とＲＳＬの乗算、
及びその乗算結果と第２の和との加算を行なう。上述の
如く、ＲＳＬは常に２ML+1−１である。乗算は第１の和
を左へＭＬ＋１ビットシフトした後、そこから第１の和
を減算することにより、連結器３４０で容易に実現する
ことができる。しかしながら、ハードウェア実装コスト
のため減算を省略することもできる。減算を省略して
も、リップマップをメモリに格納するのに少量のメモリ
（２ML+2−１）が消費されるだけである。このように、
加算は左シフトされた第１の和に第２の和を連結するこ
とにより実現される。従って、左シフトされた第１の和
は上位ＭＬ＋１ビット（最上位部）を構成することにな
り、第２の和はサブ連結和の下位ＭＬビット（最下位
部）を構成することになる。
け取る。連結器回路３４０は第１の和とＲＳＬの乗算、
及びその乗算結果と第２の和との加算を行なう。上述の
如く、ＲＳＬは常に２ML+1−１である。乗算は第１の和
を左へＭＬ＋１ビットシフトした後、そこから第１の和
を減算することにより、連結器３４０で容易に実現する
ことができる。しかしながら、ハードウェア実装コスト
のため減算を省略することもできる。減算を省略して
も、リップマップをメモリに格納するのに少量のメモリ
（２ML+2−１）が消費されるだけである。このように、
加算は左シフトされた第１の和に第２の和を連結するこ
とにより実現される。従って、左シフトされた第１の和
は上位ＭＬ＋１ビット（最上位部）を構成することにな
り、第２の和はサブ連結和の下位ＭＬビット（最下位
部）を構成することになる。
【００４９】第２の加算器段階３５０には、例えば、加
算器回路３４２が備えられている。加算器回路３４２
は、連結器回路３４０により出力された連結和、及び、
描画プロセッサ１３２（図５）からのパラメータＢａｓ
ｅを受け取る。加算器回路３４２はこれら２つの値を加
算して線型アドレスＴＬＡ(R) ＝Ｂａｓｅ＋ＲＳＬ・
（ＧＯＶ＋ｖ）＋ＧＯＵ＋ｕを生成する。こうして生成
された線型アドレスＴＬＡ (R) は描画プロセッサ１３２
（図５）に出力され、あるいは、例えばフレームバッフ
ァ１３４（図５）等のメモリに直接出力される。
算器回路３４２が備えられている。加算器回路３４２
は、連結器回路３４０により出力された連結和、及び、
描画プロセッサ１３２（図５）からのパラメータＢａｓ
ｅを受け取る。加算器回路３４２はこれら２つの値を加
算して線型アドレスＴＬＡ(R) ＝Ｂａｓｅ＋ＲＳＬ・
（ＧＯＶ＋ｖ）＋ＧＯＵ＋ｕを生成する。こうして生成
された線型アドレスＴＬＡ (R) は描画プロセッサ１３２
（図５）に出力され、あるいは、例えばフレームバッフ
ァ１３４（図５）等のメモリに直接出力される。
【００５０】図１０は、メモリに物理的に図５に示す如
く格納されたミップマップ、あるいは、メモリに物理的
に図６に示す如く格納されたリップマップのいずれかの
線型アドレスの生成が可能な、もう一つのアドレス発生
器４００を示す。予備的に、描画プロセッサ１３２（図
５）は、パラメータＢａｓｅ、ＧＯ、ｕ、及び２ML-d・
ｖ、または、Ｂａｓｅ、ｖ、ＧＯＶ、ｕ、及びＧＯＵを
決定する。更に、描画プロセッサ１３２（図５）は、例
えば選択器制御信号Ｓを生成することもできる。
く格納されたミップマップ、あるいは、メモリに物理的
に図６に示す如く格納されたリップマップのいずれかの
線型アドレスの生成が可能な、もう一つのアドレス発生
器４００を示す。予備的に、描画プロセッサ１３２（図
５）は、パラメータＢａｓｅ、ＧＯ、ｕ、及び２ML-d・
ｖ、または、Ｂａｓｅ、ｖ、ＧＯＶ、ｕ、及びＧＯＵを
決定する。更に、描画プロセッサ１３２（図５）は、例
えば選択器制御信号Ｓを生成することもできる。
【００５１】アドレス発生器４００は第１の乗算器段階
４１０、第１の加算器段階４２０、連結器回路４３０、
第２の乗算器段階４４０、及び、第２の加算器段階４５
０を有している。第１の乗算器段階には、例えば、３つ
の乗算器回路４１２、４１４、及び４１６が設けられて
いる。第１の乗算器回路４１２は描画プロセッサ１３２
（図５）から、選択可能入力としてパラメータＢａｓｅ
及びｖを受け取る。第２の乗算器回路４１４は描画プロ
セッサ１３２（図５）から、選択可能入力としてパラメ
ータＧＯ及びＧＯＶを受け取る。第３の乗算器回路４１
６は描画プロセッサ１３２（図５）から、選択可能入力
としてパラメータ２ML-d・ｖ及びＧＯＵを受け取る。更
に、第１、第２、及び第３の乗算器回路４１２、４１
４、及び４１６は描画プロセッサ１３２（図５）から選
択器制御信号Ｓを受け取る。選択器制御信号Ｓに応じ
て、乗算器回路４１２、４１４、及び４１６は、第１、
第２、及び第３の出力として、それぞれＢａｓｅ、Ｇ
Ｏ、及び２ML-d・ｖ、または、それぞれｖ、ＧＯＶ、及
びＧＯＵの何れかを選択する。描画プロセッサ３２（図
５）は、ミップマップ線型アドレス計算用のＢａｓｅ、
ＧＯ、及び２ML-d・ｖ、及び、リップマップ線型アドレ
ス計算用のｖ、ＧＯＶ、及びＧＯＵを選択する適切な信
号Ｓを生成する。
４１０、第１の加算器段階４２０、連結器回路４３０、
第２の乗算器段階４４０、及び、第２の加算器段階４５
０を有している。第１の乗算器段階には、例えば、３つ
の乗算器回路４１２、４１４、及び４１６が設けられて
いる。第１の乗算器回路４１２は描画プロセッサ１３２
（図５）から、選択可能入力としてパラメータＢａｓｅ
及びｖを受け取る。第２の乗算器回路４１４は描画プロ
セッサ１３２（図５）から、選択可能入力としてパラメ
ータＧＯ及びＧＯＶを受け取る。第３の乗算器回路４１
６は描画プロセッサ１３２（図５）から、選択可能入力
としてパラメータ２ML-d・ｖ及びＧＯＵを受け取る。更
に、第１、第２、及び第３の乗算器回路４１２、４１
４、及び４１６は描画プロセッサ１３２（図５）から選
択器制御信号Ｓを受け取る。選択器制御信号Ｓに応じ
て、乗算器回路４１２、４１４、及び４１６は、第１、
第２、及び第３の出力として、それぞれＢａｓｅ、Ｇ
Ｏ、及び２ML-d・ｖ、または、それぞれｖ、ＧＯＶ、及
びＧＯＵの何れかを選択する。描画プロセッサ３２（図
５）は、ミップマップ線型アドレス計算用のＢａｓｅ、
ＧＯ、及び２ML-d・ｖ、及び、リップマップ線型アドレ
ス計算用のｖ、ＧＯＶ、及びＧＯＵを選択する適切な信
号Ｓを生成する。
【００５２】加算器段階４２０は、例えば、２つの加算
器回路４２２及び４２４を有している。加算器回路４２
２は第１の乗算器段階４１０の第１及び第２の出力を受
け取り、これらを加算して第１の和を生成する。加算器
回路４２４は第３の出力、及び、（図５の描画プロセッ
サ１３２から）パラメータｕを受け取り、これら２つを
加算して第２の和を生成する。
器回路４２２及び４２４を有している。加算器回路４２
２は第１の乗算器段階４１０の第１及び第２の出力を受
け取り、これらを加算して第１の和を生成する。加算器
回路４２４は第３の出力、及び、（図５の描画プロセッ
サ１３２から）パラメータｕを受け取り、これら２つを
加算して第２の和を生成する。
【００５３】連結器４３０は第２の和及び第１の和を受
け取り、これらを連結器３４０（図９）と同様の方法で
連結する。連結器４３０は第１及び第２の和から連結和
を生成する。第２の乗算器段階４４０は、例えば、２つ
の乗算器回路４４２及び４４４で実現される。乗算器４
４２は、選択可能入力として、第１の和、及び、連結和
を受け取る。乗算器４４４は、選択可能入力として、第
２の和、及び、（図５の描画プロセッサ１３２から）パ
ラメータＢａｓｅを受け取る。乗算器４４２及び４４４
は共に選択器制御入力として図５の描画プロセッサ１３
２から信号Ｓをも受け取る。信号Ｓに応じて、乗算器４
４２及び４４４は第４及び第５の出力として、それぞれ
第１の和及び第２の和、あるいは、それぞれ連結和及び
Ｂａｓｅのいずれかを選択する。描画プロセッサ１３２
（図５）はミップマップアドレス計算用の第１及び第２
の和の選択、及びリップマップアドレス計算用の連結和
及びＢａｓｅの選択のための適切な信号Ｓを生成する。
け取り、これらを連結器３４０（図９）と同様の方法で
連結する。連結器４３０は第１及び第２の和から連結和
を生成する。第２の乗算器段階４４０は、例えば、２つ
の乗算器回路４４２及び４４４で実現される。乗算器４
４２は、選択可能入力として、第１の和、及び、連結和
を受け取る。乗算器４４４は、選択可能入力として、第
２の和、及び、（図５の描画プロセッサ１３２から）パ
ラメータＢａｓｅを受け取る。乗算器４４２及び４４４
は共に選択器制御入力として図５の描画プロセッサ１３
２から信号Ｓをも受け取る。信号Ｓに応じて、乗算器４
４２及び４４４は第４及び第５の出力として、それぞれ
第１の和及び第２の和、あるいは、それぞれ連結和及び
Ｂａｓｅのいずれかを選択する。描画プロセッサ１３２
（図５）はミップマップアドレス計算用の第１及び第２
の和の選択、及びリップマップアドレス計算用の連結和
及びＢａｓｅの選択のための適切な信号Ｓを生成する。
【００５４】第２の加算器段階４５０は、例えば、加算
器回路４５２を用いて実現される。加算器回路４５２
は、乗算器段階４４０により選択された第４及び第５の
出力を受け取る。加算器回路はこれら２つの出力を加算
して線型アドレスＴＬＡを生成する。端的にいえば、ミ
ップマップ及びリップマップをメモリに物理的に格納す
る線型アドレス方式が開示された。ミップマップ及びリ
ップマップのサブサンプリングされたデータ配列は、メ
モリアドレスの連続シーケンスの連続するサブシーケン
スに格納される。アドレスのサブシーケンスは、ミップ
マップまたはリップマップを構成するデータ配列のサブ
サンプリングレベルの順で割り当てられる。ミップマッ
プの場合には、サブシーケンスはサブサンプリングのレ
ベルの昇順でデータ配列に割り当てられる。リップマッ
プの場合には、データ配列は２つのサブサンプリング方
向の第１の方向に従って、グループ内の各配列の第１の
方向のサブサンプリングレベルが互いに等しくなるよう
にグループに分離される。サブシーケンスはデータ配列
のグループの各々に割り当てられる。サブシーケンスの
アドレスはスパンに基づいて、各グループ内のスパン上
に割り当てられる。この場合、スパンは各データ配列の
特定の方向のテキスチャデータを２つのサブサンプリン
グ方向のうちの第２の方向のレベルの昇順に含んでい
る。特定のサブサンプリングレベルを有する配列の特定
の座標（ｕ，ｖ）を有するテキスチャデータに対する線
型アドレスを生成するのを支援するアドレス発生器も設
けられている。
器回路４５２を用いて実現される。加算器回路４５２
は、乗算器段階４４０により選択された第４及び第５の
出力を受け取る。加算器回路はこれら２つの出力を加算
して線型アドレスＴＬＡを生成する。端的にいえば、ミ
ップマップ及びリップマップをメモリに物理的に格納す
る線型アドレス方式が開示された。ミップマップ及びリ
ップマップのサブサンプリングされたデータ配列は、メ
モリアドレスの連続シーケンスの連続するサブシーケン
スに格納される。アドレスのサブシーケンスは、ミップ
マップまたはリップマップを構成するデータ配列のサブ
サンプリングレベルの順で割り当てられる。ミップマッ
プの場合には、サブシーケンスはサブサンプリングのレ
ベルの昇順でデータ配列に割り当てられる。リップマッ
プの場合には、データ配列は２つのサブサンプリング方
向の第１の方向に従って、グループ内の各配列の第１の
方向のサブサンプリングレベルが互いに等しくなるよう
にグループに分離される。サブシーケンスはデータ配列
のグループの各々に割り当てられる。サブシーケンスの
アドレスはスパンに基づいて、各グループ内のスパン上
に割り当てられる。この場合、スパンは各データ配列の
特定の方向のテキスチャデータを２つのサブサンプリン
グ方向のうちの第２の方向のレベルの昇順に含んでい
る。特定のサブサンプリングレベルを有する配列の特定
の座標（ｕ，ｖ）を有するテキスチャデータに対する線
型アドレスを生成するのを支援するアドレス発生器も設
けられている。
【００５５】最後に、上述の議論は発明の単なる例示を
目的とするものである。当業者であれば請求項の精神及
び範囲から逸脱することなく他の多くの実施例を案出で
きるであろう。
目的とするものである。当業者であれば請求項の精神及
び範囲から逸脱することなく他の多くの実施例を案出で
きるであろう。
【図１】従来のコンピュータシステムを示す図である。
【図２】従来のミップマップを示す図である。
【図３】従来のリップマップを示す図である。
【図４】データをメモリに物理的に格納する従来の２次
元メモリアドレス構成を示す図である。
元メモリアドレス構成を示す図である。
【図５】本発明に係わるコンピュータシステムを示す図
である。
である。
【図６】本発明の一実施例に係わるミップマップをメモ
リに物理的に格納する線型メモリアドレス構成を示す図
である。
リに物理的に格納する線型メモリアドレス構成を示す図
である。
【図７】本発明の一実施例に係わるリップマップをメモ
リに物理的に格納する線型メモリアドレス構成を示す図
である。
リに物理的に格納する線型メモリアドレス構成を示す図
である。
【図８】本発明の一実施例に係わるミップマップの線型
アドレスを生成するアドレス発生器を示す図である。
アドレスを生成するアドレス発生器を示す図である。
【図９】本発明の一実施例に係わるリップマップの線型
アドレスを生成するアドレス発生器を示す図である。
アドレスを生成するアドレス発生器を示す図である。
【図１０】本発明の一実施例に係わる線型アドレスを生
成する結合ミップマップ／リップマップアドレス発生器
を示す図である。
成する結合ミップマップ／リップマップアドレス発生器
を示す図である。
１００ コンピュータシステム １１２ プロセッサ １１４ 主メモリ １１６ ディスクメモリ １３２ グラフィックコントローラ １３６、３００、３２０ アドレス発生器 １３４ フレームバッファ
Claims (12)
- 【請求項１】 テキスチャデータをメモリに格納する方
法であって、 前記テキスチャデータを、最大解像度での複数のテキス
チャデータ値を有する第１の配列を含む複数のデータ配
列に組織化し、前記第１のデータ配列以外のデータ配列
は前記第１のデータ配列とは異なるレベルの前記データ
値のサブサンプリングレベルを有し、 前記配列の前記テキスチャデータを、線型リニアアドレ
スの連続シーケンスのサブシーケンスに連続的に格納
し、該サブシーケンスはサブサンプリングレベルの順に
前記配列の前記テキスチャデータに割り当てられる各段
階よりなる方法。 - 【請求項２】 各データ配列はテキスチャデータの２次
元配列である請求項１記載の方法。 - 【請求項３】 前記データ配列はＭＬ＋１個のデータ配
列を有するミップマップ（ｍｉｐ ｍａｐ）を形成し、
ここでＭＬは１以上の整数であり、各データ配列はその
両方向に同じレベルのサブサンプリングでサブサンプリ
ングされ、線型アドレスの各サブシーケンスは前記デー
タ配列の各々にサブサンプリングレベルの昇順で割り当
てられる請求項２記載の方法。 - 【請求項４】 前記データ配列は（ＭＬ＋１）2 個のデ
ータ配列を有するリップマップ（ｒｉｐ ｍａｐ）を形
成し、ここでＭＬは１以上の整数であり、各データ配列
はそれぞれ、該配列の第１及び第２の方向にそれぞれ第
１及び第２のサブサンプリングレベルの異なる組み合わ
せでサブサンプリングされ、ここで前記データ配列は、
各グループの各データ配列が前記第１の方向に第１のサ
ブサンプリングの同じ第１のレベルでサブサンプリング
されるようにグループ分けされ、 各グループは該グループのテキスチャデータの領域の前
記第１の方向での各異なる座標値に対する少なくとも一
つのスパンを含み、各スパンは第２のレベルのサブサン
プリング昇順に該グループの各データ配列からの一つの
連続するテキスチャデータからなり、テキスチャデータ
の前記各サブシーケンスは該スパンと同じ座標で該第１
の方向に対応する配列からのテキスチャデータよりな
り、該テキスチャデータは前記第２の方向に座標値の順
で前記一つのサブシーケンスで並べられ、 前記サブシーケンスはそれぞれ、第２のレベルのサブサ
ンプリングレベルの昇順及び前記第２の方向の座標の昇
順で前記スパンに割り当てられることを特徴とする請求
項２記載の方法。 - 【請求項５】 ２次元座標アドレス（ｕ，ｖ）で特定の
レベルｄのサブサンプリングを有する配列の前記テキス
チャデータはメモリアドレスＴＬＡ(M) に格納され、こ
こで、 【数１】 であり、Ｂａｓｅはレベルｄ＝０の前記第１の配列の座
標（ｕ＝０、ｖ＝０）に対応する第１のテキスチャデー
タが格納されるベースアドレスであり、ｉは整数インデ
ックスであることを特徴とする請求項３記載の方法。 - 【請求項６】 ２次元座標アドレス（ｕ，ｖ）を有する
特定のレベル（ｄｕ，ｄｖ）サブサンプリングの配列の
前記テキスチャデータはメモリアドレスＴＬＡ(R) に格
納され、ここで、 【数２】 であり、Ｂａｓｅはレベル（ｄｕ＝０、ｄｖ＝０）の前
記第１の配列の座標（ｕ＝０、ｖ＝０）に対応する第１
のテキスチャデータが格納されるベースアドレスであ
り、ｉ、ｊは整数のインデックスである請求項４記載の
方法。 - 【請求項７】 ミップマップの特定のサブサンプリング
レベルｄでの座標（ｕ，ｖ）を有するテキスチャデータ
の線型メモリアドレスを計算する装置であって、前記ミ
ップマップは、それぞれ互いに異なるサブサンプリング
レベル０，１，．．，ＭＬを有するＭＬ＋１個のテキス
チャデータ配列を含み：ベースアドレスＢａｓｅ、全体
オフセットＧＯ、ｕ及び２ML-d＊ｖを受け取り、Ｂａｓ
ｅをＧＯに加えて第１の和を生成し、ｕを２ML-d＊ｖに
加えて第２の和を生成し、前記第１及び第２の和を加え
て前記テキスチャデータの前記線型メモリアドレスを生
成する加算器回路を備えた装置。 - 【請求項８】 前記全体オフセットＧＯは 【数３】 で与えられ、ｉは整数インデックスである請求項７記載
の装置。 - 【請求項９】 リップマップの特定のサブサンプリング
レベル（ｄｕ，ｄｖ）での２次元仮想アドレス座標
（ｕ，ｖ）を有するテキスチャデータの線型メモリアド
レスを計算する装置であって、前記リップマップは（Ｍ
Ｌ＋１）2 個のレベルのテキスチャデータを含み、該
（ＭＬ＋１）2 個のレベルはそれぞれ、前記座標ｕ及び
ｖの方向での第１及び第２のサブサンプリングレベル
（ｄｕ，ｄｖ）の互いに異なる組み合わせ（０，０）、
（０，１）、．．．、（０，ＭＬ）、（１，０）、
（１，１）、．．．、（１，ＭＬ）、（ＭＬ，ＭＬ）で
あり、 ｖを第１の全体オフセットＧＯＶに加えて第１の和を生
成し、ｕを第２の全体オフセットＧＯＵに加えて第２の
和を生成する第１の加算器段階と、 前記第１及び第２の和を連結して連結和を生成し、前記
第１の和は前記連結和の最上位部を形成し、前記第２の
和は前記連結和の最下位部を形成する連結器回路と、 前記連結和をベースアドレスＢａｓｅに加えて前記線型
アドレスを生成する第２の加算器段階と、を備え、 前記データ配列は、各グループの各データ配列が同じ第
１のサブサンプリングレベルでサブサンプリングされる
ようにグループ分けされ、各グループは、前記テキスチ
ャデータの変域の前記第１の方向での各座標値に対する
スパンを含む少なくとも一つのスパンを有し、各スパン
は、第２のサブサンプリングレベルの昇順に並べられ
た、前記グループ内の各データ配列からのテキスチャデ
ータの一つのサブシーケンスを備え、テキスチャデータ
の前記一つのサブシーケンスはそれぞれ、対応する配列
からの、前記第２の方向での座標値が前記スパンと等し
いテキスチャデータを備え、該テキスチャデータはテキ
スチャデータの前記一つのサブシーケンスに前記第２の
方向の座標順で並べられ、線型アドレスの連続するサブ
シーケンスの複数の連続するサブシーケンスはそれぞ
れ、前記スパンに、第２のサブサンプリングレベルの昇
順及び前記第２の方向の座標値の昇順に並べられる装
置。 - 【請求項１０】 ＧＯＶ及びＧＯＵは 【数４】 で与えられ、ｉ及びｊは整数インデックスである請求項
９記載の装置。 - 【請求項１１】 異なるサブサンプリングレベル０，
１，．．．，ＭＬをそれぞれ有するＭＬ＋１個のテキス
チャデータ配列を含むミップマップの特定のサブサンプ
リングレベルｄ、又は、前記座標ｕ及びｖの方向の第１
及び第２のサブサンプリングレベル（ｄｕ，ｄｖ）の異
なる組み合わせ（０，０）、（０，１）、．．．、
（０，ＭＬ）、（１，０）、（１，１）、．．．、
（１，ＭＬ）、（ＭＬ，ＭＬ）をそれぞれ有する（ＭＬ
＋１）2 個のレベルのテキスチャデータを含むリップマ
ップの特定のサブサンプリングレベル（ｄｕ，ｄｖ）で
の２次元仮想アドレス座標（ｕ，ｖ）を有するテキスチ
ャデータの線型メモリアドレスを計算する装置であっ
て：選択可能入力としてのベースアドレスＢａｓｅ、ミ
ップマップの第１の全体オフセットＧＯ、リップマップ
の第１の全体オフセットＧＯＶ、リップマップの第２の
全体オフセットＧＯＵ、２ML-d＊ｖ、及びｖ、と、選択
器制御信号とを受け取り、該選択器制御信号に応じて、
第１、第２、及び第３の出力として、それぞれ、Ｂａｓ
ｅ、ＧＯ、及び２ML-d＊ｖ、又は、それぞれ、ｖ、ＧＯ
Ｖ、及びＧＯＵ、のいずれかを出力する第１の乗算器段
階と、 前記第１の乗算器段階の前記第１及び第２の出力を加え
て第１の和を生成し、ｕを前記第３の出力に加えて第２
の和を生成する第１の加算器段階と、 前記第１の和を前記第２の和に連結して連結和を生成す
る連結器回路と、 選択可能入力としての前記第１の和、前記連結和、前記
第２の和、及びＢａｓｅと、前記選択器制御信号とを受
け取り、前記選択器制御信号に応じて、第４及び第５の
出力として、それぞれ前記第１の和及び前記第２の和、
又は、それぞれ前記連結和及びＢａｓｅのいずれかを出
力する第２の乗算器段階と、 前記第２の乗算器段階の前記第４及び第５の出力を加え
て前記線型メモリアドレスを生成する第２の加算器段階
とを備えた装置。 - 【請求項１２】 バスと、 該バスに接続されたプロセッサと、 前記バスに接続され、テキスチャを３次元空間に描画さ
れた物体上に写像するグラフィックコントローラと、 前記グラフィックコントローラに接続されたメモリとを
備え、 前記メモリは、最大解像度での複数のテキスチャデータ
値を収容する第１の配列を含む複数のデータ配列に組織
化されたテキスチャデータを格納し、前記第１のデータ
配列以外のデータ配列は前記第１のデータ配列とは異な
るサブサンプリングレベルの前記データ値を有し、前記
メモリは、前記複数のデータ配列の前記テキスチャデー
タを、線型メモリアドレスの連続シーケンスのサブシー
ケンスに連続的に格納し、前記サブシーケンスは前記配
列の前記テキスチャデータにサブサンプリングレベルの
順で割り当てられるコンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US598523 | 1996-02-08 | ||
| US08/598,523 US5963220A (en) | 1996-02-08 | 1996-02-08 | Mip map/rip map texture linear addressing memory organization and address generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231383A true JPH09231383A (ja) | 1997-09-05 |
| JP2894989B2 JP2894989B2 (ja) | 1999-05-24 |
Family
ID=24395904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8140513A Expired - Lifetime JP2894989B2 (ja) | 1996-02-08 | 1996-06-03 | ミップマップ・リップマップテキスチャ線型アドレシングメモリ構成及びアドレス発生器 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5963220A (ja) |
| JP (1) | JP2894989B2 (ja) |
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|---|---|---|---|---|
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