JP2004227645A - メモリ試験装置及びフェイル情報取得装置並びにフェイル情報取得方法 - Google Patents
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Abstract
【課題】連続不良が発生する場合においてMUTよりも書き込み速度が遅い不良解析メモリでも安価にフェイル情報を得ることが可能なメモリ試験装置及びフェイル情報取得装置並びにフェイル情報所得方法を提供する。
【解決手段】被試験デバイス6に対してアドレス信号を与えるアドレス発生装置2と、被試験デバイス6への入力データ信号を発生させるデータ発生装置3と、データ発生装置3からの期待値データ信号と被試験デバイス6からの出力データとを比較判定する比較回路5と、比較判定結果のフェイルデータを格納する不良解析メモリ4とを具備するメモリ試験装置に使用されるフェイル情報取得装置8において、被試験デバイス6から出力された最初にフェイルしたアドレスを格納するレジスタ101とアドレスから連続して発生したフェイル数をカウントするI/O数分のカウンタ102とを有し、テスト結果がフェイルからパスになった際にレジスタ101及びカウンタ102の値をフェイルデータとして不良解析メモリ4に転送する。
【選択図】 図1
【解決手段】被試験デバイス6に対してアドレス信号を与えるアドレス発生装置2と、被試験デバイス6への入力データ信号を発生させるデータ発生装置3と、データ発生装置3からの期待値データ信号と被試験デバイス6からの出力データとを比較判定する比較回路5と、比較判定結果のフェイルデータを格納する不良解析メモリ4とを具備するメモリ試験装置に使用されるフェイル情報取得装置8において、被試験デバイス6から出力された最初にフェイルしたアドレスを格納するレジスタ101とアドレスから連続して発生したフェイル数をカウントするI/O数分のカウンタ102とを有し、テスト結果がフェイルからパスになった際にレジスタ101及びカウンタ102の値をフェイルデータとして不良解析メモリ4に転送する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、メモリ試験装置及びフェイル情報取得装置並びにフェイル取得方法であり、メモリデバイスの評価・解析において、テストサイクルより低速の書き込みサイクルを持つ不良解析メモリを用いて、不良メモリデバイスの解析に使用されるフェイル情報の取得装置に関する。
【0002】
【従来の技術】
従来、不良メモリデバイスの解析は、専用のメモリ試験装置を使用して不良デバイスからのフェイル信号を被試験メモリデバイス(以下、「MUT」という)と同等以上の書き込み速度及び容量を備えたメモリ(以下、「不良解析メモリ」という)に蓄え、そのフェイル情報を試験装置のホストコンピュータ7´に転送することにより実施している。以下より、従来技術における専用メモリ試験装置によるフェイル情報の取得手段を示す説明図を図11に示す。図11で前記フェイル情報を取得する際に、テスタCPU1´によりアドレス発生装置2´、データ発生装置3´を制御して、MUT6´にアドレス信号、データ信号を入力する。それに対応してMUT6´から出力された出力データとデータ出力装置3´から発生された期待値データを比較回路5´にて比較判定し、その比較した結果(以下、「フェイルデータ」という)を不良解析メモリ4´のMUT6´に与えたアドレスと同じアドレスに格納する。MUT6´の全アドレスのテストが終了した後、テスタCPU1´を介して不良解析メモリ4´の内容をテスタホストコンピュータ7に転送し、不良メモリデバイスの解析が行われる。
【0003】
【特許文献1】
特開平7−147100号公報
【0004】
【発明が解決しようとする課題】
しかし、従来の技術によれば、専用のメモリ試験装置にてMUT6´と同等以上の書き込み速度及び容量を備えたメモリを必要とする。またMUT6´の書き込み速度及び容量も年々増加の傾向にある。このため、フェイルデータを格納する不良解析メモリ4´は、高速かつ大容量のものを使用しなければならないという問題がある。この問題を解決するための先行特許として特許文献1がある。
【0005】
先行特許では図12に示す通り、不良解析メモリの前にFIFO機能をもつバッファメモリ9´を置き、フェイルデータをバッファメモリ9´に蓄えておき、不良解析メモリの書き込み速度に合わせてフェイルデータを不良解析メモリに書き込む。連続して不良が発生した場合はバッファメモリ9´がフルになった状態で、MUT6´は完全不良として処理してMUTの不良解析は行わない。
【0006】
仮に、アドレスビット幅が24ビットの16MB(読み出し速度:55ns)のMUT6´を2MBのバッファメモリと書き込み速度が110nsの不良解析メモリで試験する場合を考える。この場合にバッファメモリ9´のメモリの深さは約85K(2M/24)であるから、フェイルが連続して発生した場合のフェイル許容量は先行特許に記載されている次式より求めることができ、約170Kビットとなる。
ここで、FCはフェイルが連続して発生した場合のフェイル許容量、FDはバッファメモリ9´のメモリの深さ、WCは不良解析メモリ4´の書き込みサイクル、TCはテストサイクルである。
【0007】
170Kビットが多いか少ないかは別にしてもMUT6´の容量が倍になれば、アドレスビット数が増えるためにバッファメモリ9´のメモリの深さは少なくなり、フェイル許容量は減少する。前述の通り、メモリデバイスの書き込み速度及び容量も年々増加の傾向にあり、かつ、メモリデバイスの評価・解析においてライン不良などで不良が連続して多数発生することは十分考えれらることであり、連続不良が発生する場合において、先行特許では今後効果が低くなっていく。また、メモリデバイスの量産においてのメモリデバイス救済方法のひとつとして、ライン救済があり、不良が発生したメモリセルをラインごと救済できる。この場合、メモリデバイスは完全不良といえず、ライン救済が可能なメモリデバイスの量産においても、先行特許では、効果が低い。
【0008】
本発明は、連続不良が発生する場合においてMUTよりも書き込み速度が遅い不良解析メモリでも安価にフェイル情報を得ることが可能なメモリ試験装置及びフェイル情報取得装置並びにフェイル情報所得方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
この目的の達成のため、本発明1では、フェイルしたビットのアドレス情報を格納するレジスタ101、そのアドレスから連続して発生したフェイルビット数をカウントするカウンタ102を備える。フェイルビットが発生すると比較回路5から発生するフェイルデータが立ち上がり、レジスタ101はフェイルデータの立ち上がりタイミングでアドレス発生装置2からのアドレス信号をラッチする。また、カウンタ102はストローブの立ち上がりから決まった時間をおいてカウントアップする。次のビットもフェイルとなった場合にはカウンタ102を更にカウントアップし、テスト結果がフェイルからパスになった時点でレジスタ101とカウンタ102の値を不良解析メモリ4に書き込む。なお、本発明1では、フェイルビットが交互に発生した場合には効果がない。
【0010】
本発明2では、最初にフェイルしたアドレスを格納するレジスタと前記アドレスから連続して発生したフェイル数をカウントするカウンタを備えることでスキャンに対応し、最初にフェイルしたアドレスを格納するレジスタと前記アドレスから連続して発生したフェイル数をカウントするカウンタを2組備え、レジスタ、カウンタへの入力信号を制御装置によって制御することで、交互に発生するフェイルビットにおいても、効果を下げることなくメモリ試験装置の不良解析メモリに前記レジスタ及びカウンタの値を転送することで、フェイル情報を得ることができる。
【0011】
【発明の実施の形態】
本発明の実施の形態を説明する。
本発明のフェイル情報取得装置及びメモリ試験装置の基本となる回路構成図を図1、図2に示す。フェイル情報取得装置は、アドレス信号、フェイルデータを入力として、不良解析ためのフェイル情報を不良解析メモリに転送する。以下より、本発明によるフェイル情報の取得装置の実施形態を示す。
【0012】
実施形態1を説明する。先ず、実施形態1のフェイル情報取得装置の回路構成図を図1に、メモリ試験装置を図2に示す。本実施形態のフェイル情報取得装置は、連続フェイルの最初のアドレスを格納するためのレジスタ101、前記レジスタ101から連続して発生したフェイルをカウントするカウンタ102、前記カウンタ102がカウントアップするためのタイミングを作成するAND回路103を備える。そして、メモリ試験装置は、テスタCPU1、アドレス発生装置2、データ発生装置3、不良解析装置4、比較回路5、フェイル情報取得装置8を備えており、ホストコンピュータ7と接続して被試験デバイスMUT6を試験する。
【0013】
フェイル情報取得装置8の基本動作の一例について、図3のフローチャートにより説明する。以下、図1、図2及び図3を用いてフェイル情報取得装置の動作を説明する。テストスタート後にカウンタ102を初期化する<S151>。テスト実施<S152>の結果がパスであれば、そのままテストを継続し、フェイルとなった場合はアドレス発生装置2からのアドレス信号をレジスタ101に格納する<S153>。次にストローブ信号(以下、「STRB」という)に時間α遅れたタイミングでカウンタ102をカウントアップする<S154>。次のビットのテスト実施<S155>の際にもフェイルとなった場合にはフェイルデータは”High”を維持したままであるため、レジスタ101はラッチ動作を行わず、最初にフェイルしたアドレスを保持し、カウンタ102は(STRB+α)のタイミングでカウントアップする<S156>。本動作をテスト結果がフェイルからパスになるまで続け、パスが発生した際にレジスタ101、カウンタ102の内容をホストコンピュータ7に転送する<S157、S158>。転送後、カウンタ102を初期化し<S151>、テスト再開する。
【0014】
具体例として図4のようにフェイルビットが存在する場合について説明する。また、その場合のタイミング情報を図5に示す。テストスタート時に、テスタCPU1の制御により、カウンタ102にカウンタリセット信号が入力され、カウンタ102は初期化される。アドレスが0x01のときにSTRBに同期してフェイルデータが立ち上がり、レジスタ101にアドレスラッチ信号として入力され、レジスタ101は0x01を格納する。カウンタ102は、STRBより時間α遅れたタイミング(STRB+α)でカウントアップされる。アドレスが0x02のときのフェイルデータは”High”であり、(STRB+α)のタイミングでカウンタ102がカウントアップする。アドレスが0x03、0x04のときも同様にカウンタ102のみカウントアップを行い、アドレスが0x05のときにテスト結果がパスとなるため、STRBに同期してフェイルデータが立ち下がり、このタイミングでレジスタ101、カウンタ102の値を不良解析メモリ4に書き込み、カウンタ102を初期化する。以上のように、不良解析メモリ4に、フェイルのアドレス及びそのアドレスから連続して発生したフェイルビット数の情報が書き込まれるため、本情報を基に不良解析が可能である。
【0015】
実施形態2を説明する。実施形態2のフェイル情報取得装置の回路構成図を図6に示す。実施形態2では不良が交互に連続して発生する不良が検出できる。以下に実施形態2の回路構成について説明する。0アドレスからのスキャンの結果を格納するレジスタ201、カウンタ202及び1アドレスからのスキャンの結果を格納するレジスタ206、カウンタ207を備え、カウントアップ信号を作成するためのフリップフロップ(以下、「F/F」という)205、AND回路203及びAND回路204を備え、アドレスラッチ信号を作成するためのF/F210、AND回路208及びAND回路209を備える。
【0016】
以下、実施形態2における動作の具体例として、図7のようにフェイルビットが存在する場合について、図6及び図8を用いて説明する。アドレス0x01のときにSTRBに同期してフェイルデータが立ち上がり、F/F211の出力が“Low”であるため、AND回路209の出力が(STRB+α)のタイミングで“High”となり、F/F210の出力が“High”となり、レジスタ206にアドレスラッチ信号として入力され、レジスタ206は0x01を格納する。カウンタ207も同様にF/F211の出力が“Low”であるため、AND回路208の出力が(STRB+α)のタイミングで“High”となり、カウントアップされる。尚、F/F211の出力が“Low”であるため、レジスタ201、カウンタ202の出力は変化しない。アドレスが0x02に遷移したとき、STRBに同期してF/F211の出力が“High”となるため、AND回路209の出力は“Low”であり、F/F210にクロック信号が入らない。このため、F/F210の出力は固定されており、レジスタ206の値は変化しない。尚、フェイルデータが“Low”であるため、カウンタ207、レジスタ201、カウンタ202の出力は変化しない。次にアドレスが0x03のとき、STRBに同期してF/F211の出力が“Low”となるが、同様にフェイルデータがSTRBに同期して“High”となっているため、F/F210の出力は“High”を保持しており、レジスタ206の出力は変化しない。また、AND回路208の入力が(STRB+α)のタイミングでALL Highとなるため、カウンタ207へカウントアップ信号が入力され、0x02にカウントアップする。尚、AND回路208、AND回路209の出力は“Low”であるため、レジスタ201、カウンタ202の出力は変化しない。アドレスが0x04、0x05、0x06、0x07、0x10のときも同様の動作となり、レジスタ201、カウンタ202、レジスタ206、出力は変化せず、アドレスが0x05、0x07のとき、カウンタ207のみにカウントアップ信号が入力され、カウンタ207はカウントアップされる。アドレス0x11のとき、フェイルデータが“Low”であるため、F/F210の出力は(STRB+α)のタイミングで立ち下がる。このタイミングでレジスタ206、カウンタ207の値を不良解析メモリ4に書き込む。このため、本情報を基に不良解析が可能である。
【0017】
なお、上記回路に実施形態1の回路を組み合わせ、それぞれのレジスタ、カウンタの値を不良解析メモリ4に書き込むための制御回路を追加することで更に効率的に不良解析メモリへの書き込み回数を抑えることができる。
【0018】
最後に実施形態3を説明する。本実施形態はフェイル情報として最初にフェイルしたアドレスとそのアドレスから連続してフェイルとなったフェイル数を不良解析メモリ4に書き込む。しかし、本手法では転送されたフェイル情報がどのアドレスパターンでテストされたことがホストコンピュータに情報が与えられていない場合は、様々なアドレスパターンでテストし、不良解析を実施する場合に問題がある。このため、図9に示す通り、ホストコンピュータ7にあらかじめアドレスパターンの情報(アドレシングの規則)を持たせることで、様々なアドレスパターンでMUT4をテストした際でもフェイル情報取得装置8から不良解析メモリ4に格納されたフェイル情報から不良解析が可能となる。
【0019】
具体例として図10のようにフェイルビットが存在する場合において、ダイアゴナルパターンで試験実施した場合に、レジスタには0x1、カウンタには0x04が保持される。このフェイル情報をスキャンパターンでのテストと考えると図4のようなフェイルビットの分布となるが、ホストコンピュータ7にダイアゴナルパターンという情報を保持しておくことで正しく図10のようにフェイルビットが分布していると認識できる。
【0020】
更に本発明の回路をFPGA(Field Programmable Gate Array)にて製作することにより、制御回路の作成及びレジスタ、カウンタのビットサイズも容易に増減でき、フレキシブルに様々な不良解析に対応することができる。
【0021】
【発明の効果】
実施の形態で説明したように、本発明によれば、メモリデバイスの不良解析のための不良解析メモリは大容量でも低速で安価なメモリデバイスを使用することができ、かつ書き込みサイクルがテストサイクルよりも遅くても、また連続して不良が多発しても不良解析ができる。
【図面の簡単な説明】
【図1】実施形態1のフェイル情報取得装置の構成図。
【図2】実施形態1のフェイル情報取得装置を備えるメモリ試験装置のシステム構成図。
【図3】実施形態1のフェイル情報取得装置の基本動作のフローチャート。
【図4】実施形態1の動作を説明するためのフェイルビット分布例。
【図5】図4のフェイルビット分布においてフェイル情報を取得する際のタイミング図。
【図6】実施形態2のフェイル情報取得装置の構成図。
【図7】実施形態2の動作を説明するためのフェイルビット分布例。
【図8】図7のフェイルビット分布においてフェイル情報を取得する際のタイミング図。
【図9】実施形態3でのフェイル情報取得方法の概念図。
【図10】実施形態3のフェイル情報取得方法を説明するためのフェイルビット分布図。
【図11】一般的なメモリ試験装置のシステム構成図。
【図12】先行特許によるメモリ試験装置のシステム構成図。
【符号の説明】
1 テスタCPU
2 アドレス発生装置
3 データ発生装置
4 不良解析メモリ
5 比較回路
6 MUT
7 ホストコンピュータ
8 フェイル情報取得装置
101、201、206 レジスタ
102、202、207 カウンタ
103、203、204、208、209 AND回路
205、210、211 F/F
【発明の属する技術分野】
本発明は、メモリ試験装置及びフェイル情報取得装置並びにフェイル取得方法であり、メモリデバイスの評価・解析において、テストサイクルより低速の書き込みサイクルを持つ不良解析メモリを用いて、不良メモリデバイスの解析に使用されるフェイル情報の取得装置に関する。
【0002】
【従来の技術】
従来、不良メモリデバイスの解析は、専用のメモリ試験装置を使用して不良デバイスからのフェイル信号を被試験メモリデバイス(以下、「MUT」という)と同等以上の書き込み速度及び容量を備えたメモリ(以下、「不良解析メモリ」という)に蓄え、そのフェイル情報を試験装置のホストコンピュータ7´に転送することにより実施している。以下より、従来技術における専用メモリ試験装置によるフェイル情報の取得手段を示す説明図を図11に示す。図11で前記フェイル情報を取得する際に、テスタCPU1´によりアドレス発生装置2´、データ発生装置3´を制御して、MUT6´にアドレス信号、データ信号を入力する。それに対応してMUT6´から出力された出力データとデータ出力装置3´から発生された期待値データを比較回路5´にて比較判定し、その比較した結果(以下、「フェイルデータ」という)を不良解析メモリ4´のMUT6´に与えたアドレスと同じアドレスに格納する。MUT6´の全アドレスのテストが終了した後、テスタCPU1´を介して不良解析メモリ4´の内容をテスタホストコンピュータ7に転送し、不良メモリデバイスの解析が行われる。
【0003】
【特許文献1】
特開平7−147100号公報
【0004】
【発明が解決しようとする課題】
しかし、従来の技術によれば、専用のメモリ試験装置にてMUT6´と同等以上の書き込み速度及び容量を備えたメモリを必要とする。またMUT6´の書き込み速度及び容量も年々増加の傾向にある。このため、フェイルデータを格納する不良解析メモリ4´は、高速かつ大容量のものを使用しなければならないという問題がある。この問題を解決するための先行特許として特許文献1がある。
【0005】
先行特許では図12に示す通り、不良解析メモリの前にFIFO機能をもつバッファメモリ9´を置き、フェイルデータをバッファメモリ9´に蓄えておき、不良解析メモリの書き込み速度に合わせてフェイルデータを不良解析メモリに書き込む。連続して不良が発生した場合はバッファメモリ9´がフルになった状態で、MUT6´は完全不良として処理してMUTの不良解析は行わない。
【0006】
仮に、アドレスビット幅が24ビットの16MB(読み出し速度:55ns)のMUT6´を2MBのバッファメモリと書き込み速度が110nsの不良解析メモリで試験する場合を考える。この場合にバッファメモリ9´のメモリの深さは約85K(2M/24)であるから、フェイルが連続して発生した場合のフェイル許容量は先行特許に記載されている次式より求めることができ、約170Kビットとなる。
ここで、FCはフェイルが連続して発生した場合のフェイル許容量、FDはバッファメモリ9´のメモリの深さ、WCは不良解析メモリ4´の書き込みサイクル、TCはテストサイクルである。
【0007】
170Kビットが多いか少ないかは別にしてもMUT6´の容量が倍になれば、アドレスビット数が増えるためにバッファメモリ9´のメモリの深さは少なくなり、フェイル許容量は減少する。前述の通り、メモリデバイスの書き込み速度及び容量も年々増加の傾向にあり、かつ、メモリデバイスの評価・解析においてライン不良などで不良が連続して多数発生することは十分考えれらることであり、連続不良が発生する場合において、先行特許では今後効果が低くなっていく。また、メモリデバイスの量産においてのメモリデバイス救済方法のひとつとして、ライン救済があり、不良が発生したメモリセルをラインごと救済できる。この場合、メモリデバイスは完全不良といえず、ライン救済が可能なメモリデバイスの量産においても、先行特許では、効果が低い。
【0008】
本発明は、連続不良が発生する場合においてMUTよりも書き込み速度が遅い不良解析メモリでも安価にフェイル情報を得ることが可能なメモリ試験装置及びフェイル情報取得装置並びにフェイル情報所得方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
この目的の達成のため、本発明1では、フェイルしたビットのアドレス情報を格納するレジスタ101、そのアドレスから連続して発生したフェイルビット数をカウントするカウンタ102を備える。フェイルビットが発生すると比較回路5から発生するフェイルデータが立ち上がり、レジスタ101はフェイルデータの立ち上がりタイミングでアドレス発生装置2からのアドレス信号をラッチする。また、カウンタ102はストローブの立ち上がりから決まった時間をおいてカウントアップする。次のビットもフェイルとなった場合にはカウンタ102を更にカウントアップし、テスト結果がフェイルからパスになった時点でレジスタ101とカウンタ102の値を不良解析メモリ4に書き込む。なお、本発明1では、フェイルビットが交互に発生した場合には効果がない。
【0010】
本発明2では、最初にフェイルしたアドレスを格納するレジスタと前記アドレスから連続して発生したフェイル数をカウントするカウンタを備えることでスキャンに対応し、最初にフェイルしたアドレスを格納するレジスタと前記アドレスから連続して発生したフェイル数をカウントするカウンタを2組備え、レジスタ、カウンタへの入力信号を制御装置によって制御することで、交互に発生するフェイルビットにおいても、効果を下げることなくメモリ試験装置の不良解析メモリに前記レジスタ及びカウンタの値を転送することで、フェイル情報を得ることができる。
【0011】
【発明の実施の形態】
本発明の実施の形態を説明する。
本発明のフェイル情報取得装置及びメモリ試験装置の基本となる回路構成図を図1、図2に示す。フェイル情報取得装置は、アドレス信号、フェイルデータを入力として、不良解析ためのフェイル情報を不良解析メモリに転送する。以下より、本発明によるフェイル情報の取得装置の実施形態を示す。
【0012】
実施形態1を説明する。先ず、実施形態1のフェイル情報取得装置の回路構成図を図1に、メモリ試験装置を図2に示す。本実施形態のフェイル情報取得装置は、連続フェイルの最初のアドレスを格納するためのレジスタ101、前記レジスタ101から連続して発生したフェイルをカウントするカウンタ102、前記カウンタ102がカウントアップするためのタイミングを作成するAND回路103を備える。そして、メモリ試験装置は、テスタCPU1、アドレス発生装置2、データ発生装置3、不良解析装置4、比較回路5、フェイル情報取得装置8を備えており、ホストコンピュータ7と接続して被試験デバイスMUT6を試験する。
【0013】
フェイル情報取得装置8の基本動作の一例について、図3のフローチャートにより説明する。以下、図1、図2及び図3を用いてフェイル情報取得装置の動作を説明する。テストスタート後にカウンタ102を初期化する<S151>。テスト実施<S152>の結果がパスであれば、そのままテストを継続し、フェイルとなった場合はアドレス発生装置2からのアドレス信号をレジスタ101に格納する<S153>。次にストローブ信号(以下、「STRB」という)に時間α遅れたタイミングでカウンタ102をカウントアップする<S154>。次のビットのテスト実施<S155>の際にもフェイルとなった場合にはフェイルデータは”High”を維持したままであるため、レジスタ101はラッチ動作を行わず、最初にフェイルしたアドレスを保持し、カウンタ102は(STRB+α)のタイミングでカウントアップする<S156>。本動作をテスト結果がフェイルからパスになるまで続け、パスが発生した際にレジスタ101、カウンタ102の内容をホストコンピュータ7に転送する<S157、S158>。転送後、カウンタ102を初期化し<S151>、テスト再開する。
【0014】
具体例として図4のようにフェイルビットが存在する場合について説明する。また、その場合のタイミング情報を図5に示す。テストスタート時に、テスタCPU1の制御により、カウンタ102にカウンタリセット信号が入力され、カウンタ102は初期化される。アドレスが0x01のときにSTRBに同期してフェイルデータが立ち上がり、レジスタ101にアドレスラッチ信号として入力され、レジスタ101は0x01を格納する。カウンタ102は、STRBより時間α遅れたタイミング(STRB+α)でカウントアップされる。アドレスが0x02のときのフェイルデータは”High”であり、(STRB+α)のタイミングでカウンタ102がカウントアップする。アドレスが0x03、0x04のときも同様にカウンタ102のみカウントアップを行い、アドレスが0x05のときにテスト結果がパスとなるため、STRBに同期してフェイルデータが立ち下がり、このタイミングでレジスタ101、カウンタ102の値を不良解析メモリ4に書き込み、カウンタ102を初期化する。以上のように、不良解析メモリ4に、フェイルのアドレス及びそのアドレスから連続して発生したフェイルビット数の情報が書き込まれるため、本情報を基に不良解析が可能である。
【0015】
実施形態2を説明する。実施形態2のフェイル情報取得装置の回路構成図を図6に示す。実施形態2では不良が交互に連続して発生する不良が検出できる。以下に実施形態2の回路構成について説明する。0アドレスからのスキャンの結果を格納するレジスタ201、カウンタ202及び1アドレスからのスキャンの結果を格納するレジスタ206、カウンタ207を備え、カウントアップ信号を作成するためのフリップフロップ(以下、「F/F」という)205、AND回路203及びAND回路204を備え、アドレスラッチ信号を作成するためのF/F210、AND回路208及びAND回路209を備える。
【0016】
以下、実施形態2における動作の具体例として、図7のようにフェイルビットが存在する場合について、図6及び図8を用いて説明する。アドレス0x01のときにSTRBに同期してフェイルデータが立ち上がり、F/F211の出力が“Low”であるため、AND回路209の出力が(STRB+α)のタイミングで“High”となり、F/F210の出力が“High”となり、レジスタ206にアドレスラッチ信号として入力され、レジスタ206は0x01を格納する。カウンタ207も同様にF/F211の出力が“Low”であるため、AND回路208の出力が(STRB+α)のタイミングで“High”となり、カウントアップされる。尚、F/F211の出力が“Low”であるため、レジスタ201、カウンタ202の出力は変化しない。アドレスが0x02に遷移したとき、STRBに同期してF/F211の出力が“High”となるため、AND回路209の出力は“Low”であり、F/F210にクロック信号が入らない。このため、F/F210の出力は固定されており、レジスタ206の値は変化しない。尚、フェイルデータが“Low”であるため、カウンタ207、レジスタ201、カウンタ202の出力は変化しない。次にアドレスが0x03のとき、STRBに同期してF/F211の出力が“Low”となるが、同様にフェイルデータがSTRBに同期して“High”となっているため、F/F210の出力は“High”を保持しており、レジスタ206の出力は変化しない。また、AND回路208の入力が(STRB+α)のタイミングでALL Highとなるため、カウンタ207へカウントアップ信号が入力され、0x02にカウントアップする。尚、AND回路208、AND回路209の出力は“Low”であるため、レジスタ201、カウンタ202の出力は変化しない。アドレスが0x04、0x05、0x06、0x07、0x10のときも同様の動作となり、レジスタ201、カウンタ202、レジスタ206、出力は変化せず、アドレスが0x05、0x07のとき、カウンタ207のみにカウントアップ信号が入力され、カウンタ207はカウントアップされる。アドレス0x11のとき、フェイルデータが“Low”であるため、F/F210の出力は(STRB+α)のタイミングで立ち下がる。このタイミングでレジスタ206、カウンタ207の値を不良解析メモリ4に書き込む。このため、本情報を基に不良解析が可能である。
【0017】
なお、上記回路に実施形態1の回路を組み合わせ、それぞれのレジスタ、カウンタの値を不良解析メモリ4に書き込むための制御回路を追加することで更に効率的に不良解析メモリへの書き込み回数を抑えることができる。
【0018】
最後に実施形態3を説明する。本実施形態はフェイル情報として最初にフェイルしたアドレスとそのアドレスから連続してフェイルとなったフェイル数を不良解析メモリ4に書き込む。しかし、本手法では転送されたフェイル情報がどのアドレスパターンでテストされたことがホストコンピュータに情報が与えられていない場合は、様々なアドレスパターンでテストし、不良解析を実施する場合に問題がある。このため、図9に示す通り、ホストコンピュータ7にあらかじめアドレスパターンの情報(アドレシングの規則)を持たせることで、様々なアドレスパターンでMUT4をテストした際でもフェイル情報取得装置8から不良解析メモリ4に格納されたフェイル情報から不良解析が可能となる。
【0019】
具体例として図10のようにフェイルビットが存在する場合において、ダイアゴナルパターンで試験実施した場合に、レジスタには0x1、カウンタには0x04が保持される。このフェイル情報をスキャンパターンでのテストと考えると図4のようなフェイルビットの分布となるが、ホストコンピュータ7にダイアゴナルパターンという情報を保持しておくことで正しく図10のようにフェイルビットが分布していると認識できる。
【0020】
更に本発明の回路をFPGA(Field Programmable Gate Array)にて製作することにより、制御回路の作成及びレジスタ、カウンタのビットサイズも容易に増減でき、フレキシブルに様々な不良解析に対応することができる。
【0021】
【発明の効果】
実施の形態で説明したように、本発明によれば、メモリデバイスの不良解析のための不良解析メモリは大容量でも低速で安価なメモリデバイスを使用することができ、かつ書き込みサイクルがテストサイクルよりも遅くても、また連続して不良が多発しても不良解析ができる。
【図面の簡単な説明】
【図1】実施形態1のフェイル情報取得装置の構成図。
【図2】実施形態1のフェイル情報取得装置を備えるメモリ試験装置のシステム構成図。
【図3】実施形態1のフェイル情報取得装置の基本動作のフローチャート。
【図4】実施形態1の動作を説明するためのフェイルビット分布例。
【図5】図4のフェイルビット分布においてフェイル情報を取得する際のタイミング図。
【図6】実施形態2のフェイル情報取得装置の構成図。
【図7】実施形態2の動作を説明するためのフェイルビット分布例。
【図8】図7のフェイルビット分布においてフェイル情報を取得する際のタイミング図。
【図9】実施形態3でのフェイル情報取得方法の概念図。
【図10】実施形態3のフェイル情報取得方法を説明するためのフェイルビット分布図。
【図11】一般的なメモリ試験装置のシステム構成図。
【図12】先行特許によるメモリ試験装置のシステム構成図。
【符号の説明】
1 テスタCPU
2 アドレス発生装置
3 データ発生装置
4 不良解析メモリ
5 比較回路
6 MUT
7 ホストコンピュータ
8 フェイル情報取得装置
101、201、206 レジスタ
102、202、207 カウンタ
103、203、204、208、209 AND回路
205、210、211 F/F
Claims (5)
- 被試験デバイスに対してアドレス信号を与えるアドレス発生装置と、前記被試験デバイスへの入力データ信号を発生させるデータ発生装置と、該データ発生装置から出力される被試験デバイスの期待値データ信号と被試験デバイスから出力される出力データとを比較判定する比較回路と、比較判定結果のフェイルデータを格納する不良解析メモリとを具備するメモリ試験装置に使用されるフェイル情報取得装置において、
前記被試験デバイスから出力された最初にフェイルしたアドレスを格納するレジスタと前記アドレスから連続して発生したフェイル数をカウントするI/O数分のカウンタとを有し、テスト結果がフェイルからパスになった際に前記レジスタ及びカウンタの値をフェイルデータとして不良解析メモリに転送することを特徴とするフェイル情報取得装置。 - 請求項1記載のフェイル情報取得装置において、
上記レジスタ及びカウンタは複数有り、そして、複数のレジスタ及びカウンタへの入力信号及び出力信号を制御する回路を備えることを特徴とするフェイル情報取得装置。 - 被試験デバイスに対してアドレス信号を与えるアドレス発生装置と、前記被試験デバイスへの入力データ信号を発生させるデータ発生装置と、該データ発生装置から出力される被試験デバイスの期待値データ信号と該試験デバイスから出力される出力データとを比較判定する比較回路と、比較判定結果のフェイルデータを格納する不良解析メモリと、請求項1又は2に記載のフェイル情報取得装置とを具備するメモリ試験装置。
- 請求項3記載のメモリ試験装置において、
上記被試験デバイスの読み出し速度よりも遅い書き込み速度の不良解析メモリに単純な制御回路を備えることを特徴とするメモリ試験装置。 - 請求項3又は4に記載のメモリ試験装置におけるフェイル情報取得方法において、
メモリ試験装置のホストコンピュータにアドレスパターンの情報を持たせることで、レジスタに格納されているアドレス及びカウンタに格納されている前記アドレスから連続して発生したフェイル数の情報で様々なアドレシングパターンに対応したフェイル情報を取得するフェイル情報取得方法。
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-
2003
- 2003-01-22 JP JP2003013100A patent/JP2004227645A/ja active Pending
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