SU809400A1 - Запоминающее устройство с кор-РЕКциЕй пРОгРАММы - Google Patents

Description

1

Изобретение относитс  к запоминающим устройствам.

Известны запоминающие устройства с коррекцией программы и контролем блоков пам ти Ц и 12.

Одно из известных устройств содержит счетчик номеров  чеек, блок дешифраторов, блок информировани  синхроимпульсов, синхрогенератор, читающее устройство, оперативную пам ть, соединенную со схемой сравнени  tl.

Надостаткёьми этого устройства  вл ютс  сложность построени  устройства и уменьшение быстродействи  в результате затрат времени на контроль .

Наиболее близким техническим решением к предлагаемому изобретению  вл етс  устройство, содержащее адресный накопитель, св занный с регистром адреса, числовой регистр, регистр слова, информаци  в котором может измен тьс  с помощью регистра кода, исходного состо ни , регистр кода неисправных адресов, соединенный с адресными цеп ми накопител  и посто нной пам тью, а также блок управлени  с сумматором, блоком контрол , св занным с число1ВЫМ регистром и внешними устройствами . Такое устройство использует метод объемно-неполного резервировани . В адресный накопитель записываютс  информационные разр ды программы и бит контрол  по четности. На регистре кода неисправных адресов набираютс  коды адресов информационных  чеек основной посто нной

0 пам ти, которые имеют отказавший разр д. В дополнительной посто нной пам ти записываетс  номер отказавшегос  разр да в информационной  чейке. В случае обнаружени  ошибки блоком контрол  происходит восстановление , неисправных информационных разр дов программы 2.

Недостатками этого устройства  вл ютс  необходимость перепрошивки

0 дополнительной посто нной пеш ти, ограниченность числа корректируемых слов и снижение быстродействи .

Цель изобретени  - повьниение быстродействи  путем со1(ращени 

5 времени отладки программ, хран щихс  в посто нной пам ти процессра или вычислительной системы.

Поставленна  цель достигаетс  тем, что в запоминающее устройство

0 -с коррекцией программы, содержащее блок управлени , блок посто нной пам ти, регистр кода неисправных адресов, адресный и числовой регистр соединенные с регистром исходного состо ни , введены блок селекции адресов, один выход которого подключен к первому входу блока посто н ной пам ти, другой выход - ко входу регистра кода неисправных адресов, а первый вход к первому выходу адрес ного регистра, дополнительный адресный регистр, один вход которого соединен со вторым выходом адресного регистра, шифратор вход которого соединен с первым выходом регистра кода неисправных адресов, а выход со вторым входом дополнительного адресного регистра, дополнительный блок управлени , первый вход которого соединен с кодовой шиной, второй вход - со вторым выходом регистра кода неисправных адресов, первый выход -- с третьим входом дополнительного адресного регистра, второй выход - со входом адресного регистра, а третий выход- со вторым входом числового регистра, блок селекции числа, соединенный с блоком управле ни , блок полупосто нной пам ти, первый вход которого св зан с число вым регистром, второй вход - с третьим выходом блока селекции адреса , а третий вход - с четвертым выходом дополнительного блока управ лени ,, четыре элемента И и два элемента ИЛИ. Первый вход первого элемента И подключен к кодовой шине, второй вход - к п тому выходу допол нительного блока управлени , а выход - к первому входу первого элеме та ИЛИ, выход которого соединен со вторым входом блока селекции адреса , а второй вход - с выходом второ го элемента И, первый вход которого св зан с шестым выходом дополнитель ного блока управлени , а второй вхо с выходом дополнительного адресного регистра. Первый вход третьего элемента И подключен к седьмому выходу дополнительного блока управлени , второй вход - к выходу блока посто  ной пам ти, а выход - к первому входу второго элемента ИЛИ, выход которого соединен с входом блока селекции числа, а второй вход - с выходом четвертого элемента И, первый вход которого св зан с восьмым выходом дополнительного блока управ лени , второй вход - со вторым вход числового регистра и выходом блока полупосто нной пам ти. Дев тый выхо дополнительного-блока управлени  подключен ко второму входу блока посто нной пам ти. На чертеже показана схема запоми нающего устройства с коррекцией про граммы. Запоминающее устройство с корре цией программы содержит блок 1 упр ени  блок 2 посто нной пам ти, егистр 3 кода неисправных адресов, дресный регистр 4, числовой регистр , соединенный с регистром б кода сходного состо ни . С целью повышени  быстродействи  путем ускорени  отладки, программ в него введены блок 7 селекции адреса, дополнительный адресный регистр 8, шифратор 9, дополнительный блок 10 управлени , блок 11 селекции числа, блок 12 полупосто нной пам ти, первый элемент И - 13, второй элемент И - 14, третий элемент И - 15, четвертый элемент И - 16, первый элемент ИЛИ - 17, второй элемент ИЛИ 18 . Запоминающее устройство с коррекцией программы работает в двух режимах: рабочем режиме автоматической коррекции программы при первоначальной отладке системы или переналадке системы на новые задачи и режиме ручной коррекции записанных в блок полупосто нной пам ти чисел программы (сюда относитс  также режим первоначального ввода корректируемых чисел в блок полупосто нной пам тью). Работа устройства в режиме автоматической коррекции программ начинаетс  с поступлени  из кодовой шины сигналов уст.о и запуск на первый вход дополнительного блока 10 управлени . Дополнительный блок 10 управлени  вырабатывает сигналы установки в исходное состо ние дополнительного адресного регистра 8, адресного регистра 4, числового регистра 5 и блока 12 полупосто нной пам ти. Затем дополнительный блок 10 управлени  подает соответствующие сигналы опроса на блок 2 посто нной пам ти и на блок 12 полупосто нной пам ти. Далее на блок 7 селекции адреса из кодовой шины через первый элемент И - 13 на сигналу разрешени  с дополнительного блока 10 управлени  и через первый элемент ИЛИ - 17 поступает код адреса выбираемого числа. Из блока 7 селекции адреса код адреса поступает по двум каналам: на блок 2 посто нной пам ти, где по этому адресу выбираетс  число, и на регистр 3 кода неисправных адресов. На регистре 3 кода неисправных адресов набраны адреса чисел и массивор которые корректируютс  и подлежат выборке из блока 12 полупосто нной пам ти. В случае совпадени  поступающего рабочего адреса с одним из набранных адресов чисел и массивов из регистра 3 кода неисправных адресов на дополнительный блок 10 управлени  поступает импульс, по которому вырабатываетс  сигнал подачи в блок 1 управлени  числа из блока 2 посто нкой пам ти или корректируемого числа из блока 12 полупосто нно пам ти. Так как блок 12 полупосто нной м ти содержит только К чисел, кото могут подключатьс  вместо любых из п чисел, хран щихс  в блоке 2 посто нной пам ти (причем, может быт что К«п), то весь массив блока 12 полупосто нной пам ти разбиваетс  на гл массивов по количеству адресо регистра 3 кода неисправных адресо Массивы из блока полупосто нной па м ти могут выбиратьс  как полность так и по отдельным числам, поэтому дл  получени  исполнительного адреса массива или числа в блоке 12 полупосто нной Пс1м ти, который не совпадает с поступившим рабочим адресом из блока 1 управлени  или сов падает не полностью, включаетс  дополнительный адресный регистр 8. Эт регистр управл етс  шифратором 9, преобразующим сигналы с регистра 3 кода неисправных адресов в сигналы установки триггеров дополнител ного адресного регистра 8 ( при совпадении поступившего рабочего адреса с одним из адресов регистра 3 кода неисправных адресов).. При этом дополнительный адресный регистр 8 содержит только старшие разр ды мае сива или чисел в блоке 12 полупосто нной пам ти, а младшие разр ды определ ютс  рабочим адресом или разр дами адресного регистра 4, с которого сигналы также поступают на блок 7 селекции адреса и дополнительный адресный регистр 8. Код исполнительного адреса с дополнительного адресного регистра 8 посту пает через второй элемент И-14 по с налу разрешени  с дополнительного блока 10 управлени  и через первый элемент ИЛИ 17 на блок 7 селекции адреса и далее на блок 12 полупосто нной пам ти. По этому адресу и по сигналам с дополнительного бло 10 управлени  из блока 12 полупосто нной пам ти выбираетс  число, которое подаетс  на четвертый элемент И 16. Таким образом, в устрой стве производитс  выборка двух чисел: из блока 2 посто нной пам ти поступающее на третий элемент И 15 и из блока 12 полупосто нной пам ти поступающее на четвертый элемент И 16. Пропуск того или иного числа чере . эти элементы и далее через второй . элемент ИЛИ 18 и блок 11 селекции числа на блок 1 управлени  произво дитс  по сигналам управлени  с дополнительного блока 10 управлени . В случае совпадени  рабочего адреса с одним из адресов чисел массивов набранных на регистре кода неисправ ных адресов, на блок 1 управлени  пропускаетс  число из блока 12 полу посто нной пам ти, в противном случае - из блока 2 посто нной пам ти. В режиме ручной коррекции записанных в блок полупосто нной пам ти чисел или первоначального ввода корректируемых чисел, адрес числа определ етс  адресным регистром 4 и подаетс  через блок 7 селек11ии адреса на блок 12 полупосто нной пам ти. Код корректируемого числа набираетс  на регистре 6 кода исходного состо ни  и вводитс  в блок 12 полупосто нной пам ти через числовой регистр 5. По сигналам управлени  с дополнительного блока 10 управлени  производитс  запись числа в блок 12 полупосто нной пам ти. Записанное число может быть проконтролировано в режиме считывани  на числовом регистре 5. Дополнительный блок 10 управлени  состоит из р да стандартных логических элементов, элементов задержки, триггеров, регистров и тумблеров установки режима,Он включает в себ  элементы И, ИЛИ, инверторы НЕ, генератор стандартных сигналов пр моугольной формы, счетчик на триггерах, триггеры рабочего режима и режима ручной коррекции , триггеры -записи-считывани  и элементы согласовани . В рабочем режиме дополнительный блок 10 управлени  преобразует поступающие из блока 1 управлени  сигналы запуска и установки нул  в сигналы разрешени  пропуска рабочего адреса через первый элемент И .13 в блок 2 посто нной пам ти и через второй элемент И 14 из дополнительного адресного регистра 8 в блок 12 полупосто нной пам ти. Сигнал с регистра кода неисправных адресов 3 преобразуетс  в дополнительном блоке 10 управлени  в сигналы разрешени  пропуска числа в блок 1 управлени  из блока 2 посто нной пам ти через третий элемент И 15 или из блока 12 полупосто нной пам ти через четвертый элемент И 16 (с помощью специальных триггеров). В режиме ручной коррекции дополнительный блок 10 управлени  устанавливает режим записи в блок 12 полупосто нной пам ти с помощью триггера записи-считывани , управл ет выдачей адреса из адресного регистра 4 в блок 12 полупосто нной пам ти через блок 7 селекции адреса , осуществл ет подачу сигналов запуска и установки нул  с генератора стандартных сигналов в блок 12 полупосто нной пам ти и организует передачу корректируемого числа из числового регистра 6 на вход-выход блока 12 полупосто нной ам ти. Таким образом, в запоминающем стройстве с коррекцией программы огут быть введены и откорректиро ваны любые m числа из общего информационного объема посто нной пам ти в п чисел или любые массивов чисел (общим информационным объемом в К чисел). В рабочем режиме автоматически с минимальными затратами времени производитс  замена соответствукидих чисел и массивов посто нной пам ти на откорректированные числа. Така  замена практически не вли ет на общий цикл работы устройства , но позвол ет значительно ускорить отладку программы в посто нной пам ти. Уже отлаженные части программ могут быть зашиты в посто нную пам ть при профилактических работах или при других перерывах в работе вычислительных систем что позвол ет значительно увеличить врем  эксплуатации систем,

Использование -предлагаемого запоминающего устройства с коррекцией программы, с введенными в него блоком селекции адреса, дополнительным адресным регистром, шифратором, дополнительным блоком управлени , блоком селекции числа, блоком полупсто нной пам ти, четырьм  элементами И и двум  элементами ИЛИ, позвол ющими производить замену чисел и массивов посто нной пам ти в системе управлени  на откорректированные , легко вводить новые числа и массивы, хранить откорректированные числа в блоке полупосто нной пам ти и производить парепрошивку посто нной пам ти в любое удобное врем , выгодно отличает его от существующих устройств, так как значительно повышает производительност труда в одной из самых трудоемких операций - первоначальной отладке программ и переналадке систем управлени  на новые задачи.

Claims (2)

1. Формула изобретени 

   Запоминающее устройство с коррекцией программы содержащее блок управлени , блок посто нной пам ти, регистр кода неисправных адресов i адресный и числовой регистры, соединенные с регистром кода исходного состо ни , отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит блок селекции адреса, один выход которого подключен к первому входу блока посто нной пам ти, друго выход - к входу регистра кода неисправных адресов, а первый вход - к

   первому выходу адресного регистра, дополнительный адресный регистр, один вход которого соединен со вторым выходом адресного регистра шифратор, вход которого соединен с первым

   5 выходом регистра кода неисправных адресов, а выход - со вторым входом дополнительного адресного регистра, дополнительный блок управлени , первый вход которого соединен с кодовой

   Q шиной, а второй вход - с вторым выходом регистра кода неисправных адресов , первый выход - с третьим входом дополнительного адресного регистра , второй выход - с,входом адресного регистра, а третий выход5 с вторым входом числового регистра, блок селекции числа, соединенный с блоком управлени , блок полупосто нной пам ти, первый вход которого соединен с числовым регистром, второй

   0 вход - с третьим выходом блока селекции адреса а третий вход - с четвертым выходом дополнительного блока управлени , четыре элемента И и два элемента ИЛИ, первый вход

   5 первого элемента И подключен к кодовой шине, второй вход - к п тому выходу дополнительного блока управлени , а выход - к первому входу первого элемента ИЛИ, выход ко торого соединен с вторым входом блока селекции адреса, а второй вход с выходом второго элемента И, первый вход которого соединен с шестым выходом дополнительного блока управлени , а второй вход - с выходом дополнительного адресного регистра, причем, первый вход третьего элемента И подключен к седьмому выходу дополнительного блока управлени , второй вход- к выходу блока посто нной пам ти, а выход - к первому вхо ду второго элемента ИЛИ, выход которого соединен с входом блока селекции числа, а второй вход - с выходом четвертого элемента И, первый

   5 вход которого соединен с восьгллм

   выходом дополнительного блока управлени , а второй вход - со вторым входом числового регистра и выходом блока полупосто нной пам ти, причем

   50 дев тый выход дополнительного блока управлени  подключен к второму входу блока посто нной пам ти.

   -. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР . № 230521, кл. G 11 С 29/00, 1969.
2. 2. Автоматика и телемеханика, 1974, № 7, с. 155-171 (прототип).