SU841064A1 - Устройство дл контрол блоковОпЕРАТиВНОй пАМ Ти - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ

1

Изобретение относитс  к запоминающим устройствам (ЗУ), а именно к устройствам дл  контрол  блоков оперативной пам ти .

Известно устройство дл  контрол  оперативной пам ти, в.котором изменение адреса производитс  не последовательным перебором , а по иному закону, например, используютс  «галопирующие тесты. Это делает контроль более достоверным, так как позвол ет комбинировать последовательность обращени  к любому адресу ЗУ с обращени ми ко всем остальным адресам 1.

Однако, несмотр  на больщую длительность проверки (число обращений к ЗУ составл ет 2А, где А - количество адресов), распределение информации по разр дам  вл етс  однородным. При этом требуютс  дополнительные динамические тесты дл  более полного контрол  ЗУ.

Наиболее близким по технической сущности к изобретению  вл етс  устройство, реализующее тест« динамический адресный код. Это устройство содержит блок управлени , регистр числа, счетчики, счетный триггер , формирователь, элемент И, полусумматор и основные и дополнительные коммутаторы 2.

Однако в этом устройстве изменение адреса производитс  последовательно, так как в услови х эксплуатации обращение к адресам производитс  в произвольном пор дке . Это снижает достоверность контрол .

Цель изобретени  - повыщение достоверности контрол .

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  блоков оперативной пам ти, содержащее регистр числа, блок управлени , счетчики, триггер и первый коммутатор , причем входы регистра числа подключены к выходам первого коммутатора, персый выход блока управлени  соединен с входом первого счетчика и первым входом второго счетчика, входы третьего счетчика . подключены соответственно к выходам первого счетчика и триггера, выход которого соединен с выходом первого счетчика, второй выход блока управлени  и выходы регистра числа  вл ютс  одними из выходов устройства , введены четвертый и п тый счетчики, второй и третий коммутаторы, сумматор и схему сравнени , причем выход первого счет чика подключен к первому входу четвертого счетчика, второму входу второго счетчика и входу п того счетчика, выходы которого соединены с хханими из входов первого коммутатора и второгой коммутатора, другие входы которого подключены , соответственно к выходам третьего счетчика и схемы сравнени , а выходы - к одним из входов сумматора, входы схемы сравнени  соединены соответственно с выходами второго счетчика и четвертого счетчика, второй вход которого подключен к первому выходу блока управлени , входы третьего коммутатора подключены соответственно к третьему выходу блока управлени  и выходам второго и четвертого счетчиков; а выходы - к другим входам сумматора, выходы которого соединены с другими входами первого коммутатора , выходы третьего коммутатора  вл ютс  другими выходами устройства.

На чертеже приведена структурна  схема предлагаемого устройства.

Устройство содержит блок 1 управлени , регистр 2 числа, первый коммутатор 3, первый счетчик 4, триггер 5, второй счетчик 6, третий счетчик 7, четвертый счетчик 8, сумматор 9, второй коммутатор 10, третий коммутатор 11, п тый счетчик 12 и схему 13 сравнени . К устройству подключаетс  контролируемый блок 14 оперативной пам ти.

Первый выход блока 1 соединен с входЪм счетчика 4 и первым входом счетчика 6. Входы счетчика 7 подключены соответственно к выходам счетчика 4 и триггера 5, второй выход блока 1 и выходы регистра 2 числа  вл ютс  одними из выходов устройства. Выход счетчика 4 подключен к первому входу счетчика 8, второму входу счетчика 6 и входу счетчика 12, выходы которого соединены с одними из входов коммутатора 3 и коммутатора 10,другие входы которого подключены соответственно к выходам счетчика 7 и схемы 13 сравнени , а выходы - к одним из входов сумматора 9. Входы схемы 13 сравнени  соединены соответственно с выхо ,дами счетчика 6 и счетчика 8, второй вход которого подключен к первому выходу блока 1. Входы коммутатора И подключены соответственно к третьему выходу блока 1 и выходам счетчиков 6 и 8, а выходы - к другим входам сумматора 9, выходы которого соединены с другими входами коммутатора 3. Выходы коммутатора 11  вл ютс  другими выходами устройства.

Устройство работает следующим образом

Первоначально все счетчики 4, б, 7, 8 и 12 и триггер 5 устанавливаютс  в исходное нулевое состо ние. Формирование кода адреса блока 14 пам ти производитс  с помощью счетчика 6, работающего на сложение, счетчика 8, работающего на вычитание, и коммутатора 11. На вход коммутатора 11 с блока 1 управлени  подаетс  сигнал, позвол ющий коммутировать выходы счетчиков 6 и 8, с которых снимаютс  адресные сигналы. Блок 1 управлени  формирует одновременно импульсы обращени  и режим записи или

считывани  блока 14. Изменение состо ни  счетчиков 4, 6 и 8 производитс  сигналами с выхода блока 1 управлени . Счетчики 4, 6, 7 8 и 12 имеют одинаковую разр дность. С выхода переноса старщего разр да

счетчика 4 формируетс  сигнал, которым производитс  вычитание «1 в счетчике. 6 и добавление «1 в счетчике 8, который также подаетс  на вход установки в «1 триггера 5 и входы счетчиков 12 и 7. Благодар  этому в каждом последующем цикле исходное состо ние счетчиков б и 8 равно. Так как в нулевом состо нии триггер 5запрещает работу счетчика 7, то по окончании первого цикла состо ние счетчика 12 измен етс  на «1, а состо ние счетчика 7 остаетс  в прежнем состо нии. В дальнейшем код счетчика 7 на единицу меньще кода счетчика 12.

Код данных формируетс  путем сложени  на сумматоре 9 кода адреса с выхода коммутатора 11 и кода цикла с выхода коммутатора 10.

С помощью коммутатора 3 обеспечиваетс  подключение к соответствующим разр дам регистра числа 2 различных разр дов сумматора дл  выравнивани  динамики работы разных разр дов.

Рассмотрим пример работы устройства, при котором вначале производитс  запись информации в i-ый вдрес, формируемый счетчиком 6, затем считывание из j-oro адреса , формируемого счетчиком 8, затем считывание из i-oro адреса. После этого происходит изменение состо ни  счетчиков б и 8. Если в данном цикле опращиваетс  адрес, в котором записана информаци  в предыдущем цикле, то дл  восстановлени  этой информации код формируетс  путем сложени 

5 на сумматоре 9 кода данного адреса с кодом счетчика 6. Дл  восстановлени  информации записанной в текущем цикле, сумматор 9 складывает код данного адреса с кодом счет чика 12. Схема 13 сравнени  сравнивает коды счетчиков б и 8 и, соответственно, через коммутатор 10 подключает на вход сумматора 9 либо выход счетчика 7, либо выход счетчика 12.

Таким образом, в каждом цикле измен етс  пор док чередовани  адресов и измен 5 етх;  -информаци , записываема  по каждому адресу. Контроль  вл етс  универсальным и:не может быть подменен отдельными более простыми тестами.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  блоков оперативной пам ти, содержащее регистр числа , блок управлени , счетчики, триггер и первый коммутатор, причем входы регистра числа подключены к выходам первого коммутатора , первый выход блока управлени  соединен с входом первого счетчика и первым входом второго счетчика, входы третьего