SU1161993A1 - Устройство дл контрол блоков оперативной пам ти - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее блок управлени , регистр числа, элемент И, первый и второй счетные триггеры, формирователь импульсов, основные и дополнительные коммутаторы , полусумматор и счетчики с первого по третий, причем выходы первого счетчика, регистра числа и элемента Ни первый выход блока управлени   вл ютс  выходами устройства , второй выход блока управлени  подключен к первым входам элемента И, первого счетного триггера и формировател  импульсов, к входу третьего счетчика, входам второго счетного триггера, выход элемента И подключен к входу первого счетчика , один из выходов которого подключён к второму и третьему входам первого счетного триггера, выход которого подключен к первому входу полусумматора, входу второго счетчика и второму входу формировател  импульсов, выход которого подключен к второму входу элемента И, второй вход полусумматора подключён к одному из выходов третьего счетчика, а выход - к первым информационным входам основных комт мутаторов, выходы которых подключены соответственно к одним из входов регистра числа, другие входы которого подключены к третьему выходу блока управлени , четвертый выход которого подключен к первым управл ющим входам основных коммутаторов , вторые информационные входы которых подключены к выходам дополнительных коммутаторов, управл ющие и информационные входы которых подключены к выходам второго и третьего счетчиков, третий вход формировател  импульсов подключен к п тому выходу блоку управлени . отличающеес  тем, что t (Л с целью повьщ1ен 1  достоверности с: контрол , в него введены элементы НЕ, блок сравнени  и дешифратор, входы которого подключены к одним из выходов третьего счетчика, а выходы - к третьим информационным входс1м основных коммутаторов и входам элементов НЕ, выходы которых под9д ключены к четвертым информационным входам основных коммутаторов,пр мой СО выход второго счетного триггера со подключен к п тым информационным 00 входам одних основных коммутаторов, инверсньй выход второго счетного триггера подключен к п тым информационным входам других основных коммутаторов , вторые и третьи управл ющие входы которых подключены соот- . ветственно к шестому и седьмому выходам блока управлени , первый вход которого подключен к выходу блока сравнени , одни из входов которого подключены к выходам регистра

Description

числа, другие входы  вл ютс  входами устройства, второй вход блока управлени  соединен с одним из выходов первого счетчика.

2. Устройство по п.I, о т л и чающеес  тем, что блок управлени  содержит генератор импульсов, формирователь сигналов сброса, третий счетный триггер, дополнительные элементы И, группу формирователей импульсов , делитель частоты, датчик тестовых сигналов, буферный регистр, причем выходы буферного регистра, делител  частоты, первого дополнительного элемента И и инверсные выходы третьего счетного триггера  вл ютс  одними из выходов блока, пр мой выход третьего счетного триггера подключен к nepBcwiy входу первого

дополнительного элемента И, выход генератора импульсов подключен к одному из входов второго дополнительного элемента И, другой.вход которого  вл етс  первым входом блока, выход второго дополнительного элемента И подключен к входам формирователей импульсов группы, первые выходы которых подключены к входу делител  частоты , вторые выходы - к второму входу первого дополнительного элемента И, третьи выходы  вл ютс  другим выходом блока, а первый и второй входы третьего счетного триггера  вл ютс  вторым входом блока, выход формировател  сигналов сброса подключен к третьему входу третьего счетного триггера, выход датчика тестовых сигналов подключен к входам буферного регистра.

Изобретение относитс  к вычислительной технике и может найти применение в устройствах контрол  в динамическом режиме оперативных запоминающих устройств (ОЗУ) с произвольн выборкой.

Известно устройство дл  контрол  блоков пам ти, содержащее генератор

.импульсов, блок сравнени , входы которого подключены соответственно к выходу блока эталонной информации и выходам контролируемого устройства а выход соединен с блоком индикации РЗ

Недостаток этого устройства низка  надежность.

Наиболее, близким к изобретению  вл етс  устройство дл  контрол  блоков оперативной пам ти, сЪдержащее блок управлени , регистр числа, элемент И, первый и второй счетные триггеры, формирователь импульсов, основные и дополнительные коммутаторы , полусумматор и счетчики, причем выходы первого счетчика и регистра числа выход элемента И и перйый выход блока управлени   вл ютс  выходами устройства, второй выход блока управлени  соединен с первым входом элемента И, первыми входами первого счетного триггера

и формировател  импульсов и входами второго и третьего счетчиков, выход элемента И подключен к входу, первого счетчика, один из выходов которого соединен с вторым и третьим входами первого счетного триггера , выход которого подключен к первому входу полусумматора и второму входу формировател  импульсов, выхо которого соединен с вторым вхоДом элемента И, второй вход полусумматора подключен к одному из выходов третьего счетчика, а выход - к первым информационным входам основных коммутаторов, выходы которых соединены соответственно с одними из входов регистра числа, другие входы которого подключены к третьему выходу блока управлени , четвертьш выход которого соединен с первыми управл ющими входами основных коммутаторов , вторые информационные БХ.ОДЫ которых подключены соответственно к выходам дополнительных коммутаторов , входы второго счетйого триггера подклн)чены к первому входу элемента И, а выходы - к информационным входам основных коммутаторов 2.

Недостатком этого, устройства  вл етс  низка  достоверность контрол

так как тесты типа Дождь, Адресный код и Шахматный код по адресам не обеспечивают полностью проверки оперативной пам ти, в частности взаимовли ни   чеек пам ти, в которых записаны разр ды одного слова, так как во всех разр дах одного слова записываетс  одинакова  информаци и не провер етс  помехозащищенность по отдельным разр дам информационкого слова, существенно завис ща  от монтажа в блоке.

Цель изобретени  - повышение достоверности контрол . .

Поставленна  цель достигаетс  тем, что в устройство дл  контрол 

блоков оперативной пам ти, содержащее блок управлени , регистр числа, элемент И, первый и второй счетные триггеры, формирователь импульсов, основные и дополнительные коммутаторы, полусумматор и счетчики с первого по третий, причем выходы первого цчетчика, регистра числа и элемента И и первый выход блока управлени   вл ютс  выходами устройства, второй выход блока управлени  подключен к первым входам элемента И, nepBioro счетного триггера и формировател  импульсов ,к входу третьего счетчика, входам второго счетного триггера, выход элемента И подключен к входу первого счетчика, один из выходов которого подключен к второму и третьему входам первого счетного триггера, выход которого подключен к первому входу полусумматора, входу второго счетчика и второму входу формировател  импульсов , выход которого подключен к второму входу элемента И, второй вхо полусумматора подключен к одному из выходов третьего счетчика, а выход - к первым информационным входам основных коммутаторов, выходы которых подключены соответственно к. одним из входов регистра числа, другие входы которого подключены к третьему вьходу блока управлени , четверты выход которого подключен к первым управл ющим входам основных коммутаторов , вторые информационные входы которых подключены соответственно к выходам дополнительных коммутаторов, упр д ющие и информационные входы которых подключены соответственно к выходам второго и третьего счетчиков , третий вход формировател  импульсов подключен к п тому ыходу блока управлени , введены элементы НЕ, блок сравнени  и дешифратор, входы которого подключены к одним из выходов третьего счетчика, а выходы - к третьим информационным входам основных коммутаторов и входам элементов НЕ, выходы которых подключены к четвертым информационным входам основных коммутаторов, пр мо выход второго счетного триггера под ключен к п тым информационным входа одних основных коммутаторов, инверсный выход второго счетного триггера подключен к п тым информационным входам других основных коммутаторов вторые и третьи управл ющие входы которых подключены соответственно к шестому и седьмому выходам блока управлени , первый вход которого поключен к выходу блока сравнени ,одн из входов которого подключены к вы ходам регистра числа, другие входы  вл ютс  входами устройства,второй вход блока управлени  соединен с одним из выходов первого счетчика.

I Кроме того, блок управлени 

содержит генератор импульсов, форми рователь сигналов сброса, третий счетный триггер, дополнительные, элементы И, группу формирователей импульсов, делитель частоты, датчик тестовых сигналов, буферный регистр, причем выходы буферного регистра, делител  частоты, первого дополнительного элемента И и инверсные выходы третьего счетного триггера  вл ютс  одними из выходов блока, пр мой выход третьего счетного триггера подключен к первому входу первого дополнительного элемента И, выход генератора импульсов подключен к одному из входов второго дополнительного элемента И, другой вход которого  вл етс  первым входом блока, выход второго дополнительного элемента И подключен к входам формирователей импульсов группы, первые выходы которых подключены к входу делител  частоты , вторые выходы - к второму входу первого дополнительного элемента И, третьи выходы  вл ютс  другим выходом блока, а первый и второй входы третьего счетного триггера  вл ютс  вторым входом блока, вьРход формировател  сигналов сброса подключен к третьему входу третьеS . 11 го счетного триггера, выход датчика тестовых сигналов подключен к входам буферного реристра. На чертеже представлена функциональна  схема устройства дл  контрол  блоков оперативной пам ти. Устройство содержит блок 1 управлени , соединенный с контролируемым блоком 2 оперативной пам ти, регистр 3 числа, выполненный на . триггерах 4, первый счетчик 5,имеющий разр дность п log А, где А количество адресов, и предназначенный дл  формировани  кода адреса, первый счетный триггер 6, формирователь 7 импульсов, второй счетный триггер 8, элемент И 9, основные коммутаторы tO, полусумматор 11, дополнительные коь 1утаторы 12, второй счетчик 13, третий счетчик 14, блок 15 сравнени , деш 4фатор 16, элементы НЕ 17. Блок 1 управлени  содержит генератор 18 импульсов, формирователь сигналов сброса, выполненный в виде кнопки 19 начального сброса, третий счетный триггер 20, группу формирователей 21 импульсов, первый дополнительный элемент И 22,делител 23 частоты, второй дополнительный элемент И 24, датчик 25 тестовых сигналов, буферный регистр 26. Второй выход блока 1 управлени   вл етс  тактовым, первый выход бло ка 1 управлени  задает режИм работы блока ОЗУ Запись-чтение, устанавливаемЕ счетным триггером 20, седь мой, шестой и четвертый выходы зада ют проверочный тест (Дождь, Адре ный код, Шахматный двойной пр мой и обратный, Бегущий 0(1) по разр  дам) , устанавливаемый датчиком 25 и буферным регистром 26, Счетчик 14 имеет разр дность ). Дешифратор 16 имеет тп log-B входов, где В разр дность инфр1 мацион ого слова. Рассмотрим работу устройства в режиме Дождь. В этом режиме источ ником информации, записываемой в регистр 3,  вл етс  полусумматор 11 При запуске в блоке 1 управлени  начинает В1фабатыватьс  тактова  последовательность импульсов. В пер вом подцикле счетчики 5 и 14 работают синхронно от одних и тех же та тов блока 1. При этом на пол сумматора 11 код одинаковьй, а на е выходе низкий уровень, соответствующий записи кода О по всем адресам пам ти. По окончании первого подцикла формирователь 7 вьщел ет задний фронт сигнала с выхода триггера 6 и производит запрет (в элементе И 9) одного импульса продвижени  в счетчик 5. В результате подцикл в счетчике 5 заканчиваетс  на один такт, равный периоду обращени , позже, чем в счетчике 14, и полусумматор 11 фиксирует неравнозначность в конце второго под1Ц1кла. Поэтому во втором подцикле во всех адресах пам ти, кроме последнего, записьюаютс  коды О, а в последнем - код 1. По окончании второго подцикла точно так же происходит запрет еще одного импульса продвижени  в счетчик 5. Соответственно неравнозначность фиксируетс  в двух последних адресах третьего подцикла , куда и записываетс  код 1. Таким образом, блок 2 оп(еративной пам ти, заполненный в первом подцикле всеми нол ми, заполн етс  в следукицих подциклах единицами, т.е. проходит процесс набегани  единиц, характерный дл  теста Дождь, Когда пройдет А подциклов, коды на входе полусумматора 11 будут инверсными и весь блок 2 будет заполнен единицами. В следующие А подциклов точно также начина  с последнего адреса,код единиц смен етс  кодом полей. Через 2 А подциклов заканчиваетс  полный (период теста. Рассмотрим работу устройства при формировании теста типа Адресный код. В этом случае управл ющие сигналы с блока ,1 подключают к входам регистра 3 числа выходы счетчика 14 (через коммутаторы 12 и 10}. Работа коммутаторов 10 аналогична их работе в ре симе Дождь за исключением того, что источником информации  вл етс  не полусумматор 11, а счетчик 14, причем счетчики 13 и 14 имеют расхождени  по частоте, равное А/2. При этом код числа, записываемый в блок 15, мен етс  с каждьм адресом и каждый следующий подцикл в адресном коде начинаетс  с разных кодовых комбинаций , чем обеспечиваетс  динамическое смещение информации по подциклам . Благодар  наличию коммутаторов 12, управл емых счетчиком 13, обеспечиваетс  подключение к соответствукмцим разр дам регистра 3 числа различных разр дов счетчика 14 в ра личных подциклах. Этим достигаетс  выравнивание динамики работы разных разр дов. Рассмотрим работу устройства в режиме формировани  теста Шахматный код двойной, пр мой и обратньй Датчик 25 в блоке управлени  1 уста навливаетс  в положение Шахматный код двойной, пр мой и обратньш, и с буферного регистра 26 состо ни  тестов поступают сигналы на управл кшще входы основных коммутаторов 10, которые подключают к входам регистра 3 числа выходы второго счетного триггера 8, Кнопкой 19 начального сбрйса устанавливают триггер 20 в режим Запись, После запуска устройства блок 1 управлени  вырабатывает тактовую последовательность импульсов, от которой по заднему фронту срабатывает второй счетный триггер 8, Во врем  первого такта обращени  по первому адресу происходит запись в0,2...(В-1) разр ды информационного слова нулей, а в 1,3...В разр ды - единиц. По заднему фронту первого тактового импульса второй счетньй триггер 8 измен ет свое состо ние на противоположное и по второму адресу записываетс  шахматка обратна , т.е. в 0,2о..(В-1) разр ды информационного слова записываютс  единицы,а в 1,3...В разр ды . Таким образом весь блок расписьшаетс  Шахматным двойным и обратньм кодом, по четным адресам , которого записана шахматка пр ма , по нечетным - обратна . После окончани  подцикла записи информации в контролируемый блок оперативной пам ти сигналом с одного из выходов счетчика 5 триггер 20 устанавливаетс  в режим чтени . Из блока управлени  1 задаетс  режим чтени  информации, в котором информаци , считываема  из блока 2, и ин формаци  с регистра 3 числа сравниваютс  в блоке 15 сравнени . В случае несравнени  информации с выхода блока 15 сравнени  поступает сигнал на вход элемента И 24, обеспечивакшрй53 останов временной диаграммы по адресу 1несравнени  (органы индикации на чертеже не указаны). 3 По окончании подцикла чтени  информации формирователь 7 вьщел ет задний фронт сигнала с выхода триггера 6, что обеспечиваетс  наличием в подцикле чтени  на третьем входе формировател  7 соответствующего управл ющего сигнала с,инверсного выхода триггера 20. Импульс, вырабатываемый формирователем 7, поступа  на вход элемента И 9, запрещает прохождение первого импульса последующего цикла , что обеспечивает в данном цикле смещение информации на один адрес, то есть запись по четным адресам шахматки обратной, по нечетным пр мой . Таким образом провер етс  взаимовли ние  чеек как двухстороннее (гальваническое замыкание), так и одностороннее (полупроводникова  св зь). Рассмотрим. ..работу устройства при формировании теста Бегущий О по разр дам .Датчик 25 в блоке управлени  1 устанавливаетс  в положение Бегущий О по разр дам, и с буферного регистра 26 поступают сигналы на управл ющие входы основных коммутаторов 10, которые подключают к входам регистра 3 числа выходы дешифратора 16. После запуска устройства блок 1 управлени  вырабатывает тактовую последовательность импульсов, запускающих счетчики 5 и 14. В зависимости от р зр дности информационного слова входы деаИЕфратора 16 подключены к младшим выходам счетчика 14. Во врем  первого такта обращени  происходит запись нул  в нулевой и единиц в остальные разр ды информационного сдрва по первому адресу. По заднему фронту первого тактового импульса содержание счетчика 14 увеличиваетс  на единицу и по второму адресу записываетс  информационное слово с нулем в первом и единицей в остальных разр дах информационного слова. Таким образом, в течение В адресов нуль пробежит из младшего разр да в старший. В дальнейшем в подцикле записи первого цикла теста весь блок будет расписан бегущим нулем по разр дам. После окончани  подцикла записи информации в контролируемьй блок 2 оперативной пам ти сигналом с одного из выходов счетного 5 триггер 20 устанавливаетс  в режим чтени . Из блока управлени  1 задаетс  режим чтени  информации, в котором инфор9 маци  считываема  из блока 2 и инфо маци  с регистра 3 числа сравниваетс  в блоке 15 сравнени . В случае несравнени  информации с выхода блока 15 сравнени  поступает сигнал на вход элемента И 24, обеспечивающий останов временной диаграммы по адресу несравнени . По окончании подцикла информации формирователь импульса 7 вьщел ет задний фронт сигнала с выхода триггера 6, что обеспечиваетс  наличием в подцикле чтени  на третьем входе формировател  7 соответствующего управл ющего сигнала с инверсного выхода триггера 20. Импульс, вырабатываемый формирователем 7, поступа  на вход элемента И 9, запрещает прохождение первого импульса следующего цикла, что вызывает в следующем цикле смещение бегущего нул  на один разр д влево, т.е. по первому адресу происходит запись пол  в первый и единиц в остальные разр ды информационного слова, по второму адресу - нол  во вто .рой и единиц в остальные разр ды и т.д. Через В циклов заканчивает3 с  полньй период теста Бегущей О по разр дам. Работа устройства при формировании теста Бегуща  1 по разр дам аналогична работе при формировании теста Бегупщй О по разр дам. В предлагаемом устройстве применение блоков формировани  тестов Шахматный код двойной пр мой и обратньй и Бегуща  0(1) по разр дам обеспечивает повьпиение достоверности контрол  блоков ОЗУ. Устройство обеспечивает усиление динамических качеств тестовых проверок, позвол ет более полно Проверить взаимовли ние  чеек пам ти. Особенно эффективно тест Бегущей 0(1) по разр дам в процессе регулировки блоков ОЗУ вы вл ет уровень помех и пригодность выбранного способа электрического монтажа, обеспечивающего устойчивую работу блоков ОЗУ. Тест Шахматный код двойной пр мой и обратный обеспечивает проверку взаимовли ни   чеек пам ти, в которых записаны разр ды одного слова, как двухстороннего (гальваническое замыкание), так и одностороннего (полупроводникова  св зь).

Claims (2)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее блок управления, регистр числа, элемент И, первый и второй счетные триггеры, формирователь импульсов, основные и дополнительные коммутаторы, полусумматор и счетчики с первого по третий, причем выходы первого счетчика, регистра числа и элемента Ии первый выход блока управления являются выходами устройства, второй выход блока управления подключен к первым входам элемента И, первого счетного триггера и формирователя импульсов, к входу третьего счетчика, входам второго счетного триггера, выход элемента И подключен к входу первого счетчика, один из выходов которого подключён к второму и третьему входам первого счетного триггера, выход которого подключен к первому входу полусумматора, входу второго ' счетчика и второму входу формирователя импульсов, выход которого подключен ж второму входу элемента И, второй вход полусумматора подключён к одному из выходов третьего счетчика, а выход - к первым информационным входам основных коммутаторов, выходы которых подключены соответственно к одним из входов регистра числа, другие входы которого подключены к третьему выходу блока управления, четвертый выход которого подключен к первым управляющим входам основных коммутаторов, вторые информационные входы которых подключены к выходам дополнительных коммутаторов, управляющие и информационные входы которых подключены к выходам второго и третьего счетчиков, третий вход формирователя импульсов подключен к пятому выходу блоку управления, отличающееся тем, что^ с целью повышения достоверности контроля, в него введены элементы НЕ, блок сравнения и дешифратор, входы которого подключены к одним из выходов третьего счетчика, а выходы - к третьим информационным входам основных коммутаторов и входам элементов НЕ, выходы которых подключены к четвертым информационным входам основных коммутаторов,прямой выход второго счетного триггера подключен к пятым информационным входам одних основных коммутаторов, инверсный выход второго счетного триггера подключен к пятым информационным входам других основных коммутаторов, вторые и третьи управляющие входы которых подключены соот- . ветственно к шестому и седьмому выходам блока управления, первый вход которого подключен к выходу блока сравнения, одни из входов которого подключены к выходам регистра

SU,.., 1161993 числа, другие входы являются входами устройства, второй вход блока управления соединен с одним из выходов первого счетчика.

'2. Устройство по п,|, отличающееся тем, что блок управления содержит генератор импульсов, формирователь сигналов сброса, третий счетный триггер, дополнительные элементы И, группу формирователей импульсов, делитель частоты, датчик тестовых сигналов, буферный регистр, причем выходы буферного регистра, делителя частоты, первого дополнительного элемента И и инверсные выходы третьего счетного триггера являются Одними из выходов блока, прямой выход третьего счетного триггера подключен к первому входу первого дополнительного элемента И, выход генератора импульсов подключен к одному из входов второго дополнительного элемента И, другой, вход которого является первым входом блока, выход второго дополнительного элемента И подключен к входам формирователей импульсов группы, первые выходы которых подключены к входу делителя частоты, вторые выходы - к второму входу первого дополнительного элемента И, третьи выходы являются другим выходом блока, а первый и второй входы третьего счетного триггера являются вторым входом блока, выход формирователя сигналов сброса подключен к третьему входу третьего счетного триггера, выход датчика тестовых сигналов подключен к входам буферного регистра.