SU1305773A1 - Устройство дл обхода дефектных регистров в доменной пам ти (его варианты) - Google Patents

Abstract

Изобретение касаетс  вычислительной техники и может быть использовано при построении запоминающих устройств на цилиндрических магнитных доменах. Цель изобретени  - упрощение устройства дл  обхода дефектных регистров в доменной пам ти и повышение его быстродействи . Предлагаемое устройство в обоих вариантах исполнени  содержит группу .регистров, группу коммутаторов, группу счетчиков , группу элементов ИЛИ, первую и вторую группы элементов И, счетчик, первьш блок пам ти, элемент И, формирователь , приемник-передатчик, ин- формационные входы - выходы устройства , управл ющие входы,информационные выходы устройства, группы управл ющих входов коммутатора, блок пам ти . 2 с,п, ф-лы, 2 ил. SS СО О СП. --J СО

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств на цилиндрических магнитных доменах (ЦМД)..

Целью изобретени   вл етс  упрощение устройства дл  обхода дефектных регистров в доменной пам ти и повышение его быстродействи .

На фиг.1 изображена блок-схема предлагаемого устройства, первый вариант; на фиг.2 - то же, без второго блока пам ти (второй вариант).

Предлагаемое устройство в обоих « вариантах содержит группу регистров 1, группу коммутаторов 2, группу счетчиков 3, группу элементов ИЛИ 4, первую 5 и вторую 6 группы элементов И, счетчик 7, первый блок 8 пам ти, эл е- мент И 9, формирователь 10, приемникпередатчик 11, информационные входы - выходы 12 устройства, первый 13, второй 14, третий 15 и четвертый 16 управл ющие входы устройства, информационные входы 17 и выходы 18 устрой- ства, первую группу управл ющих входов 19, коммутатор 20, вторую группу управл ющих входов 21, второй блок 22 пам ти, п тый управл ющий 23, шестой управл к)щий 24 входы устройства и третью группу управл ющих входов 25.

35

Регистры 1 могут быть выполнены на ИС К155ИР13, коммутаторы 2 - на НС К155КП1, счетчики 3 - на ИСК155ИЕ5 дл  первого варианта и на ИС К531 НЕ 17П дл  второго варианта, элементы ИЛИ - на ИС К155ЛЛ1, элементы И 5 и 6 - на С К155ЛИ1, счетчик 7 - на ИС К155ИЕ5 Q (К531ИЕ17П дл  второго варианта с блоком 22 пам ти), первый блок 8 пам ти может быть вьтолнен на БИС К556РТ7 и регистре К155ТМ7 (или с инверторами на ИС К155ЛН1) или на ГШМ , К556РТ1 - одна ПЛМ дл  двух регистров при использовании ЦМД микросборок типа К1602РЦ2, формирователь 10 может быть вьтолнен или на инверторе (ИС К155ЛН1), или на двух последовательно включенных одновибраторах на ИС К155АГ1, причем на входе каждого из них включаетс  дифференциальна  цепочка (один - дл  задержки, а другой - дл  фop шp6вaни  длительности импульса), приемник-передатчик - на ИС К589АП16, второй блок пам ти - на ВИС К541РУ2, коммутатор 20 - на ИС К531КП11.

55

5

Q ,

5

Первьш блок 8 пам ти используетс  дл  хранени  карты годности (номер дефектных регистров) и может быть выполнен на РПЗУ и регистре, как в известном устройстве, когда стробирую- щий вход регистра подключаетс  к входу формировател , его выходы (пр мые и инверсные)  вл ютс  выходами блока, а входы соединены с выходами РПЗУ, входы которого  вл ютс  входами блока . Вместо регистра могут быть использованы инверторы дл  получени  инверсных выходов у РПЗУ. Кроме того, блок пам ти 8 может быть выполнен на ПЛМ (группе ПЛМ), кажда  из которых подключаетс  к своему регистру через элемент И,

Предлагаемое устройство работает следующим образом.

В режиме записи информации в ЦМД ЗУ (при отсутствии блоков 22 пам ти) перед записью информации на первый управл ющий вход 13 необходимо подать сигнал начальной установки, по окончании которого регистр 1, счетчики 3 и 7 устанавливаютс  в исходное (нулевое ) состо ние. Причем во втором варианте установка счетчика 3 производитс  иначе. На входах 19 устанавливаетс  режим параллельного занесени  информации, а на входах 21 - нулевой код. После подачи сигнала на вход 13, он поступает на счетчик (дл  ИС К531ИЕ17П совместно с сигналом с выхода элемента И 6 через элемент ИЛИ (не показан, поскольку необходим только при данной реализации счетчика), производ  его обнуление. После этого на входах 19 устанавливают код управлени  счетчиков в режиме суммировани . На второй вход 14 подаетс  сигнал ЗП (Лог. 1), а на третий вход 15 подают синхросерию с частотой 100 кГц дл  ЦМД типа К1602РЦ2. На четвертьш вход подаетс  разрешающий потенциал. Сдвиг в регистрах 1 дл  первого варианта по входам 19 устанавливаетс  вправо (по фиг.1).

Синхронно с огактом Т1 на входы 12 необходимо подавать байты информации (если обмен происходит байтами), По переднему фронту такта Т1 каждый разр д слова записываетс  по второму входу соответствующего регистра 1. При этом, если нет дефектных рег ист- ров, на пр мых входах блока 8 присутствуют разрешаю1цие потенциалы, открывающие коммутаторы 2. Синхросери 

313

через элемент И 9 и элементы ИЛИ 4 поступает на первый управл ющий нход регистров 1, осуодествл   прием и сдвиг информации в каждом такте. При этом счетчик 3 сохран ет нулевое сое- то ние, вследствие чего коммутаторы 2 всегда открыты по первому входу (левому на фиг.1), и информаци  после занесени  в регистры 1 через коммутатор 2 поступает на выход 18 и далее в ЦМД ЗУ. Поскольку задержки в элементах невелики, то информаци  поступает в ЦМД ЗУ практически одновременно с тактом Т1, осуществл ющим занесение информации в ЦМД ЗУ.

Смена адресов в счетчике 7 происходит по окончании такта Т1, и до поступлени  нового такта Т1 на выходе блока 8 устанавливаетс  код наличи  или отсутстви  дефектного регистра по следующему адресу, к которому будет обращение в следующем такте.

Если в очередном такте Т1 встретитс  дефектный регистр, то на пр мом выходе соответствующего разр да бло- кг 8 логический О, а на инверсном - логическа  1. Информаци  по переднему фронту Т1 записываетс  в регистр 1, но коммутатор 2 закрыт по второму входу, и на выход 18 поступает сигнал нул . В течение такта Т2 формирователь 10 вырабатывает сигнал, который через открытый .элемент 6 переключает соответствующий счетчик 3 в следующее состо ние, а перед приходом так- та Т1 соответствующий коммутатор открываетс  по следующему входу, вследствие чего информаци , поступающа  через первый информационный вход этого регистра, до следующего дефектно- го регистра в ЦМД ЗУ поступает через коммутатор 2 на выход 1В по этому входу. При следующем дефектном адресе открываетс  следующий вход и т.д. Количество разр дов в регистре 1 и входов у коммутатора 2 должно быть на единицу больше возможного числа дефектных регистров в ЦМД ЗУ.

Отличие работы устройства по вто- рому варианту заключаетс  в том, что информаци  поступает через приемник- передатчик не непосредственно на входы регистров 1, а через коммутатор 20

Отличие работы устройства с блоками 22 пам ти заключаетс  в том, что информаци , первоначально разбавленна  нул ми в блоках 1 и 2, поступает на запись в блок 22 пам ти, кото734

рьй имеет малое врем  обращени , вследствие чего занесение информации происходит в 10-15 раз быстрее, чем при непосредственной записи в ЦМД ЗУ. Д-п  этого на входе 23 устанавливают режим записи в блок 22. В этом случае частота обмена существенно увеличиваетс , что освобождает процессор от взаимодействи  по обмену информацией с ЦМД ЗУ. После занесени  информации в блок 22 необходимо обнулить счетчик 7, установить сигнал считьшани  по входу 23 и подать на вход- 14 частоту , соответствующую рабочей частоте ЦМД ЗУ. Считьшаема  из блока 22 информаци  записываетс  в ЦМД ЗУ. С входа 16 сигнал разрешени  можно сн ть После окончани  записи во всех вариантах необходимо произвести остановку

В режиме считывани  информации из Ш-Щ ЗУ (при отсутствии блоков 22 пам ти ) информаци  поступает из ЦМД ЗУ по входам 17 устройства. Поскольку она может быть задержана относительно поступлени  синхросерии на вход 15 можно осуществить задержку синхросерии , поступающей на вход 13 с помощью двух одновибраторов, выполненных на ИС К155АГ16, между которыми и на входе первого включить необходимо дифференциальную цепочку. Первый одновибратор позволит задержать импульс, а второй - выработать импульс нужно длительности. Во втором варианте информаци  поступает через коммутатор 20 на тот же, что и при записи, вход регистра 1, поскольку он, как и в режиме записи, сдвигаетс  вправо (по фиг.2). В первом варианте информаци  при считывании поступает на второй информационный вход регистра 1, которьш в данном случае сдвигаетс  влево после подачи соответствующих управл ющих сигналов на входы 19.

В первом варианте коммутатор 2 работает аналогично работе при записи информации, а во втором варианте - наоборот, т.е. первоначально включаетс  последний (правый на фиг.2) вход, что достигаетс  начальной установкой счетчика 3 по шинам 19 и 21. После начальной установки по входам 19 необходимо установить режим работы счетчика в режиме вычитани .

После поступлени  синхросерии информаци  заноситс  в регистры 1 по соответствующим входам, но в отличие

от режима записи сдвиг регистров производитс  лишь при отсутствии дефектных регистров в ЦМД ЗУ. Если встречаетс  дефектный адрес, то сдвиг не производитс , что приводит к уплот- 5 нению информации (освобождению от информации дефектных регистров хранени ) . Переключение коммутаторов происходит аналогично режиму записи за исключением второго варианта, где это JO происходит в обратной последовательности .

Если используетс  блок 22 пам ти, то информаци  из ЦМД ЗУ первоначальсчетчиков , приемник-передатчик, входы - выходы которого  вл ютс  информационными входами - выходами устройства , первый управл ющий вход при емника-передатчика соединен с первым входом элемента И, а второй управл ю 1ДИЙ вход  вл етс  четвертым управл ю щим входом устройства, каждый выход приемника-передатчика соединен с пер вым информационным входом соответствующего регистра группы, второй ин- формационньш вход каждого регистра группы  вл етс  информационным входом устройства, каждый информационны

но заноситс  в блок 22 при режиме за- 5 вход приемника-передатчика соединен писи по входу 235 а затем при режиме считывани  по входу 23 она с большей частотой переписываетс  в процессор по выходу 12, Поскольку запись в блок 22 производитс  спуст  22 такта (дл  20 K1602PU,2)5 то дл  считывани  в процессор с HjoKHoro адреса необходимо по входам 24 и 25 произвести загрузку начального адреса (первого инфор23

с выходом соответствующего коммутато ра группы и  вл етс  информационным выходом устройства, первый вход каждого счетчика группы соединен с вы- хбдом соответствующего элемента И второй группы, второй вход соединен с первым входом счетчика, первый вхо каждого коммутатора группы соединен с выходом соответствующего счетчика группы, информационные входы каждого коммутатора группы соединены с выходами соответствующего регистра гру пы, первый вход каждого элемента И первой группы соединен с входом формировател  сигналов, второй вход каж дого элемента И первой группы соединен с вторым входом соответствующего коммутатора группы и соответствующим пр мым выходом первого блока пам ти,

мационного) .

Claims (1)

1. Устройство дл  обхода дефектных регистров в доменной пам ти, содер- жахцее группу регистров, группу элементов ИЛИз выход каждого из которых соединен с первьш управл ющим входом соответствующего регистра группы

30

с выходом соответствующего коммутато ра группы и  вл етс  информационным выходом устройства, первый вход каждого счетчика группы соединен с вы- хбдом соответствующего элемента И второй группы, второй вход соединен с первым входом счетчика, первый вхо каждого коммутатора группы соединен с выходом соответствующего счетчика группы, информационные входы каждого коммутатора группы соединены с выходами соответствующего регистра гру пы, первый вход каждого элемента И первой группы соединен с входом формировател  сигналов, второй вход каж дого элемента И первой группы соединен с вторым входом соответствующего коммутатора группы и соответствующим пр мым выходом первого блока пам ти,

первую группу элементов И, выход каж- 35 второй вход каждого элемента И втодого из которых соединен с первым вxoдo s соответствующего элемента РШИ группы, вторую группу элементов И, формирователь, выход которого соединен с первым входом каходого элемента И второй группЫг счетчик, блоки пам ти , входы первого из которых соединены с выходами счетчи1 :а5 первый вход которого соединен с вторым управл ющим входом ка-ждого регистра группы и  вл етс  первьм управл ющим входом устройства, элемент И, первый Вход которого  вл етс  вторым управл ющим входом устройства, второй вход соединен с вторым входом счетчика, входом формировател  сигналов и  вл етс  Третьим управл ющим входом устройства , а выход элемента И соединен с. вторым входом казгодого элемента ИЛИ группы, отличающеес  тем что, с целью упрощени  устройства и повышени  его быстродействи , оно содержит группу коммутаторов, группу

счетчиков, приемник-передатчик, входы - выходы которого  вл ютс  информационными входами - выходами устройства , первый управл ющий вход приемника-передатчика соединен с первым входом элемента И, а второй управл ю- 1ДИЙ вход  вл етс  четвертым управл ющим входом устройства, каждый выход приемника-передатчика соединен с первым информационным входом соответствующего регистра группы, второй ин- формационньш вход каждого регистра группы  вл етс  информационным входом устройства, каждый информационный

вход приемника-передатчика соединен

с выходом соответствующего коммутатора группы и  вл етс  информационным выходом устройства, первый вход каждого счетчика группы соединен с вы- хбдом соответствующего элемента И второй группы, второй вход соединен с первым входом счетчика, первый вход каждого коммутатора группы соединен с выходом соответствующего счетчика группы, информационные входы каждого коммутатора группы соединены с выходами соответствующего регистра группы , первый вход каждого элемента И первой группы соединен с входом фор мировател  сигналов, второй вход каждого элемента И первой группы соединен с вторым входом соответствующего коммутатора группы и соответствующим пр мым выходом первого блока пам ти,

рои группы соединен с соответствующим инверсным выходом первого блока пам ти , управл ющие входы регистров группы  вл ютс  управл ющими входами группы устройства, адресные входы второго блока пам ти соединены с выходами счетчика, информационные вхо- д)I соединены с выходами коммутаторов группы, первьш управл ющий вход сое- динен с входом формировател  сигналов, второй управл ющий вход второго блока пам ти  вл етс  .п тым управл ющим входом устройства, а информационные выхода соединены с входами приемника- передатчика.

2, Устройство дл  обхода дефект- Ftbix регистров в доменной пам ти, содержащее группу регистров, группу элементов ИЛИ, выход каждого из которых соединен с первым управл ющим входом соответствующего регистра группы , первую группу элементов И, выход

к ждого из которых соединен с первым входом соответствующего элемента ИЛИ группы, вторую группу элементов И, формирователь сигналов, выход которого соединен с первым входом каждого элемента И второй группы, счетчик, блоки пам ти, входы первого из которых соединены с выходами счетчика, первый вход которого соединен с вторым управл ющим входом каждого регис- О вующим входом приемника-передатчика

тра группы и  вл етс  первым управл ющим входом устройства, элемент И, первый вход которого  вл етс  вторым управл ющим входом устройства, второй вход соединен с вторым входом f5 счетчика, входом формировател  сигналов и  вл етс  третьим управл ющим входом устройства, а выход элемента И соединен с вторым входом каждого элемента ИЛИ группы, отличающеес  тем, что, с целью упрощени  устройства и повьшени  его быстродействи , оно содержит группу коммутаторов , группу счетчиков, коммутатор , приемник-передатчик, входы- выходы которого  вл ютс  информационными входами-выходами устройства, первый управл ющий вход приемник редатчика соединен с управл ющим входом коммутатора и первым входом эле- 30 мента И, второй управл ющий вход приемника-передатчика  вл етс  четвертым управл ющим входом устройства, входы первой группы коммутатора  вл ютс  информационными входами устройства , а входы второй группы соединены с выходами приемника-передатчика , информационный вход каждого регистра группы соединен с соответствуи  вл етс  информационным выхо устройства, второй вход каждог мента И второй группы соединен ответствующим инверсным выходо вого блока пам ти, первый вход дого элемента И первой группы нен с входом формировател  сиг второй вход калсдого элемента И группы соединен с вторьм управ щим входом соответствующего ко тора группы и соответствующим выходом первого блока пам ти, и мационные входы каждого коммут группы соединены с выходами со ствующего регистра группы, упр щие входы счетчиков группы  вл управл ющими входами первой гру устройства, а информационные в счетчиков группы  вл ютс  упра ми входами второй группы устрой адресные входы второго блока па соединены с выходами счетчика, формационные входы соединены с дами коммутаторов группы, первы 35 равл ющий вход соединен с входо формировател , второй управл ющ вход второго блока пам ти  вл е п тым управл ющим входом устрой а информационные выходы соедине

20

25

ющим выходом коммутатора, первый уп- 40 входами приемника-передатчика.

равл ющни вход каждого коммутатора -группы соединен с выходом соответствующего счетчика группы, первый вход каждого счетчика группы соединен с выходом соответствующего элемента И второй группы, второй вход каждого счетчика группы соединен с первым входом счетчика, -выход каждого коммутатора группы соединен с соответст5 0

и  вл етс  информационным выходом устройства, второй вход каждого элемента И второй группы соединен с соответствующим инверсным выходом первого блока пам ти, первый вход каждого элемента И первой группы соединен с входом формировател  сигналов, второй вход калсдого элемента И первой группы соединен с вторьм управл ющим входом соответствующего коммутатора группы и соответствующим пр мьм выходом первого блока пам ти, информационные входы каждого коммутатора группы соединены с выходами соответствующего регистра группы, управл ющие входы счетчиков группы  вл ютс  управл ющими входами первой группы устройства, а информационные входы счетчиков группы  вл ютс  управл ющими входами второй группы устройств а, адресные входы второго блока пам ти соединены с выходами счетчика, информационные входы соединены с выходами коммутаторов группы, первый уп- 5 равл ющий вход соединен с входом формировател , второй управл ющий вход второго блока пам ти  вл етс  п тым управл ющим входом устройства, а информационные выходы соединены с

0

5

Фиг.1

jt9 j,

-ЛЯдП.

t.Z