JPH02255992A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH02255992A JPH02255992A JP1133151A JP13315189A JPH02255992A JP H02255992 A JPH02255992 A JP H02255992A JP 1133151 A JP1133151 A JP 1133151A JP 13315189 A JP13315189 A JP 13315189A JP H02255992 A JPH02255992 A JP H02255992A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
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- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ〜Ｄコンバータを内蔵するマイクロコンピュ
ータに関する。
ータに関する。
ハードディスクやフ四ツビーディスクのデータをリード
・ライトするヘッドの位置は、ディスク上のトラックに
追従させるため通常サーボ制御を行う必要がある。この
サーボ制御はあらかじめトラック上のデータ領域とデー
タ領域の間に記録されたサーボバタンを、データ領域の
終了に同期してサンプリングすることにより現在のヘッ
ド位置を検出し、目標トラックとの差を判別し、サーボ
制御を行う。
・ライトするヘッドの位置は、ディスク上のトラックに
追従させるため通常サーボ制御を行う必要がある。この
サーボ制御はあらかじめトラック上のデータ領域とデー
タ領域の間に記録されたサーボバタンを、データ領域の
終了に同期してサンプリングすることにより現在のヘッ
ド位置を検出し、目標トラックとの差を判別し、サーボ
制御を行う。
第７図はこのようなサーボ制御の一例を説明する模式図
である。データが記録されているデータトラック７１〜
７４．８１〜８４はディスクに同心円状に書込まれてい
る。また、サーボバタン７５〜７８はデータ領域から所
定の間隔をおいて記録されている。この場合、ヘッド７
０の位置は、ヘッドがタイミングＴＩ、Ｔ２．Ｔ３．Ｔ
４の位置にあるとき、そのヘッドからの読み出し信号を
Ａ−Ｄ変換することにより得ることができる。
である。データが記録されているデータトラック７１〜
７４．８１〜８４はディスクに同心円状に書込まれてい
る。また、サーボバタン７５〜７８はデータ領域から所
定の間隔をおいて記録されている。この場合、ヘッド７
０の位置は、ヘッドがタイミングＴＩ、Ｔ２．Ｔ３．Ｔ
４の位置にあるとき、そのヘッドからの読み出し信号を
Ａ−Ｄ変換することにより得ることができる。
例えば、ここでヘッド７０が、図の７０の位置にあり、
破線上を移動した場合、タイミングＴＩ。
破線上を移動した場合、タイミングＴＩ。
Ｔ２．Ｔ４でのＡ−Ｄ変換結果はＯＶに近く、タイミン
グＴ３での変換結果は５ｖ近辺である。これによりヘッ
ドはトラック７３．８３上に位置していることがわかる
。また、トラックとトラックの中間位置にヘッドが位置
していても、Ａ−Ｄ変換結果をチエツクすることにより
位置を判別することができる。
グＴ３での変換結果は５ｖ近辺である。これによりヘッ
ドはトラック７３．８３上に位置していることがわかる
。また、トラックとトラックの中間位置にヘッドが位置
していても、Ａ−Ｄ変換結果をチエツクすることにより
位置を判別することができる。
ところが、サーボ領域は一般に数１００μｓ程度しかな
く、サーボバタンの幅も１００μｓ程度しかない。従っ
て、実際にＡ−Ｄ変換結果を使用してヘッド位置を判別
するのが時間的にかなり後で問題がない場合でも、短時
間にアナログ電圧の変化がおきるので、非常に高速のＡ
−Ｄコンバータ（例えばフラッシュ型Ａ−Ｄコンバータ
）を必要とし、安価な逐次比較型などのＡ−Ｄコンバー
タを使用することができなかった。
く、サーボバタンの幅も１００μｓ程度しかない。従っ
て、実際にＡ−Ｄ変換結果を使用してヘッド位置を判別
するのが時間的にかなり後で問題がない場合でも、短時
間にアナログ電圧の変化がおきるので、非常に高速のＡ
−Ｄコンバータ（例えばフラッシュ型Ａ−Ｄコンバータ
）を必要とし、安価な逐次比較型などのＡ−Ｄコンバー
タを使用することができなかった。
このフラッシュ型Ａ−Ｄコンバータは、１タイミングで
変換することが可能であるが、たとえば８ビットＡ−Ｄ
コンバータの場合、２８個のコンパレータを必要とし、
一般に非常に高価でチップサイズも大きいため、シング
ルチップマイクロコンピュータなどに搭載することは不
可能である。
変換することが可能であるが、たとえば８ビットＡ−Ｄ
コンバータの場合、２８個のコンパレータを必要とし、
一般に非常に高価でチップサイズも大きいため、シング
ルチップマイクロコンピュータなどに搭載することは不
可能である。
そのため、応用システムが高価となり、また専用Ａ−Ｄ
コンバータを別に配置して、その出力を別のマイクロコ
ンピュータで受は取り判別を行う構成となるため、基板
面積の増大、ワイヤリングコストの増大、信頼性の低下
を招いていた。また、同一タイミングで複数のアナログ
入力をＡ−Ｄ変換するような場合には複数のＡ−Ｄコン
バータを必要とし、さらに多大なコスト増大を招いてい
た。
コンバータを別に配置して、その出力を別のマイクロコ
ンピュータで受は取り判別を行う構成となるため、基板
面積の増大、ワイヤリングコストの増大、信頼性の低下
を招いていた。また、同一タイミングで複数のアナログ
入力をＡ−Ｄ変換するような場合には複数のＡ−Ｄコン
バータを必要とし、さらに多大なコスト増大を招いてい
た。
このように短時間に変化するアナログ電圧を変換する従
来のＡ−Ｄ変換システムでは高価なＡ−Ｄコンバータを
外付けする必要があるため、応用システムのＩＣコスト
増大、プリント基板の面積増大を招き、経済的ではなく
、信頼性を欠くという問題点を有している。
来のＡ−Ｄ変換システムでは高価なＡ−Ｄコンバータを
外付けする必要があるため、応用システムのＩＣコスト
増大、プリント基板の面積増大を招き、経済的ではなく
、信頼性を欠くという問題点を有している。
本発明の目的は、このような欠点を除き、短時間に変化
するアナログ電圧の変換を安価に行なうことができるＡ
−Ｄコンバータを有するマイクロコンピュータを提供す
不ことにアル。
するアナログ電圧の変換を安価に行なうことができるＡ
−Ｄコンバータを有するマイクロコンピュータを提供す
不ことにアル。
装置を内蔵するマイクロコンピュータにおいて、前記ア
ナログ電圧をサンプル・ホールドする複数のサンプル・
ホールド装置と、これらサンプル・ホールド装置に前記
アナログ電圧のサンプリングタイミングを制御するタイ
ミング発生手段と、このタイミング発生手段を初期化す
る同期手段とを備えることを特徴とする。
ナログ電圧をサンプル・ホールドする複数のサンプル・
ホールド装置と、これらサンプル・ホールド装置に前記
アナログ電圧のサンプリングタイミングを制御するタイ
ミング発生手段と、このタイミング発生手段を初期化す
る同期手段とを備えることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
アナログ入力端子１１はアナログ入力電圧をサンプルし
、保持する４個のサンプル・ホールド装置１２〜１５に
接続される。タイマ２２は、任意のデータを設定できる
タイマレジスタ２３と、トリガ端子１１の入力信号に同
期してタイマレジスタ２３の値をロードしデクリメント
動作を行うダウンカウンタ２４と、タイマ出力制御部２
５とを有１〜でいる。タイマ出力制御部２５は、対応す
るサンプル・ホールド装置１２〜１５に対し、サンプル
タイミングを示すサンプル信号４５〜４８と、Ａ−Ｄコ
ンバータ２０に対して、全てのサンプル・ホールド装置
１２〜１５にサンプルされたことを示すサンプル終了信
号４９を出力する。
、保持する４個のサンプル・ホールド装置１２〜１５に
接続される。タイマ２２は、任意のデータを設定できる
タイマレジスタ２３と、トリガ端子１１の入力信号に同
期してタイマレジスタ２３の値をロードしデクリメント
動作を行うダウンカウンタ２４と、タイマ出力制御部２
５とを有１〜でいる。タイマ出力制御部２５は、対応す
るサンプル・ホールド装置１２〜１５に対し、サンプル
タイミングを示すサンプル信号４５〜４８と、Ａ−Ｄコ
ンバータ２０に対して、全てのサンプル・ホールド装置
１２〜１５にサンプルされたことを示すサンプル終了信
号４９を出力する。
サンプル・ホールド装置１２〜１５の出力は、Ａ−Ｄコ
ンバータ２０がサンプル終了信号４９を受けて順次出力
するセレクタ信号４１〜４４によって選択されるトラン
スファゲート１６〜１９に接続されており、これによっ
て選択されたアナログ電圧はＡ−Ｄコンバータ２０でＡ
−Ｄ変換され、その変換結果は変換結果レジスタ２１内
に、サンプル・ホールド装置１２〜１５のそれぞれに対
応して４個設けられたレジスタに格納される。
ンバータ２０がサンプル終了信号４９を受けて順次出力
するセレクタ信号４１〜４４によって選択されるトラン
スファゲート１６〜１９に接続されており、これによっ
て選択されたアナログ電圧はＡ−Ｄコンバータ２０でＡ
−Ｄ変換され、その変換結果は変換結果レジスタ２１内
に、サンプル・ホールド装置１２〜１５のそれぞれに対
応して４個設けられたレジスタに格納される。
Ａ、 −Ｄコンバータ２０は、サンプル・ホールド装置
１２〜１５の保持１−ているアナログ電圧な全て変換終
了したことを示す変換終了信号４０を中央処理装置１０
に出力する。中央処理装置１０とＡ−Ｄコンバータ２０
とタイマ２２とは内部バス２６によって接続されている
。
１２〜１５の保持１−ているアナログ電圧な全て変換終
了したことを示す変換終了信号４０を中央処理装置１０
に出力する。中央処理装置１０とＡ−Ｄコンバータ２０
とタイマ２２とは内部バス２６によって接続されている
。
第２図は第１図のＡ−Ｄコンバータ２０の内部ブロック
図であり、コンパレータ３１．ビット数を入れる逐次近
似レジスタ３２．基準電圧入力端子２７から基準電圧を
供給する比較電圧発生回路３３、タイミング制御回路３
４．変換結果レジスタ２１とで構成されている。
図であり、コンパレータ３１．ビット数を入れる逐次近
似レジスタ３２．基準電圧入力端子２７から基準電圧を
供給する比較電圧発生回路３３、タイミング制御回路３
４．変換結果レジスタ２１とで構成されている。
以下に本実施例の動作について述べる。
第３図は第１図の動作を説明するタイミング図である。
タイマ２２は外部より入力されるトリガ端子２８への信
号の立下がりに同期してあらかじめ設定したタイマ１／
ジスタ２３の値をダウンカウンタ２４にロードし、てデ
クリメントする。ダウンカウンタ２４は値が“０”にな
るとタイマ出力制御部２５に信号を出力する。ダウンカ
ウンタ２４は、そのデクリメント動作を４回繰り返す。
号の立下がりに同期してあらかじめ設定したタイマ１／
ジスタ２３の値をダウンカウンタ２４にロードし、てデ
クリメントする。ダウンカウンタ２４は値が“０”にな
るとタイマ出力制御部２５に信号を出力する。ダウンカ
ウンタ２４は、そのデクリメント動作を４回繰り返す。
タイマ出力制御部２５は、トリガ端子２８への入力信号
の立下りから、タイマレジスタ２４の値に対応したタイ
ミングでサンプリング信号４５〜４８を対応したサンプ
ル・ホールド装置１２〜１５に出力する。これらサンプ
ル・ホールド装置１２〜１５はそれぞれ対応するサンプ
ル信号４５〜４８が“１″となった時に、アナログ入力
端子１１に入力されているアナログ入力電圧をサンプル
し保持する。
の立下りから、タイマレジスタ２４の値に対応したタイ
ミングでサンプリング信号４５〜４８を対応したサンプ
ル・ホールド装置１２〜１５に出力する。これらサンプ
ル・ホールド装置１２〜１５はそれぞれ対応するサンプ
ル信号４５〜４８が“１″となった時に、アナログ入力
端子１１に入力されているアナログ入力電圧をサンプル
し保持する。
タイマ出力制御部２５は、また゛リーンプル信号４５〜
４８を出力後Ａ−Ｄコンバータ２０内のタイミング制御
回路３４に対し、全てのサンプル・ホールド装置１２〜
１５にアナログ電圧が保持されたことを示すサンプル終
了信号４９を出力する。
４８を出力後Ａ−Ｄコンバータ２０内のタイミング制御
回路３４に対し、全てのサンプル・ホールド装置１２〜
１５にアナログ電圧が保持されたことを示すサンプル終
了信号４９を出力する。
これを受けたタイミング制御回路３４は、セレクタ信号
４Ｊを“１”にしてトランスファゲート１６を開き、サ
ンプル・ホールド装置１２に保持すしている値をＡ−Ｄ
巳ンバータ内のコンパ１ノータ３１に印加する。
４Ｊを“１”にしてトランスファゲート１６を開き、サ
ンプル・ホールド装置１２に保持すしている値をＡ−Ｄ
巳ンバータ内のコンパ１ノータ３１に印加する。
次に示す逐次比較方式により変換を行うＡ−Ｄコンバー
タ２０においては、まずビット数を入れる逐次近似レジ
スタ３２の最上位ビット（ビット８とする）を七ツ）
（１） Ｌ、比較電圧５６を基準電圧入力端子２７に入
力されている入力電圧（ＶＲＫＦ）の］／２の電圧にし
てアナログ入力と比較する。このアナログ入力電圧が１
／２Ｖ、、アより大きければ、逐次近似レジスタ３２の
ビット８をセットしたまま、また１ ／ ２ ＶＲＫＦ
より小さければビット８をリセットしてビット７の比較
に移る。
タ２０においては、まずビット数を入れる逐次近似レジ
スタ３２の最上位ビット（ビット８とする）を七ツ）
（１） Ｌ、比較電圧５６を基準電圧入力端子２７に入
力されている入力電圧（ＶＲＫＦ）の］／２の電圧にし
てアナログ入力と比較する。このアナログ入力電圧が１
／２Ｖ、、アより大きければ、逐次近似レジスタ３２の
ビット８をセットしたまま、また１ ／ ２ ＶＲＫＦ
より小さければビット８をリセットしてビット７の比較
に移る。
ビット７では、ビット８０レベルにより比較電圧５６を
３ ／ ４ Ｖ ＲＥＦあるいは１ ／ ４ ＶＲＫＦ
ニしてアナログ入力と比較を行なう。このような比較
を最下位ビットまで続け、比較が終了したとき逐次近似
レジスタ３２は有効なディジタル信号を保持しており、
その結果は、変換結果レジスタ２１にラッチ入力され、
転送信号５５をタイミング制御回路３４に出力する。転
送信号５５を受けたタイミング制御回路３４では、セレ
クタ信号を切換える。
３ ／ ４ Ｖ ＲＥＦあるいは１ ／ ４ ＶＲＫＦ
ニしてアナログ入力と比較を行なう。このような比較
を最下位ビットまで続け、比較が終了したとき逐次近似
レジスタ３２は有効なディジタル信号を保持しており、
その結果は、変換結果レジスタ２１にラッチ入力され、
転送信号５５をタイミング制御回路３４に出力する。転
送信号５５を受けたタイミング制御回路３４では、セレ
クタ信号を切換える。
Ａ−Ｄコンバータ２０では同様の変換動作を繰り返して
全てのサンプル・ホールド装置１２〜１５の保持値のＡ
−Ｄ変換値を符号化されたディジタルデータとして変換
結果レジスタ２１に格納し終わると、変換終了信号４０
を発生する。この信号を受けた中央処理装置１０は、変
換結果レジスタ２１内の値を内部バス２ｂを通して取り
込み、Ａ−Ｄ変換結果に応じた処理を行う。
全てのサンプル・ホールド装置１２〜１５の保持値のＡ
−Ｄ変換値を符号化されたディジタルデータとして変換
結果レジスタ２１に格納し終わると、変換終了信号４０
を発生する。この信号を受けた中央処理装置１０は、変
換結果レジスタ２１内の値を内部バス２ｂを通して取り
込み、Ａ−Ｄ変換結果に応じた処理を行う。
第４図は本発明の第２の実施例の概略ブロック図である
。本発明は、Ａ−Ｄコンバータ２０ａがサンプル・ホー
ルド装置１２〜１５の出力を直接入力信号とすることを
除いて第１の実施例と同様であり、第５図に第４図中の
Ａ−Ｄコンバータ２０ａの内部ブロック図を示す。Ａ−
Ｄコンバータ２０ａは逐次近似レジスタ３２．比較電圧
発生回路３３．タイミング制御回路３４．変換結果レジ
スタ２１．トランスファゲート１６〜１９．コンパレー
タ５１〜５４で構成されており、トランスフアゲ−）１
６〜１９の前段にコンパレータ５１〜５４があり、コン
パレータの論理レベル出力をトランスファゲートでセレ
クタしている。
。本発明は、Ａ−Ｄコンバータ２０ａがサンプル・ホー
ルド装置１２〜１５の出力を直接入力信号とすることを
除いて第１の実施例と同様であり、第５図に第４図中の
Ａ−Ｄコンバータ２０ａの内部ブロック図を示す。Ａ−
Ｄコンバータ２０ａは逐次近似レジスタ３２．比較電圧
発生回路３３．タイミング制御回路３４．変換結果レジ
スタ２１．トランスファゲート１６〜１９．コンパレー
タ５１〜５４で構成されており、トランスフアゲ−）１
６〜１９の前段にコンパレータ５１〜５４があり、コン
パレータの論理レベル出力をトランスファゲートでセレ
クタしている。
次に、本実施例の動作について述べる。
サンプル・ホールド装置１２〜１５によりサンプリング
された信号は、各々対応するコンパレータ５１〜５４に
印加され、比較電圧５６と比較され、“１パ又は′″０
”の論理信号を出力する。コンパレータ５１〜５４の出
力は、トランスファゲート１６〜１９によって選択され
、逐次近似レジスタ３２に蓄わえられる。
された信号は、各々対応するコンパレータ５１〜５４に
印加され、比較電圧５６と比較され、“１パ又は′″０
”の論理信号を出力する。コンパレータ５１〜５４の出
力は、トランスファゲート１６〜１９によって選択され
、逐次近似レジスタ３２に蓄わえられる。
本実施例では、アナログ電圧でなくコンパレータの論理
出力をセレクタするので他のサンプル・ホールド装置な
どからの干渉を受けることが少なく、精度が向上する。
出力をセレクタするので他のサンプル・ホールド装置な
どからの干渉を受けることが少なく、精度が向上する。
以下、Ａ−Ｄコンバータ２０ａに入力したサンプル・ホ
ールド装置１２〜１５のホールド値は、第１の実施例に
示したのと同様の方式でＡ−Ｄ変換される。
ールド装置１２〜１５のホールド値は、第１の実施例に
示したのと同様の方式でＡ−Ｄ変換される。
第６図は本発明の第３の実施例のブロック図である。本
実施例の構成及び動作は、アナログ入力端子６１〜６４
を備えサンプル・ホールド装置１２〜１５と同数有し、
その各信号がタイマ２２から出力される１本のサンプル
信号５０によってサンプルされるサンプル・ホールド装
置１２〜１５に接続されていることを除いて同様である
。
実施例の構成及び動作は、アナログ入力端子６１〜６４
を備えサンプル・ホールド装置１２〜１５と同数有し、
その各信号がタイマ２２から出力される１本のサンプル
信号５０によってサンプルされるサンプル・ホールド装
置１２〜１５に接続されていることを除いて同様である
。
サンプル・ホールド装置１２〜１５は、トリガ端子２８
に入力された同期信号から、タイマ２２で発生するデイ
レイをおいて、アナログ入力端子６１〜６４のアナログ
入力電圧を同時にサンプルし保持する。
に入力された同期信号から、タイマ２２で発生するデイ
レイをおいて、アナログ入力端子６１〜６４のアナログ
入力電圧を同時にサンプルし保持する。
なお、本実施例では、サンプル・ホールド装置を４個に
設定していたが、この数をさらに増加したり、またアナ
ログ入力端子の数を増やしてもかまわない。さらに、Ａ
−Ｄ変換のスタートを４つのサンプル・ホールド装置に
全てサンプリングさせてから行っていたが、１つのサン
プル・ホールドにアナログ電圧がサンプルされたら直ち
にスタートする構成でもよい。また、Ａ−Ｄ変換の同期
のトリガは端子より入力したが、これを他のタイマなど
から発生しても良く、Ａ−Ｄ変換方式も逐次比較方式を
使用したが他の方式でも良い。
設定していたが、この数をさらに増加したり、またアナ
ログ入力端子の数を増やしてもかまわない。さらに、Ａ
−Ｄ変換のスタートを４つのサンプル・ホールド装置に
全てサンプリングさせてから行っていたが、１つのサン
プル・ホールドにアナログ電圧がサンプルされたら直ち
にスタートする構成でもよい。また、Ａ−Ｄ変換の同期
のトリガは端子より入力したが、これを他のタイマなど
から発生しても良く、Ａ−Ｄ変換方式も逐次比較方式を
使用したが他の方式でも良い。
以上述べてきたように本発明は、短時間に変化するアナ
ログ入力や、同一タイミングでの複数のアナログ入力を
安価にＡ−Ｄ変換することができるという効果がある。
ログ入力や、同一タイミングでの複数のアナログ入力を
安価にＡ−Ｄ変換することができるという効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図のＡ−Ｄコンバータ２０の内部ブロック図、第３
図は第１図における各信号の関係を示したタイミング図
、第４図は本発明の第２の実施例のブロック図、第５図
は第４図のＡ−Ｄコンバータ２０ａの内部ブロック図、
第６図は本発明の第３の実施例のブロック図、第７図は
フロッピーディスク上に記録されたデータ領域とサーボ
バタン領域の模式図である。 １０・・・・・・中央処理装置、１１．６１〜６４・・
団・アナログ入力端子、１２〜１５・・・・・・サンプ
ル・ホールド装置、１６〜１９・・・・・・トランスフ
アゲ−）、２０．２０ａ・・・・・・Ａ−Ｄコンバータ
、２１・・・・・・変換結果レジスタ、２２・・・・・
・タイマ、２３・・・・・・タイマレジスタ、２４・・
・・・・ダウンカウンタ、２５゜２５ａ・・・・・・タ
イマ出力制御部、２６・・・・・・内部バス、２７・・
・・・・基準電圧入力端子、２８・・・・・・トリガ端
子、３１．５１〜５４・・・・・・コツパレータ、３２
・・・・・・逐次近似Ｉ／レジスタ３３・・・・・・比
較電圧発生回路、３４・・・・・・タイミング制御回路
、４０・・・・・・変換路ｆ信号、４１〜４４・・・・
・・セレクタ信号、４５〜４８，５０・・・・・サンプ
ル信号、４９・・・・・・サンプル終了信号、５５・・
・・・・転送信号、５６・・・・・・比較電圧、７０・
・・・・・−・・ラド、７１〜７４．８１〜８４・・・
・・・データトラック、７５〜７８・・・・・・サーボ
バタン。 代理人 弁理士 内 原 晋
第１図のＡ−Ｄコンバータ２０の内部ブロック図、第３
図は第１図における各信号の関係を示したタイミング図
、第４図は本発明の第２の実施例のブロック図、第５図
は第４図のＡ−Ｄコンバータ２０ａの内部ブロック図、
第６図は本発明の第３の実施例のブロック図、第７図は
フロッピーディスク上に記録されたデータ領域とサーボ
バタン領域の模式図である。 １０・・・・・・中央処理装置、１１．６１〜６４・・
団・アナログ入力端子、１２〜１５・・・・・・サンプ
ル・ホールド装置、１６〜１９・・・・・・トランスフ
アゲ−）、２０．２０ａ・・・・・・Ａ−Ｄコンバータ
、２１・・・・・・変換結果レジスタ、２２・・・・・
・タイマ、２３・・・・・・タイマレジスタ、２４・・
・・・・ダウンカウンタ、２５゜２５ａ・・・・・・タ
イマ出力制御部、２６・・・・・・内部バス、２７・・
・・・・基準電圧入力端子、２８・・・・・・トリガ端
子、３１．５１〜５４・・・・・・コツパレータ、３２
・・・・・・逐次近似Ｉ／レジスタ３３・・・・・・比
較電圧発生回路、３４・・・・・・タイミング制御回路
、４０・・・・・・変換路ｆ信号、４１〜４４・・・・
・・セレクタ信号、４５〜４８，５０・・・・・サンプ
ル信号、４９・・・・・・サンプル終了信号、５５・・
・・・・転送信号、５６・・・・・・比較電圧、７０・
・・・・・−・・ラド、７１〜７４．８１〜８４・・・
・・・データトラック、７５〜７８・・・・・・サーボ
バタン。 代理人 弁理士 内 原 晋
Claims (5)
- （１）同一半導体基板上に入力されたアナログ電圧をデ
ィジタル信号に変換するＡ−Ｄ変換装置を内蔵するマイ
クロコンピュータにおいて、前記アナログ電圧をサンプ
ル・ホールドする複数のサンプル・ホールド装置と、こ
れらサンプル・ホールド装置に前記アナログ電圧のサン
プリングタイミングを制御するタイミング発生手段と、
このタイミング発生手段を初期化する同期手段とを備え
ることを特徴とするマイクロコンピュータ。 - （２）Ａ−Ｄ変換装置が複数のサンプル・ホールド装置
に保持したアナログ出力を順次選択してＡ−Ｄ変換する
ものである請求項（１）記載のマイクロコンピュータ。 - （３）Ａ−Ｄ変換装置が逐次比較方式をとり複数のサン
プル・ホールド装置のアナログ出力に対応して複数のコ
ンパレータを有し、これらコンパレータの論理出力を順
次選択してＡ−Ｄ変換するものである請求項（１）記載
のマイクロコンピュータ。 - （４）タイミング発生手段が同期手段により初期化され
所定の間隔で同一のアナログ入力端子より印加されるア
ナログ電圧を複数のサンプル・ホールド装置へ順次サン
プリング指定するものである請求項（１）記載のマイク
ロコンピュータ。 - （５）タイミング発生手段が同期手段により初期化され
複数のサンプル・ホールド装置へ対応して設定される複
数のアナログ入力端子より印加されるアナログ電圧を前
記各サンプル・ホールド装置へ同一のサンプルタイミン
グ指定するものである請求項（１）記載のマイクロコン
ピュータ。。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-309292 | 1988-12-06 | ||
| JP30929288 | 1988-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02255992A true JPH02255992A (ja) | 1990-10-16 |
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