JPS6111771Y2 - - Google Patents

Description

【考案の詳細な説明】 本案はシーケンス制御装置の出力回路に係り故
障検出機能を備えたシーケンス制御装置の出力チ
エツク回路に関する。

論理演算専用のシーケンス制御装置には、シー
ケンス制御装置の出力を増幅し、制御対象の中の
要素、たとえばリレー、バルブなどの中の所定の
ものを駆動するための出力回路が付属する。この
部分は多くの場合、シーケンス制御装置自身より
大きな規模になり、したがつて故障率も高い。と
ころが、従来のシーケンス制御装置の出力回路に
は故障検出の有効な方法が無く、信頼性向上を図
る際の障害になつていた。また、同じ出力回路を
並列に用い、出力を比較する方法も試みられてい
るが、装置の規模が大きくなるのは避けられな
い。

本案の目的は上記した従来装置の欠点を無く
し、わずかな回路の追加で、シーケンス制御装置
の出力回路の故障検出を可能にすることにある。

本案においては、出力信号をレベル変換してか
ら出力番地に応じて選択し、これとシーケンス制
御装置の出力を比較し、両者が不一致になつたこ
とにより、故障を検出する。

次に、第１図のブロツク図により本案の一実施
例について説明する。第１図で１はシーケンス制
御装置であり、これ以外の部分は出力回路の一つ
を示す。

シーケンス制御装置は入出力バスを持つてお
り、これに入出力回路が接続される。入出力バス
は入出力回路の選択を行なう番地、データの出力
のタイミングを示す同期信号、出力、入力の４種
類の信号から成つている。

第１図は出力回路の一つの単位、たとえばプリ
ント板１枚分を示すもので複数の出力を発生して
いる。本実施例では番地は12ビツト、出力回路の
点数は32点とする。

２は一致半定回路で番地の上位８ビツトの信号
をデータ設定スイツチ３の信号と比較し、両者が
一致したときに出力を発生する。この出力は同期
信号とともに、NAND回路４に加えられる。５は
デコーダで、番地の下位４ビツトをデコードした
ものと、Ｅ端子に加えられたNAND回路４の出力
の論理和が出力になる。この出力はＤフリツプフ
ロツプ６のクロツク端子に加えられる。Ｄフリツ
プフロツプ６のデータ端子には入出力バスの出力
が加えられる。Ｄフリツプフロツプの出力は増幅
回路７に加えられ、制御対象を駆動するに十分な
ものにして出力になる。この出力はレベル変換回
路８を通して、選択回路９に加えられる。選択回
路９のアドレス情報には番地の下位４ビツトが用
いられる。選択回路９の出力は比較回路１０に加
えられ、入出力バスの出力と比較される。比較回
路１０の出力はＤフリツプフロツプ１６のデータ
端子に加えられる。Ｄフリツプフロツプ１６のク
ロツク端子にはNAND回路４の出力信号が遅延回
路１１を介して入力される。

次に、第１図の回路の動作を説明する。データ
設定スイツチ３には、図に示した出力回路の番地
が設定されているので、一致判定回路２はこの出
力回路が選択された場合にのみ出力を生ずる。こ
の場合にはNAND回路に同期信号が生じ、デコー
ダ５を通し、この出力回路の中の選択された点に
対応する端子にのみ同期信号が発生し、Ｄフリツ
プフロツプ６のクロツクとして加えられる。した
がつて、入出力バスの出力は番地で指定される点
に対応するＤフリツプフロツプに書込まれ、これ
が増幅回路を通し、出力として制御対象に加えら
れる。この出力をレベル変換回路８を通して選択
回路９に加えるが、選択回路９のアドレスはデコ
ーダ５と共通になつているので、ここで選択され
た点と出力した点は同一である。したがつて、出
力が行なわれた直後には、入出力バスの出力を選
択回路９の出力は一致するはずである。そこで、
比較回路１０で両者を比較すれば、一致している
か否かで、デコーダ５、Ｄフリツプフロツプ６、
増幅回路７の故障の有無を判定できる。ただ、こ
れらの回路には遅れがあるので、出力が整定して
から判定を行なうため、遅延回路を通した同期信
号で比較動作を行なわしめ、その上でフリツプフ
ロツプ１６に記憶する。以上のようにして、Ｄフ
リツプフロツプの出力により故障の有無を判定で
きる。この場合には、出力回路のある単位毎に故
障の検出が可能である。

第２図は本案の別の実施例を示す図である。こ
の実施例では、故障検出を行なつている比較回路
１０、遅延回路１１、Ｄフリツプフロツプをまと
め、すべて出力回路を共通に監視できるようにす
る。このため、選択回路９の出力をバツフアゲー
ト１２を通して入出力バスの入力に接続する。こ
の場合、バツフアゲート１２のゲート信号は一致
判定回路２の出力を用い、選択された出力回路だ
けがゲートを開くようにする。この実施例では故
障検出回路を共通にできるため、ハードウエアが
削減される。

以上、本案の実施例について述べたが、本案を
用いた場合のハードウエア増加は出力回路全体の
15％程度であり、わずかな回路の追加で故障検出
ができるため、実用上の効果が極めて大きい。

【図面の簡単な説明】

第１図は本案の一実施例を示すブロツク図、第
２図は別の実施例を示すブロツク図である。 符号の説明、１……シーケンス制御装置、２…
…一致判定回路、３……データ設定スイツチ、４
……NAND回路、５……デコーダ、６……Ｄフリ
ツプフロツプ、７……増幅回路、８……レベル変
換回路、９……選択回路、１０……比較回路、１
１……遅延回路。

Claims (1)

1. 【実用新案登録請求の範囲】 シーケンス制御装置からのアドレス出力信号の
   うちあらかじめ定められた下位複数ビツトの信号
   によつて制御対象を選択し、複数ビツトの制御信
   号を出力するシーケンス制御装置の出力回路チエ
   ツクをおこなうものにおいて、 該出力回路の該複数ビツトの出力信号に対応し
   て該それぞれのビツト信号をレベル変換する複数
   のレベル変換回路８と、該レベル変換回路により
   レベル変換された信号から該制御対象を選択した
   該アドレス信号の下位複数ビツトの信号で当該制
   御対象の出力信号を選択する信号選択回路９と、
   該シーケンス制御装置からの同期信号をその一つ
   の入力信号として該制御対象の選択および該出力
   回路のチエツクのための同期信号を発生する
   NAND回路４と、該NAND回路の出力信号を入力
   信号としてあらかじめさだめられた時間だけ遅延
   させる遅延回路１１と、該シーケンス制御装置の
   出力信号と該信号選択回路の出力信号とを該遅延
   回路の出力信号を用いて同期比較をおこない不一
   致のとき出力信号発生する比較回路１０と、該比
   較回路の出力信号を該遅延回路の出力信号に同期
   して入力するフリツプフロツプ１６と、を具備
   し、該出力回路のチエツクをおこなうことを特徴
   とするシーケンス制御装置の出力チエツク回路。