JPH0629844A

JPH0629844A - Ａ／ｄ変換器

Info

Publication number: JPH0629844A
Application number: JP18099192A
Authority: JP
Inventors: Masao Ito; 正雄伊藤; Takahiro Miki; 隆博三木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-08
Filing date: 1992-07-08
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】望ましくは集積度を損ねることなく、Ａ／Ｄ
変換速度の向上を図ったＡ／Ｄ変換器を得る。【構成】判定回路ＪＧは、第１のアナログ電圧比較結
果及び第２のアナログ電圧比較結果を交互にＴ／２周期
でとりこみ、第１のアナログ電圧比較結果に基づく第１
の制御信号と第２のアナログ電圧比較結果に基づく第２
の制御信号とをエンコーダＥＮに出力する。エンコーダ
ＥＮは第１の制御信号に基づく第１のディジタル信号と
第２の制御信号に基づく第２のディジタル信号とを交互
にマルチプレクサ３０に出力する。マルチプセクサ３０
は、第１のディジタル信号と第２のディジタル信号のう
ち、一方のディジタル信号を選択し外部ディジタル信号
ＤＡＴＡとして出力する。【効果】Ａ／Ｄ変換器の向上を図ることができ、集積
度を損ねない構成も実現可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、Ａ／Ｄ変換器に関す
るもので、特にその回路規模を他の回路規模によって制
限されるエンコード回路に関するものである。

【０００２】

【従来の技術】一般にＡ／Ｄ変換器は、アナログ入力電
圧と参照電圧発生回路から発生される複数のアナログ電
圧の各々とを比較回路において比較し、そのアナログ電
圧比較結果該判定回路およびエンコード回路へ入力する
ことにより、ディジタル化を行なう。

【０００３】図９は、例えば２ビットのディジタルコー
ドを扱う従来のＡ／Ｄ変換器に用いられる、判定回路お
よびエンコード回路の回路構成および素子の配置構成例
を示す説明図である。図１０及び図１１は、図９で示し
たＡ／Ｄ変換器における各種信号の出力のタイミングを
示した波形図であり、図１０は制御信号の出力タイミン
グを示し、図１１はディジタル出力信号の立ち上がり及
び立ち下がり波形を示している。

【０００４】図９に示すように、判定回路Ｊにおける第
１の要素回路ＪＤＧｉ（ｉ＝１〜４）のＹ方向（矢印方
向）の長さＬJ と、エンコード回路Ｅにおける第２の要
素回路ＥＮＣｊ（ｊ＝１〜４）のＹ方向（矢印方向）の
長さＬE が等しくなるように、各第２の要素回路ＥＮＣ
ｊ（ｊ＝１〜４）内に４つのトランジスタＴｎjn、Ｔｐ
jn（ｎ＝０、１）が配置されている。

【０００５】図９において、判定回路Ｊの第１の要素回
路ＪＤＧ１〜ＪＤＧ４からそれぞれ出力される制御信号
Ｓ11、Ｓ10、Ｓ01、Ｓ00は各々の内何れかが“１”とな
り、その他は“０”となる信号であり、図１０に示した
タイミングに従って周期Ｔで順次出力される。反転制御
信号バーＳ11、バーＳ10、バーＳ01、バーＳ00は各々制
御信号Ｓ11、Ｓ10、Ｓ01、Ｓ00と相補的な信号である。

【０００６】制御信号Ｓ11および反転制御信号バーＳ11
は各々判定回路Ｊにおける要素回路ＪＤＧ１より出力さ
れ、反転制御信号バーＳ11はエンコード回路Ｅの要素回
路ＥＮＣ１内に配置されたＰチャネル型ＭＯＳ構造トラ
ンジスタ（以下、Ｐチャネルトランジスタと称す）Ｔｐ
11およびＴｐ10の各々ゲートに印加される。

【０００７】制御信号Ｓ10および反転制御信号バーＳ10
は各々判定回路Ｊにおける要素回路ＪＤＧ２より出力さ
れ、制御信号Ｓ10はエンコード回路Ｅの要素回路ＥＮＣ
２内に配置されたＮチャネル型ＭＯＳ構造トランジスタ
（以下、Ｎチャネルトランジスタと称す）Ｔｎ20のゲー
トに印加され、反転制御信号バーＳ10はＰチャネルトラ
ンジスタＴｐ21のゲートに印加される。

【０００８】制御信号Ｓ01および反転制御信号バーＳ01
は各々判定回路Ｊにおける要素回路ＪＤＧ３より出力さ
れ、制御信号Ｓ01はエンコード回路Ｅの要素回路ＥＮＣ
３内に配置されたＮチャネルトランジスタＴｎ31のゲー
トに印加され、反転制御信号バーＳ01はＰチャネルトラ
ンジスタＴｐ30のゲートに印加される。

【０００９】制御信号Ｓ00および反転制御信号バーＳ00
は各々判定回路Ｊにおける要素回路ＪＤＧ４より出力さ
れ、制御信号Ｓ00はエンコード回路Ｅにおける要素回路
ＥＮＣ４内に配置されたＮチャネルトランジスタＴｎ41
およびＴｎ40のゲートに印加される。

【００１０】ＰチャネルトランジスタＴｐ10、Ｔｐ11の
各々のソース（Ｓ）は電源電圧Ｖ_DDに接続され、Ｐチャ
ネルトランジスタＴｐ10のドレイン（Ｄ）は配線Ｃ０に
接続され、ＰチャネルトランジスタＴｐ11のドレインは
配線Ｃ１に接続される。ＰチャネルトランジスタＴｐ21
のソースは電源電圧Ｖ_DDに接続され、ドレインは配線Ｃ
１に接続される。ＮチャネルトランジスタＴｎ20のソー
スは接地電圧ＧＮＤに接続され、ドレインは配線Ｃ０に
接続される。ＮチャネルトランジスタＴｎ31のソースは
接地電圧ＧＮＤに接続され、ドレインは配線Ｃ１に接続
される。ＰチャネルトランジスタＴｐ30のソースは電源
電圧Ｖ_DDに接続され、ドレインは配線Ｃ０に接続され
る。ＮチャネルトランジスタＴｎ40、Ｔｎ41の各々のソ
ースは接地電圧ＧＮＤに接続され、Ｎチャネルトランジ
スタＴｎ40のドレインは配線Ｃ０に接続され、Ｎチャネ
ルトランジスタＴｎ41のドレインは配線Ｃ１に接続され
る。

【００１１】配線Ｃ０はエンコード回路Ｅの出力端Ｎ0
に接続され、配線Ｃ１はエンコード回路の出力端Ｎ1 に
接続される。そして、出力端Ｎ0 より得られる論理信号
（“０”，“１”）が第０ビットのディジタル信号とさ
れ、出力端Ｎ1 より得られる論理信号が第１ビットのデ
ィジタル信号とされる。つまり、出力端Ｎ0 及びＮ1よ
り、Ａ／Ｄ変換された２ビットのディジタルコードを得
ることができる。

【００１２】ＮチャネルトランジスタＴｎ10、Ｔｎ11、
Ｔｎ21、Ｔｎ30、ＰチャネルトランジスタＴｐ20、Ｔｐ
31、Ｔｐ40、Ｔｐ41の各々はエンコード回路Ｅの動作に
は寄与しない。

【００１３】このような構成のＡ／Ｄ変換器のＡ／Ｄ変
換動作の一部であるエンコード動作を説明する。制御信
号Ｓ11が“１”、かつ、その他の制御信号が“０”の場
合（反転制御信号バーＳ11が“０”、かつ、その他の反
転制御信号が“１”となる）は、配線Ｃ０にドレインが
接続されるトランジスタのうち、Ｐチャネルトランジス
タＴｐ10のみがオンするとともに、配線Ｃ１にドレイン
が接続されるトランジスタのうち、Ｐチャネルトランジ
スタＴｐ11のみがオン状態となる。その結果、配線Ｃ０
およびＣ１には各々電源電圧Ｖ_DDが印加され、出力端Ｎ
0 より得られる第０ビットディジタル信号が“１”とな
り、出力端Ｎ1 より得られる第１ビットディジタル信号
が“１”となるため、ディジタルコード“１１”が出力
されたことに相当する。

【００１４】制御信号Ｓ10が“１”、かつ、その他の制
御信号が“０”の場合（反転制御信号バーＳ10が
“０”、かつ、その他の反転制御信号が“１”となる）
は、配線Ｃ０及びＣ１に接続されるトランジスタのう
ち、ＮチャネルトランジスタＴｎ20およびＰチャネルト
ランジスタＴｐ21のみが各々オン状態となる。その結
果、配線Ｃ０には接地電圧ＧＮＤが印加され、配線Ｃ１
には電源電圧Ｖ_DDが印加されるため、ディジタルコード
“１０”が出力されたことに相当する。

【００１５】制御信号Ｓ01が“１”、かつ、その他の制
御信号が“０”の場合（反転制御信号バーＳ01が
“０”、かつ、その他の反転制御信号が“１”となる）
は、配線Ｃ０及びＣ１に接続されるトランジスタのう
ち、ＰチャネルトランジスタＴｐ30およびＮチャネルト
ランジスタＴｎ31のみがオン状態となる。その結果、配
線Ｃ０には電源電圧Ｖ_DDが印加され、配線Ｃ１には接地
電圧ＧＮＤが印加されるため、ディジタルコード“０
１”が出力されたことに相当する。

【００１６】制御信号Ｓ00が“１”、かつ、その他の制
御信号が“０”の場合（反転制御信号バーＳ00が
“０”、かつ、その他の反転制御信号が“１”となる）
は、配線Ｃ０及びＣ１に接続されるトランジスタのう
ち、ＮチャネルトランジスタＴｎ40およびＴｎ41のみが
各々オン状態となる。その結果、配線Ｃ０およびＣ１に
は各々接地電圧ＧＮＤが印加されるため、ディジタルコ
ード“００”が出力されたことに相当する。

【００１７】以上の動作において、図１０に示したエン
コード回路Ｅの出力の周期Ｔは、配線Ｃ０およびＣ１に
印加された接地電圧ＧＮＤあるいは電源電圧Ｖ_DDが十分
に安定した電位になるまでに必要な時間ＴＳ（図１１参
照）より短くすることはできない。

【００１８】前述したように、Ｎチャネルトランジスタ
Ｔｎ10、Ｔｎ11、Ｔｎ21、Ｔｎ30、Ｐチャネルトランジ
スタＴｐ20、Ｔｐ31、Ｔｐ40、Ｔｐ41の各々はエンコー
ド回路Ｅの動作には寄与しない不要なトランジスタであ
るため、エンコード回路Ｅにおける各々の要素回路ＥＮ
Ｃｉ（ｉ＝１〜４）内に配置する必要はなく、実際は上
記した不要なトランジスタを配置させない場合もある。

【００１９】しかしながら、判定回路Ｊにおける第１の
要素回路ＪＤＧｉ（ｉ＝１〜４）の第１のＹ方向の長さ
ＬJ によって、エンコード回路Ｅにおける要素回路ＥＮ
Ｃｊ（ｊ＝１〜４）の第２のＹ方向の長さＬE が制限さ
れるため、不要なトランジスタを除去することにより、
第２の長さＬE を第１の長さＬJ よ小さくしても、Ａ／
Ｄ変換器の集積度の向上が期待できない。したがって、
不要なトランジスタを配置しない場合においても第２の
要素回路ＪＤＧｉ（ｉ＝１〜４）内には不要なトランジ
スタの形成領域に相当する領域が空き領域として残され
る。

【００２０】図１２は、２ビットのディジタルコードを
扱う従来の他のＡ／Ｄ変換器に用いられる、判定回路お
よびエンコード回路における回路構成および素子の配置
構成の他の一例を示す説明図である。また、図１３は制
御クロックφPRE のタイミングを示す波形図であり、図
１４は出力信号の立ち上がり及び立ち下がり波形を示す
波形図である。

【００２１】図１２に示すように、判定回路Ｊにおける
第１の要素回路ＪＤＧｉ（ｉ＝１〜４）のＹ方向（矢印
方向）の長さＬJ とエンコード回路Ｅ２における第２の
要素回路ＥＮＣｊ（ｊ＝１〜４）のＹ方向（矢印方向）
の長さＬE が等しくなるように、各第２の要素回路ＥＮ
Ｃｊ（ｊ＝１〜４）内に２つのＮチャネルトランジスタ
Ｔｎjn（ｎ＝０、１）が配置されている。

【００２２】図１２において、第１の要素回路ＪＤＧ１
〜ＪＤＧ４からそれぞれ出力される制御信号Ｓ11、Ｓ1
0、Ｓ01、Ｓ00は、図１３に示した制御クロックφPRE
が“Ｈ”の期間で各々の内何れかが“１”となり、その
他は“０”となる信号で、制御クロックφPRE が“Ｌ”
の期間は全て“０”となる信号である。また、反転制御
信号バーＳ11、バーＳ10、バーＳ01、バーＳ00は各々制
御信号Ｓ11、Ｓ10、Ｓ01、Ｓ00と相補的な信号である。

【００２３】制御信号Ｓ11および反転制御信号バーＳ11
は各々判定回路Ｊにおける要素回路ＪＤＧ１より出力さ
れるが何れのトランジスタにも印加されない。制御信号
Ｓ10および反転制御信号バーＳ10は各々判定回路Ｊにお
ける要素回路ＪＤＧ２より出力され、制御信号Ｓ10はエ
ンコード回路Ｅ２の要素回路ＥＮＣ２内に配置されたＮ
チャネルトランジスタＴｎ20のゲートに印加される。制
御信号Ｓ01および反転制御信号バーＳ01は各々判定回路
Ｊにおける要素回路ＪＤＧ３より出力され、制御信号Ｓ
01はエンコード回路Ｅ２の要素回路ＥＣ３内に配置され
たＮチャネルトランジスタＴｎ31のゲートに印加され
る。制御信号Ｓ00および反転制御信号バーＳ00は各々判
定回路Ｊにおける要素回路ＪＤＧ４より出力され、制御
信号Ｓ00はエンコード回路Ｅ２における要素回路ＥＮＣ
４内に配置されたＮチャネルトランジスタＴｎ41および
Ｔｎ40のゲートに印加される。

【００２４】ＮチャネルトランジスタＴｎ20のソースは
接地電圧ＧＮＤに接続され、ドレインは配線Ｃ０に接続
される。ＮチャネルトランジスタＴｎ31のソースは接地
電圧ＧＮＤに接続され、ドレインは配線Ｃ１に接続され
る。ＮチャネルトランジスタＴｎ40のソースは接地電圧
ＧＮＤに接続され、配線Ｃ０に接続され、Ｎチャネルト
ランジスタＴｎ41のソースは接地電圧ＧＮＤに接続さ
れ、ドレインは配線Ｃ１接続される。なお、Ｎチャネル
トランジスタＴｎ10、Ｔｎ11、Ｔｎ21、Ｔｎ30はエンコ
ード回路の動作には寄与しない不要なトランジスタであ
る。

【００２５】また、判定回路Ｊに対応しないエンコード
回路Ｅ２内の領域にＰチャネルトランジスタＴＰ１及び
ＴＰ２が別途配置される。ＰチャネルトランジスタＴＰ
１のソース（Ｓ）は電源電圧Ｖ_DDに接続され、ドレイン
（Ｄ）は配線Ｃ１に接続され、ゲートには制御クロック
φPRE が印加され動作状態が制御される。Ｐチャネルト
ランジスタＴＰ０のソースは電源電圧Ｖ_DDに接続され、
ドレインは配線Ｃ０に接続され、ゲートには制御ロック
φPRE が印加され動作状態が制御される。

【００２６】配線Ｃ０はエンコード回路Ｅの出力端Ｎ0
に接続され、配線Ｃ１はエンコード回路の出力端Ｎ1 に
接続される。そして、出力端Ｎ0 より得られる論理信号
が第０ビットのディジタル信号とされ、出力端Ｎ1 より
得られる論理信号が第１ビットのディジタル信号とされ
る。つまり、出力端Ｎ1 及びＮ2 より２ビットのディジ
タルコードが出力される。

【００２７】このような構成のＡ／Ｄ変換器のＡ／Ｄ変
換動作の一部であるエンコード動作を説明する。

【００２８】まず、制御クロックφPRE が“Ｌ”の期間
にＰチャネルトランジスタＴＰ０およびＴＰ１がオン状
態となり、配線Ｃ０およびＣ１には電源電圧Ｖ_DDが印加
される。つまり、初期設定として配線Ｃ０及びＣ１を共
にＨレベルに充電する。

【００２９】初期設定終了後、制御クロックφPRE が
“Ｈ”の期間（ＰチャネルトランジスタＴＰ０およびＴ
Ｐ１がオフ状態）において、制御信号Ｓ11が“１”、か
つ、その他の制御信号が“０”の場合、配線Ｃ０及びＣ
１に接続されたＮチャネルトランジスタはすべてオフす
る。その結果、配線Ｃ０およびＣ１には各々電源電圧Ｖ
_DDが印加された状態が保持されるため、出力端Ｎ0 より
得られる第０ビットディジタル信号が“１”となり、出
力端Ｎ1 より得られる第１ビットディジタル信号が
“１”となり、ディジタルコード“１１”が出力された
ことに相当する。

【００３０】また、初期設定終了後、制御クロックφPR
E が“Ｈ”の期間において、制御信号Ｓ10が“１”、か
つ、その他の制御信号が“０”の場合、配線Ｃ０及びＣ
１に接続されたトランジスタのうち、Ｎチャネルトラン
ジスタＴｎ20のみがオン状態となる。その結果、配線Ｃ
０には接地電圧ＧＮＤが印加され、配線Ｃ１には電源電
圧Ｖ_DDが印加された状態が保持されるため、ディジタル
コード“１０”が出力されたことに相当する。

【００３１】初期設定終了後、制御クロックφPRE が
“Ｈ”の期間において、制御信号Ｓ01が“１”、かつ、
その他の制御信号が“０”の場合、配線Ｃ０及びＣ１に
接続されたＮチャネルトランジスタのうち、Ｎチャネル
トランジスタＴｎ31のみがオン状態となる。その結果、
配線Ｃ０には電源電圧Ｖ_DDが印加された状態が保持さ
れ、配線Ｃ１には接地電圧ＧＮＤが印加されるため、デ
ィジタルコード“０１”が出力されたことに相当する。

【００３２】初期設定終了後、制御クロックφPRE が
“Ｈ”の期間において、制御信号Ｓ00が“１”、かつ、
その他の制御信号が“０”の場合、配線Ｃ０及びＣ１に
接続されたＮチャネルトランジスタのうち、Ｎチャネル
トランジスタＴｎ40及びＴｎ41がオン状態となる。その
結果、配線Ｃ０及び配線Ｃ１には接地電圧ＧＮＤが印加
されるため、ディジタルコード“００”が出力されたこ
とに相当する。

【００３３】以上の動作において、図１３に示した制御
クロックφPRE の“Ｈ”の期間ＴＨは、配線Ｃ０および
Ｃ１に印加された接地電圧ＧＮＤが充分に安定した電位
になるまでに必要な時間ＴＳ（図１４参照）より短くす
ることはできない。また、制御クロックφPRE の“Ｌ”
の期間ＴＬは、配線Ｃ０およびＣ１に印加された電源電
圧Ｖ_DDが充分に安定した電位になるまでに必要な時間Ｔ
Ｓ′（図１４参照）より短くすることはできない。その
ため、エンコード回路Ｅ２の出力信号の周期ＴＴは、Ｔ
ＳとＴＳ′を足し合わせた時間よりも短くすることはで
きない。

【００３４】前述したように、Ｎチャネルトランジスタ
Ｔｎ10、Ｔｎ11、Ｔｎ21、Ｔｎ30はの各々はエンコード
回路Ｅ２の動作には寄与しない不要なトランジスタであ
るため、エンコード回路Ｅ２における各々の要素回路Ｅ
ＮＣｉ（ｉ＝１〜４）内に配置する必要はなく、実際は
不要なトランジスタを配置させない場合もある。

【００３５】しかしながら、判定回路Ｊにおける第１の
要素回路ＪＤＧｉ（ｉ＝１〜４）の第１のＹ方向の長さ
ＬJ によって、判定回路Ｊにおける要素回路ＥＮＣｉ
（ｉ＝１〜４）の第２のＹ方向の長さＬE が制限される
ため、不要なトランジスタを除去することにより、第２
の長さＬE を第１の長さＬJ より小さくしても、Ａ／Ｄ
変換器の集積度の向上が期待できない。したがって、不
要なトランジスタを配置しない場合においても第２の要
素回路ＪＤＧｉ（ｉ＝１〜４）内には不要なトランジス
タの形成領域に相当する領域が空き領域として残され
る。

【００３６】

【発明が解決しようとする課題】以上説明したように、
従来のエンコード回路では、制御信号Ｓ11、Ｓ10、Ｓ0
1、Ｓ00を出力するタイミングの周期Ｔ（ＴＴ）が、配
線Ｃ０およびＣ１へ電源電圧Ｖ_DD、あるいは接地電圧Ｇ
ＮＤを印加する際、印加した電圧が安定するまでに必要
な時間を考慮して設定する必要があるため、該エンコー
ド回路を用いたＡ／Ｄ変換器のＡ／Ｄ変換動作速度の向
上を阻害するという問題点があった。

【００３７】この発明は上記のような問題点を解決する
ためになされたもので、望ましくは集積度を損ねること
なく、Ａ／Ｄ変換速度の向上を図ったＡ／Ｄ変換器を得
ることを目的とする。

【００３８】

【課題を解決するための手段】この発明にかかる請求項
１記載のＡ／Ｄ変換器は、入力アナログ電圧と参照電圧
との比較結果であるアナログ電圧比較結果を順次付与す
るアナログ電圧比較手段と、前記アナログ電圧比較結果
を受け、該アナログ電圧比較結果に基づき、第１の制御
信号あるいは第２の制御信号を交互に順次出力する判定
手段と、前記第１及び第２の制御信号を受け、該第１の
制御信号に基づき第１のディジタル信号を出力するとと
もに、前記第２の制御信号に基づき、前記第１のディジ
タル信号と出力時間にズレがある第２のディジタル信号
を出力するエンコード手段と、前記第１及び第２のディ
ジタル信号を受け、前記第１及び第２のディジタル信号
のうち一方のディジタル信号を選択し、出力ディジタル
信号として出力するスイッチング手段とを備えて構成さ
れる。

【００３９】加えて、この発明にかかる請求項２記載の
Ａ／Ｄ変換器における前記エンコード手段は、前記判定
手段の形成面積に対応して決定されるエンコード領域内
に形成され、前記第１の制御信号に基づき前記第１のデ
ィジタル信号を出力する第１のエンコード部と、前記エ
ンコード領域内の空き領域に形成され、前記第２の制御
信号に基づき前記第２のディジタル信号を出力する第２
のエンコード部とを備える。

【００４０】

【作用】この発明の請求項１記載のＡ／Ｄ変換器におけ
る判定手段は、アナログ電圧比較結果に基づき、第１の
制御信号あるいは第２の制御信号を交互に順次出力し、
エンコード手段は、第１の制御信号に基づき第１のディ
ジタル信号を出力するとともに、第２の制御信号に基づ
き、第１のディジタル信号と出力時間にズレがある第２
のディジタル信号を出力する。

【００４１】ところで、第１及び第２のディジタル信号
はそれぞれ、第１及び第２の制御信号を受けてから、Ｈ
レベルからＬレベルへの立ち下がり及びＬレベルからＨ
レベルへの立ち上がりに所定の時間を有するため、第１
及び第２のディジタル信号が論理的に確定するまでの時
間を確保すべく、第１及び第２のディジタル信号の出力
時間は前記所定の時間以上に設定する必要がある。

【００４２】そこで、スイッチング手段により、出力時
間にズレがある第１及び第２のディジタル信号を論理的
に確定した順に適宜選択することにより、論理的に確定
した出力ディジタル信号を前記所定時間未満の期間内に
１回の割合で出力することができる。

【００４３】さらに、この発明の請求項２記載のＡ／Ｄ
変換器のエンコード手段における第２のエンコード部
は、判定手段の形成面積に対応して決定されるエンコー
ド領域内の空き領域に形成され、第２の制御信号に基づ
き第２のディジタル信号を出力するため、第２のエンコ
ード部を形成することにより、エンコード手段の集積度
が損なわれることはない。

【００４４】

【実施例】図１はこの発明の第１の実施例であるＡ／Ｄ
変換器の構成を示す説明図である。同図に示すように、
アナログ入力ＶＩＮは第１の比較回路１１及び第２の比
較回路それぞれ内の全コンパレータＣＰ１及びＣＰ２の
一方入力として取り込まれる。

【００４５】第１の比較回路１１の各コンパレータＣＰ
１の他方入力には、参照電圧発生回路２１の電源Ｖ_DDを
抵抗分割することにより得られる複数の参照電圧Ｖref
１がそれぞれ付与され、第２の比較回路１２の各コンパ
レータＣＰ２の他方入力には、参照電圧発生回路２２よ
り、電源電圧Ｖ_DDを抵抗分割することにより得られる複
数の参照電圧Ｖref ２がそれぞれ付与される。

【００４６】第１の比較回路２１は内部の複数のコンパ
レータＣＰ１の出力からなる第１のアナログ電圧比較結
果が出力され、第２の比較回路２２は内部の複数のコン
パレータＣＰ２の出力からなる第２のアナログ電圧比較
結果が出力される。

【００４７】判定回路ＪＧは、第１のアナログ電圧比較
結果及び第２のアナログ電圧比較結果を交互にＴ／２周
期でとりこみ、第１のアナログ電圧比較結果に基づく第
１の制御信号と第２のアナログ電圧比較結果に基づく第
２の制御信号とをエンコーダ（エンコード回路）ＥＮに
出力する。

【００４８】エンコーダＥＮは第１の制御信号に基づく
第１のディジタル信号と第２の制御信号に基づく第２の
ディジタル信号とを交互に、スイッチング手段であるマ
ルチプレクサ３０に出力する。マルチプセクサ３０は、
第１のディジタル信号と第２のディジタル信号のうち、
一方のディジタル信号を選択し外部ディジタル信号ＤＡ
ＴＡを出力する。

【００４９】図２はこの発明の第１の実施例であるＡ／
Ｄ変換器に設けられる、判定回路およびエンコード回路
における回路構成および素子の配置構成を示す説明図で
ある。なお、図２で示したＡ／Ｄ変換器は２ビットのデ
ィジタルコードを扱うＡ／Ｄ変換器に用いられる、判定
回路およびエンコード回路の一例を示している。また、
図３及び図４は、第１の実施例のＡ／Ｄ変換器における
各信号の出力のタイミングを示す図であり、図３は制御
信号の出力タイミングを示し、図４は出力信号の立ち上
がり及び立ち下がり波形示している。

【００５０】図２に示すように、判定回路ＪＧ１におけ
る第１の要素回路ＪＤＧｉ（ｉ＝１〜４）のＹ方向（矢
印方向）の長さＬJ と、エンコード回路ＥＮ１における
第２の要素回路ＥＮＣｊ（ｊ＝１〜４）のＹ方向（矢印
方向）の長さＬE が等しくなるように、各第２の要素回
路ＥＮＣｊ（ｊ＝１〜４）内に４つのトランジスタＴｎ
jn、Ｔｎjn（ｎ＝０、１）が配置されている。

【００５１】図２において、判定回路ＪＧ１の第１の要
素回路ＪＤＧ１〜ＪＤＧ４からそれぞれ出力される第１
の制御信号Ｓ11、Ｓ10、Ｓ01、Ｓ00は、第１のアナログ
電圧比較結果に基づき、各々の内何れかが“１”とな
り、その他は“０”となる信号であり、図３の(a) に示
したタイミングに従って周期Ｔの期間毎に順次出力され
る。第１の反転制御信号バーＳ11、バーＳ10、バーＳ0
1、バーＳ00は各々第１の制御信号Ｓ11、Ｓ10、Ｓ01、
Ｓ00と相補的な信号である。

【００５２】また、判定回路ＪＧ１の第１の要素回路Ｊ
ＤＧ１〜ＪＤＧ４からそれぞれ出力される第２の制御信
号Ｓ11′、Ｓ10′、Ｓ01′、Ｓ00′は、第２のアナログ
電圧比較結果に基づき、各々の内何れかが“１”とな
り、その他は“０”となる信号であり、図３の(b) に示
したタイミングに従って周期Ｔの期間出力される。第２
の反転制御信号バーＳ11′、バーＳ10′、バーＳ01′、
バーＳ00′は各々第２の制御信号Ｓ11′、Ｓ10′、Ｓ0
1′、Ｓ00′と相補的な信号である。

【００５３】第１の制御信号Ｓ11および第１の反転制御
信号バーＳ11、あるいは第２の制御信号Ｓ11′および第
２の反転制御信号バーＳ11′は各々判定回路ＪＧ１にお
ける要素回路ＪＤＧ１より出力され、第１の反転制御信
号バーＳ11はエンコード回路ＥＮ１の要素回路ＥＮＣ１
内に配置されたＰチャネルトランジスタＴｐ11およびＴ
ｐ10の各々のゲートに印加され、第２の制御信号Ｓ11′
はエンコード回路ＥＮ１の要素回路ＥＮＣ１内に配置さ
れたＮチャネルトランジスタＴｎ11およびＴｎ10のゲー
トに印加される。

【００５４】第１の制御信号Ｓ10および第１の反転制御
信号バーＳ10、あるいは第２の制御信号Ｓ10′および第
２の反転制御信号バーＳ10′は各々判定回路ＪＧ１にお
ける要素回路ＪＤＧ２より出力され、制御信号Ｓ10はエ
ンコード回路ＥＮ１の要素回路ＥＮＣ２内に配置された
ＮチャネルトランジスタＴｎ20のゲートに印加され、第
１の反転制御信号バーＳ10はＰチャネルトランジスタＴ
ｐ21のゲートに印加され、第２の制御信号Ｓ10′はＮチ
ャネルトランジスタＴｎ21のゲートに印加され、第２の
反転制御信号バーＳ10′はＰチャネルトランジスタＴｐ
20のゲートに印加される。

【００５５】第１の制御信号Ｓ01および第１の反転制御
信号バーＳ01、あるいは第２の制御信号Ｓ01′および第
２の反転制御信号バーＳ01′は各々判定回路ＪＧ１にお
ける要素回路ＪＤＧ３より出力され、制御信号Ｓ01はエ
ンコード回路ＥＮ１の要素回路ＥＮＣ３内に配置された
ＮチャネルトランジスタＴｎ31のゲートに印加され、第
１の反転制御信号バーＳ01はＰチャネルトランジスタＴ
ｐ30のゲートに印加され、第２の制御信号Ｓ01′はＮチ
ャネルトランジスタＴｎ30のゲートに印加され、第２の
反転制御信号バーＳ01′はＰチャネルトランジスタＴｐ
31のゲートに印加される。

【００５６】第１の制御信号Ｓ00および第１の反転制御
信号バーＳ00、あるいは第２の制御信号Ｓ00′および第
２の反転制御信号バーＳ00′は各々判定回路ＪＧ１にお
ける要素回路ＪＤＧ４より出力され、制御信号Ｓ00はエ
ンコード回路ＥＮ１における要素回路ＥＮＣ４内に配置
されたＮチャネルトランジスタＴｎ41およびＴｎ40のゲ
ートに印加され、第２の反転制御信号バーＳ00′はＰチ
ャネルトランジスタＴｐ41およびＴｐ40のゲートに印加
される。

【００５７】ＰチャネルトランジスタＴｐ10、Ｔｐ11の
各々のソース（Ｓ）は電源電圧Ｖ_DDに接続され、Ｐチャ
ネルトランジスタＴｐ10のドレイン（Ｄ）は配線Ｃ０に
接続され、ＰチャネルトランジスタＴｐ11のドレインは
配線Ｃ１に接続される。一方、Ｎチャネルトランジスタ
Ｔｎ10、Ｔｎ11の各々のソースは接地電圧ＧＮＤに接続
され、ＮチャネルトランジスタＴｎ10のドレインは配線
Ｃ０′に接続され、ＮチャネルトランジスタＴｎ11のド
レインは配線Ｃ１′に接続される。

【００５８】ＰチャネルトランジスタＴｐ21のソースは
電源電圧Ｖ_DDに接続され、ドレインは配線Ｃ１に接続さ
れる。ＮチャネルトランジスタＴｎ20のソースは接地電
圧ＧＮＤに接続され、ドレインは配線Ｃ０に接続され
る。一方、ＮチャネルトランジスタＴｎ21のソースは接
地電圧ＧＮＤに接続され、ドレインは配線Ｃ１′に接続
され、ＰチャネルトランジスタＴｐ20のソースは電源電
圧Ｖ_DDに接続され、ドレインは配線Ｃ０′に接続され
る。

【００５９】ＮチャネルトランジスタＴｎ31のソースは
接地電圧ＧＮＤに接続され、ドレインは配線Ｃ１に接続
される。ＰチャネルトランジスタＴｐ30のソースは電源
電圧Ｖ_DDに接続され、ドレインは配線Ｃ０に接続され
る。一方、ＰチャネルトランジスタＴｐ31のソースは電
源電圧Ｖ_DDに接続され、ドレインは配線Ｃ１′に接続さ
れ、ＮチャネルトランジスタＴｎ30のソースは接地電圧
ＧＮＤに接続され、ドレインは配線Ｃ０′に接続され
る。

【００６０】ＮチャネルトランジスタＴｎ40、Ｔｎ41の
各々ソースは接地電圧ＧＮＤに接続され、Ｎチャネルト
ランジスタＴｎ40のドレインは配線Ｃ０に接続され、Ｎ
チャネルトランジスタＴｎ41のドレインは配線Ｃ１に接
続される。一方、ＰチャネルトランジスタＴｐ40、Ｔｐ
41の各々ソースは電源電圧Ｖ_DDに接続され、Ｐチャネル
トランジスタＴｐ40のドレインは配線Ｃ０′に接続さ
れ、ＰチャネルトランジスタＴｐ41のドレインは配線Ｃ
１′に接続される。

【００６１】配線Ｃ０は制御クロックφSW（図示せず）
でそのオン／オフが制御されるスイッチ手段ＳＷ０の第
１の入力端子Ｎ01に接続され、一方、配線Ｃ０′はイン
バータＩＮＶを介して、スイッチ手段ＳＷ０の第２の入
力端子Ｎ02に接続される。スイッチ手段ＳＷ０の出力端
子ＮＳ０はエンコード回路ＥＮ１の出力端Ｎ0 に接続さ
れる。

【００６２】また、配線Ｃ１は制御クロックφSWでその
オン／オフが制御されるスイッチ手段ＳＷ１の第１の入
力端子Ｎ11に接続され、配線Ｃ１′はインバータＩＮＶ
を介して、スイッチ手段ＳＷ１の第２の入力端子Ｎ12に
接続され、スイッチ手段ＳＷ１の出力端子ＮＳ１はエン
コード回路の出力端Ｎ1 に接続される。

【００６３】このような構成の第１の実施例Ａ／Ｄ変換
器のエンコード動作を説明する。第１の制御信号Ｓ11が
“１”、かつ、その他の第１の制御信号Ｓ10、Ｓ01、Ｓ
00が“０”の場合（第１の反転制御信号バーＳ11が
“０”、かつ、その他の第１の反転制御信号バーＳ10、
バーＳ01、バーＳ00が“１”となる）、配線Ｃ０及びＣ
１に接続されるトランジスタのうち、Ｐチャネルトラン
ジスタＴｐ10およびＴｐ11のみがオン状態となる。その
結果、配線Ｃ０およびＣ１には各々電源電圧Ｖ_DDが印加
され、配線Ｃ０の出力端Ｎ01より得られる第０ビットデ
ィジタル信号が“１”となり、配線Ｃ１の出力端Ｎ11よ
り得られる第１ビットディジタル信号が“１”となるた
め、ディジタルコード“１１”が出力端Ｎ01及びＮ11に
出力されたことに相当する。

【００６４】一方、第２の制御信号Ｓ11′が“１”、か
つ、その他の第２の制御信号Ｓ10′、Ｓ01′、Ｓ00′が
“０”の場合（第２の反転制御信号バーＳ11′が
“０”、かつ、その他の第２の反転制御信号バーＳ1
0′、バーＳ01′、バーＳ00′が“１”となる）、配線
Ｃ０′及びＣ１′に接続されるトランジスタのうち、Ｎ
チャネルトランジスタＴｎ10およびＴｎ11のみがオン状
態となる。その結果、配線Ｃ０′およびＣ１′には各々
接地電圧ＧＮＤが印加され、各々がインバータＩＮＶで
反転されることにより、配線Ｃ０′の出力端Ｎ02より得
られる第０ビットディジタル信号が“１”となり、配線
Ｃ１′の出力端Ｎ12より得られる第１ビットディジタル
信号が“１”となるため、ディジタルコード“１１”が
出力端Ｎ02及びＮ12出力されたことに相当する。

【００６５】第１の制御信号Ｓ10が“１”、かつ、その
他の第１の制御信号Ｓ11、Ｓ01、Ｓ00が“０”の場合
（第２の反転制御信号バーＳ10′が“０”、かつ、その
他の第２の反転制御信号バーＳ11′、バーＳ01′、バー
Ｓ00′が“１”となる）は、配線Ｃ０及びＣ１に接続さ
れるトランジスタのうち、ＮチャネルトランジスタＴｎ
20およびＰチャネルトランジスタＴｐ21のみが各々オン
状態となる。その結果、配線Ｃ０には接地電圧ＧＮＤが
印加され、配線Ｃ１には電源電圧Ｖ_DDが印加されるた
め、ディジタルコード“１０”が出力端Ｎ01及びＮ11に
出力されたことに相当する。

【００６６】一方、第２の制御信号Ｓ10′が“１”、か
つ、その他の第２の制御信号Ｓ11′、Ｓ01′、Ｓ00′が
“０”の場合（第２の反転制御信号バーＳ10′が
“０”、かつ、その他の第２の反転制御信号バーＳ1
1′、バーＳ01′、バーＳ00′が“１”となる）は、配
線Ｃ０′及びＣ１′に接続されるトランジスタのうち、
ＰチャネルトランジスタＴｐ20およびＮチャネルトラン
ジスタＴｎ21のみが各々オン状態となる。その結果、配
線Ｃ０′には電源電圧Ｖ_DDが印加され、インバータＩＮ
Ｖで反転されるとともに、配線Ｃ１′には接地電圧ＧＮ
Ｄが印加されインバータＩＮＶで反転されるため、ディ
ジタルコード“１０”が出力端Ｎ02及びＮ12に出力され
たことに相当する。

【００６７】第１の制御信号Ｓ01が“１”、かつ、その
他の第１の制御信号Ｓ11、Ｓ01、Ｓ00が“０”の場合
（第１の反転制御信号バーＳ10が“０”、かつ、その他
の第１の反転制御信号バーＳ11、バーＳ01、バーＳ00が
“１”となる）、配線Ｃ０及びＣ１に接続されるトラン
ジスタのうち、ＰチャネルトランジスタＴｐ30およびＮ
チャネルトランジスタＴｎ31がオン状態となる。その結
果、配線Ｃ０には電源電圧Ｖ_DDが印加され、配線Ｃ１に
は接地電圧ＧＮＤが印加されるため、ディジタルコード
“０１”が出力端Ｎ01及びＮ02に出力されたことに相当
する。

【００６８】第２の制御信号Ｓ01′が“１”、かつ、そ
の他の第２の制御信号Ｓ11′、Ｓ01′、Ｓ00′が“０”
の場合（第２の反転制御信号バーＳ01′が“０”、か
つ、その他の第２の反転制御信号バーＳ11′、バーＳ0
1′、バーＳ00′が“１”となる）、Ｎチャネルトラン
ジスタＴｎ30およびＰチャネルトランジスタＴｐ31がオ
ン状態となる。その結果、配線Ｃ０′には接地電圧ＧＮ
Ｄが印加されインバータＩＮＶで反転されて出力される
とともに、配線Ｃ１′には電源電圧ＧＮＤが印加されイ
ンバータＩＮＶで反転されて出力されるため、ディジタ
ルコード“０１”が出力端Ｎ12及びＮ02に出力されたこ
とに相当する。

【００６９】第１の制御信号Ｓ00が“１”、かつ、その
他の第１の制御信号Ｓ11、Ｓ10、Ｓ01が“０”の場合
（第１の反転制御信号バーＳ00が“０”、かつ、その他
の第１の反転制御信号バーＳ11、バーＳ10、バーＳ01が
“１”となる）、配線Ｃ０及びＣ１に接続されるトラン
ジスタのうち、ＮチャネルトランジスタＴｎ40およびＴ
ｎ41のみが各々オン状態となる。その結果、配線Ｃ０お
よびＣ１には各々接地電圧ＧＮＤが印加されるため、デ
ィジタルコード“００”が出力端Ｎ01及びＮ02に出力さ
れたことに相当する。

【００７０】第２の制御信号Ｓ00′が“１”、かつ、そ
の他の第２の制御信号Ｓ11′、Ｓ10′、Ｓ01′が“０”
の場合（第２の反転制御信号バーＳ00′が“０”、か
つ、その他の第２の反転制御信号バーＳ11′、バーＳ1
0′、バーＳ01′が“１”となる）は、配線Ｃ０′及び
Ｃ１に接続されるトランジスタのうち、Ｐチャネルトラ
ンジスタＴｐ40およびＴｐ41が各々オン状態となる。そ
の結果、配線Ｃ０′およびＣ１′には各々電源電圧Ｖ_DD
が印加されインバータＩＮＶで反転され出力されるた
め、ディジタルコード“００”が出力端Ｎ02及びＮ12に
出力されたことに相当する。

【００７１】以上に動作において、配線Ｃ０およびＣ１
から出力される第１出力の周期Ｔ１は、各々の配線に印
加された接地電圧ＧＮＤあるいは電源電圧Ｖ_DDが充分に
安定した電位になるまでに必要な信号レベル遷移時間Ｔ
Ｓ（図４参照）より短くすると、第１出力に正確な論理
出力が現れない可能性があるため、第１出力の周期Ｔ１
を信号レベル遷移時間ＴＳより短く設定することはでき
ない。同様に、配線Ｃ０′およびＣ１′から出力される
信号の第２出力の周期Ｔ２も、各々の配線に印加された
接地電圧ＧＮＤあるいは電源電圧Ｖ_DDが充分に安定した
電位になるまでに必要な信号レベル遷移時間ＴＳ（図４
参照）より短くすると、第２出力に正確な論理出力が現
れない可能性があるため、第２の出力の周期Ｔ２を信号
レベル遷移時間ＴＳより短くすることはできない。

【００７２】以上の制約を踏まえ、第１の実施例のＡ／
Ｄ変換器は、以下のようにＡ／Ｄ変換動作の一部である
エンコード動作を行う。

【００７３】前述したように、第１及び第２の比較回路
１１及び１２（図１参照）から交互に得られる第１及び
第２のアナログ電圧比較結果に基づき、判定回路ＪＧ１
は第１の制御信号と第２の制御信号とを交互に出力す
る。

【００７４】この際、第１の制御信号の周期Ｔ１と第２
の制御信号の周期Ｔ２とを、図３の(a) 及び(b) に示す
ように、共に期間Ｔに設定し、かつ、第２の制御信号の
位相を第１の制御信号よりＴ／２期間ずらす。

【００７５】その結果、図３の(c) 及び(d) に示すよう
に、ノードＮ01及びＮ11に現れる第１（ディジタル）出
力とノードＮ02及びＮ12に現れる第２（ディジタル）出
力がそれぞれＴ／２周期ずれて出力される。

【００７６】そして、スイッチＳＷ０のノードＮ01，Ｎ
02間の切り換え周期をＴ／２に設定し、第１出力の後半
Ｔ／２期間中に、ノードＮ01にスイッチＳＷ０を接続
し、第２出力の後半Ｔ／２期間中に、ノードＮ02にスイ
ッチＳＷ０を接続するように、制御クロックφSWをスイ
ッチＳＷ０に付与する。同様に、スイッチＳＷ１のノー
ドＮ11，Ｎ12間の切り換え周期をＴ／２に設定し、第１
出力の後半Ｔ／２期間中に、ノードＮ11にスイッチＳＷ
１を接続し、第２出力の後半Ｔ／２期間中に、ノードＮ
12にスイッチＳＷ１を接続するように、制御クロックφ
SWをスイッチＳＷ１に付与する。

【００７７】すると、図３の(e) に示すように、エンコ
ード回路ＥＮ１の出力端Ｎ0 およびＮ1 から出力される
信号は、Ｔ／２周期で、第１出力及び第２出力が交互に
現れる。

【００７８】したがって、周期Ｔの間に、出力端Ｎ0 お
よびＮ1 から得られる出力ディジタルデータとして、第
１出力及び第２出力と、２つのディジタルデータが得ら
れることになる。その結果、従来の２倍のＡ／Ｄ変換速
度が得られることになる。この際、第１出力及び第２出
力の出力端Ｎ0 及びＮ1 への出力期間は、Ｔ／２と短縮
されるが、双方とも、論理信号が確実に現れる第１及び
第２出力の後半のＴ／２期間が割当てられるため、全く
支障はない。

【００７９】そして、配線Ｃ０′及びＣ１′に接続され
るトランジスタは、従来、不要であったトランジスタを
有効利用することにより、新たに構成されるものは、配
線Ｃ０′及びＣ１′、インバータＩＮＶ並びにスイッチ
ＳＷ０及びＳＷ１で済ますことができるため、従来に比
べエンコード回路の集積度が損なわれることもない。ま
た、判定回路ＪＧ１は、第１及び第２の制御信号を出力
する構成にしても、集積度はさ程損われない。

【００８０】図５は、発明の第２の実施例であるＡ／Ｄ
変換器に用いられる、判定回路およびエンコード回路に
おける従来の回路および素子の配置の他の一例を示す構
成図である。なお、図５で示したＡ／Ｄ変換器は２ビッ
トのディジタルコードを扱うＡ／Ｄ変換器に用いられ
る、判定回路およびエンコード回路の一例を示してい
る。また、図６及び図７は、第２の実施例のＡ／Ｄ変換
器における各信号の出力タイミングを示す図であり、図
６は制御クロックφPRE 及び出力信号の出力タイミング
を示し、図７は出力信号の立ち上がり及び立ち下がり波
形示している。なお、第２の実施例のＡ／Ｄ変換器の全
体構成は図１で示した第１の実施例と同様であるため、
説明は省略する。

【００８１】図５に示すように、判定回路ＪＧ２におけ
る第１の要素回路ＪＤＧｉ（ｉ＝１〜４）のＹ方向の長
さＬJ とエンコード回路ＥＮ２における第２の要素回路
ＥＮＣｊ（ｊ＝１〜４）のＹ方向の長さＬE が等しくな
るように第２の要素回路ＥＮＣｊ（ｊ＝１〜４）内に２
つのＮチャネルトランジスタＴｎjn（ｎ＝０、１）が配
置されている。

【００８２】図５において、判定回路ＪＧ２の第１の要
素回路ＪＤＧ１〜ＪＤＧ４からそれぞれ出力される第１
の制御信号Ｓ11、Ｓ10、Ｓ01、Ｓ00は、図６に示した制
御クロックφPRE が“Ｈ”の期間で各々の内何れかが
“１”となり、その他は“０”となる信号であり、制御
クロックφPRE が“Ｌ”の期間は全て“０”となる信号
である。第１の反転制御信号バーＳ11、バーＳ10、バー
Ｓ01、バーＳ00は各々第１の制御信号Ｓ11、Ｓ10、Ｓ0
1、Ｓ00と相補的な信号である。

【００８３】判定回路ＪＧ２の第１の要素回路ＪＤＧ１
〜ＪＤＧ４からそれぞれ出力される第２の制御信号Ｓ1
1′、Ｓ10′、Ｓ01′、Ｓ00′は、図６に示した制御ク
ロックφPRE が“Ｈ”の期間で各々の内何れかが“１”
となり、その他は“０”となる信号であって、制御クロ
ックφPRE が“Ｌ”の期間は全て“０”となる信号であ
る。第２の反転制御信号Ｓ11′、Ｓ10′、Ｓ01′、Ｓ0
0′は各々第２の制御信号Ｓ11′、Ｓ10′、Ｓ01′、Ｓ0
0′と相補的な信号である。

【００８４】第１の制御信号Ｓ11および第１の反転制御
信号バーＳ11、あるいは第２の制御信号Ｓ11′および第
２の反転制御信号バーＳ11′は各々判定回路ＪＧ２にお
ける要素回路ＪＤＧ１より出力され、第２の制御信号Ｓ
11′はエンコード回路ＥＮ２における要素回路ＥＮＣ１
内に配置されたＮチャネルトランジスタＴｎ11およびＴ
ｎ10のゲートに印加される。

【００８５】第１の制御信号Ｓ10および第１の反転制御
信号バーＳ10、あるいは第２の制御信号Ｓ10′および第
２の反転制御信号バーＳ10′は各々判定回路ＪＧ２にお
ける要素回路ＪＤＧ２より出力され、第１の制御信号Ｓ
10はエンコード回路ＥＮ２の要素回路ＥＮＣ２内に配置
されたＮチャネルトランジスタＴｎ20のゲートに印加さ
れ、第２の制御信号Ｓ10′はＮチャネルトランジスタＴ
ｎ21のゲートに印加される。

【００８６】第１の制御信号Ｓ01および第１の反転制御
信号バーＳ01、あるいは第２の制御信号Ｓ01′および第
２の反転制御信号バーＳ01′は各々判定回路ＪＧ２にお
ける要素回路ＪＤＧ３より出力され、第１の制御信号Ｓ
01はエンコード回路ＥＮ２の要素回路ＪＤＧ３内に配置
されたＮチャネルトランジスタＴｎ31のゲートに印加さ
れ、第２の制御信号Ｓ01′はＮチャネルトランジスタＴ
ｎ30のゲートに印加される。

【００８７】第１の制御信号Ｓ00および第１の反転制御
信号バーＳ00、あるいは第２の制御信号Ｓ00′および第
２の反転制御信号バーＳ00′は各々判定回路ＪＧ２にお
ける要素回路ＪＤＧ４より出力され、第１の制御信号Ｓ
00はエンコード回路ＥＮ２における要素回路ＥＮＣ４内
に配置されたＮチャネルトランジスタＴｎ41およびＴｎ
40のゲートに印加される。

【００８８】また、判定回路ＪＧ２に対応しないエンコ
ード回路ＥＮ２内の領域に、４つのＰチャネルトランジ
スタＴｐ１，Ｔｐ０，Ｔｐ１′及びＴｐ０′は別途配置
される。ＰチャネルトランジスタＴｐ１のソース（Ｓ）
は電源電圧Ｖ_DDに接続され、ドレイン（Ｄ）は配線Ｃ１
に接続され、ゲートには制御クロックφPRE が印加され
動作状態が制御される。ＰチャネルトランジスタＴｐ０
のソースは電源電圧Ｖ_DDに接続され、ドレインは配線Ｃ
０に接続され、ゲートには制御クロックφPREが印加さ
れ動作状態が制御される。ＰチャネルトランジスタＴｐ
１′のソースは電源電圧Ｖ_DDに接続され、ドレインは配
線Ｃ１′に接続され、ゲートには制御クロックφPRE ′
が印加され動作状態が制御される。Ｐチャネルトランジ
スタＴｐ０′のソースは電源電圧Ｖ_DDに接続され、ドレ
インは配線Ｃ０′に接続され、ゲートには制御クロック
φPRE ′が印加され動作状態が制御される。

【００８９】ＮチャネルトランジスタＴｎ10およびＴｎ
11の各々のソースは接地電圧ＧＮＤに接続され、Ｎチャ
ネルトランジスタＴｎ10のドレインは配線Ｃ０′に接続
され、ＮチャネルトランジスタＴｎ11のドレインは配線
Ｃ１′に接続される。

【００９０】ＮチャネルトランジスタＴｎ20およびＴｎ
21の各々のソースは接地電圧ＧＮＤに接続され、Ｎチャ
ネルトランジスタＴｎ20のドレインは配線Ｃ０に接続さ
れ、ＮチャネルトランジスタＴｎ21のドレインは配線Ｃ
１′に接続される。

【００９１】ＮチャネルトランジスタＴｎ30およびＴｎ
31のソースは接地電圧ＧＮＤに接続され、Ｎチャネルト
ランジスタＴｎ30のドレインは配線Ｃ０′に接続され、
ＮチャネルトランジスタＴｎ31のドレインは配線Ｃ１に
接続される。

【００９２】ＮチャネルトランジスタＴｎ40およびＴｎ
41の各々ソースは接地電圧ＧＮＤに接続され、Ｎチャネ
ルトランジスタＴｎ40のドレインは配線Ｃ０に接続さ
れ、ＮチャネルトランジスタＴｎ41のドレインは配線Ｃ
１に接続される。

【００９３】配線Ｃ０は制御クロックφSWでそのオン／
オフが制御されるスイッチ手段ＳＷ０の第１の入力端子
Ｎ01に接続され、一方、配線Ｃ０′はインバータＩＮＶ
を介して、スイッチ手段ＳＷ０の第２の入力端子Ｎ02に
接続される。スイッチ手段ＳＷ０の出力端子ＮＳ０はエ
ンコード回路ＥＮ２の出力端Ｎ0 に接続される。

【００９４】また、配線Ｃ１は制御クロックφSWでその
オン／オフが制御されるスイッチ手段ＳＷ１の第１の入
力端子Ｎ11に接続され、配線Ｃ１′はインバータＩＮＶ
を介して、スイッチ手段ＳＷ１の第２の入力端子Ｎ12に
接続される。そして、スイッチ手段ＳＷ１の出力端子Ｎ
Ｓ１はエンコード回路ＥＮ２の出力端Ｎ1 に接続され
る。

【００９５】このような構成の第２のＡ／Ｄ変換器のＡ
／Ｄ変換動作の一部であるエンコード動作を説明する。
制御クロックφPRE が“Ｌ”の期間にＰチャネルトラン
ジスタＴｐ０およびＴｐ１がオン状態となり、配線Ｃ０
およびＣ１には電源電圧Ｖ_DDが印加される。同様に、制
御クロックφPRE ′が“Ｌ”の期間にＰチャネルトラン
ジスタＴｐ０′およびＴｐ１′がオン状態となり、配線
Ｃ０′およびＣ１′には電源電圧Ｖ_DDが印加される。つ
まり、初期設定として配線Ｃ０及びＣ１並びに配線Ｃ
０′及びＣ１′をすべてＨレベルに充電する。なお、制
御クロックφPREはそれぞれＨレベル期間ＴＨ，Ｌレベ
ル期間ＴＬで周期がＴ３の信号であり、制御クロックφ
PRE ′は制御クロックφPRE と相補的な信号である。

【００９６】初期設定終了後、第１の制御クロックφPR
E が“Ｈ”の期間（ＰチャネルトランジスタＴｐ０及び
Ｔｐ１がオフ状態）において、第１の制御信号Ｓ11が
“１”、かつ、その他の第１の制御信号Ｓ10、Ｓ01、Ｓ
00が“０”の場合、配線Ｃ０およびＣ１に接続されるＮ
チャネルトランジスタのうち、すべてのトランジスタが
オフし、配線Ｃ０及びＣ１は電源電圧Ｖ_DDが印加された
状態で保持される。その結果、配線Ｃ０の出力端Ｎ01よ
り得られる第０ビットディジタル信号が“１”となり、
配線Ｃ１の出力端Ｎ11より得られる第１ビットディジタ
ル信号が“１”となるため、ディジタルコード“１１”
が出力端Ｎ01及びＮ11に出力されたことに相当する。

【００９７】一方、初期設定終了後、第２の制御クロッ
クφPRE ′が“Ｈ”の期間（ＰチャネルトランジスタＴ
ｐ０′及びＴｐ１′がオフ状態）において、第２の制御
信号Ｓ11′が“１”、かつ、その他の制御信号Ｓ10′、
Ｓ01′、Ｓ00′が各々“０”の場合は、配線Ｃ０′及び
Ｃ１′に接続されるＮチャネルトランジスタのうち、Ｎ
チャネルトランジスタＴｎ10およびＴｎ11のみがオン状
態となる。その結果、配線Ｃ０′およびＣ１′には各々
接地電圧ＧＮＤがインバータＩＮＶで反転されて出力さ
れ、配線Ｃ０′の出力端Ｎ02より得られる第０ビットデ
ィジタル信号が“１”となり、配線Ｃ１′の出力端Ｎ12
より得られる第１ビットディジタル信号が“１”となる
ため、ディジタルコード“１１”が出力端Ｎ02及びＮ12
に出力されたことに相当する。

【００９８】また、初期設定終了後、第１の制御クロッ
クφPRE が“Ｈ”の期間において、第１の制御信号Ｓ10
が“１”、かつ、その他の第１の制御信号Ｓ11、Ｓ01、
Ｓ00が“０”の場合、配線Ｃ０及びＣ１に接続されるト
ランジスタのうち、ＮチャネルトランジスタＴｎ20のみ
がオン状態となる。その結果、配線Ｃ０には接地電圧Ｇ
ＮＤが印加され、配線Ｃ１には電源電圧Ｖ_DDが印加され
た状態が保持されるため、ディジタルコード“１０”が
出力端Ｎ01及びＮ11に出力されたことに相当する。

【００９９】一方、初期設定終了後、第２の制御クロッ
クφPRE ′が“Ｈ”の期間において、第２の制御信号Ｓ
10′が“１”、かつ、その他の第２の制御信号Ｓ11′、
Ｓ01′、Ｓ00′が“０”の場合は、Ｎチャネルトランジ
スタＴｎ21がオン状態となる。その結果、配線Ｃ１′に
は接地電圧ＧＮＤがインバータＩＮＶで反転されて出力
されるとともに、配線Ｃ０には電源電圧Ｖ_DDが印加され
た状態が保持され、その電源電圧Ｖ_DDがインバータＩＮ
Ｖで反転されて出力されるため、ディジタルコード“１
０”が出力端Ｎ02及びＮ12に出力されたことに相当す
る。

【０１００】初期設定終了後、第１の制御クロックφPR
E が“Ｈ”の期間において、第１の制御信号Ｓ01が
“１”、かつ、その他の制御信号Ｓ11、Ｓ01、Ｓ00が
“０”の場合、配線Ｃ０及びＣ１に接続されるＮチャネ
ルトランジスタのうち、ＮチャネルトランジスタＴｎ31
のみがオン状態となる。その結果、配線Ｃ０には電源電
圧Ｖ_DDが印加された状態が保持され、配線Ｃ１には接地
電圧ＧＮＤが印加されるため、ディジタルコード“０
１”が出力端Ｎ01及びＮ11に出力されたことに相当す
る。

【０１０１】初期設定終了後、第２の制御クロックφPR
E ′が“Ｈ”の期間において、第２の制御信号Ｓ01′が
“１”、かつ、その他の第２の制御信号Ｓ11′、Ｓ1
0′、Ｓ00′が各々“０”の場合、配線Ｃ０′及びＣ
１′に接続されるＮチャネルトランジスタのうち、Ｎチ
ャネルトランジスタＴｎ30のみがオン状態となる。その
結果、配線Ｃ０′は接地電圧ＧＮＤがインバータＩＮＶ
で反転されて出力されるとともに、配線Ｃ１′は電源電
圧Ｖ_DDが印加された状態が保持されインバータＩＮＶで
反転されて出力されるため、ディジタルコード“０１”
が出力端Ｎ02及びＮ12に出力されたことに相当する。

【０１０２】初期設定終了後、第１の制御クロックφPR
E が“Ｈ”の期間において、制御信号Ｓ00が“１”、か
つ、その他の制御信号Ｓ11、Ｓ10、Ｓ01が“０”の場合
は、配線Ｃ０及びＣ１に接続されるＮチャネルトランジ
スタのうち、ＮチャネルトランジスタＴｎ40およびＴｎ
41が各々オン状態となる。その結果、配線Ｃ０およびＣ
１には各々接地電圧ＧＮＤが印加されるため、ディジタ
ルコード“００”が出力端Ｎ01及びＮ１１に出力された
ことに相当する。

【０１０３】初期設定終了後、第２の制御クロックφPR
E ′が“Ｈ”の期間において、制御信号Ｓ00′が
“１”、かつ、その他の制御信号Ｓ11′、Ｓ10′、Ｓ0
1′が“０”の場合は、配線Ｃ０′及びＣ１′に接続さ
れるすべてのＮチャネルトランジスタがオフ状態とな
る。その結果、配線Ｃ０′およびＣ１′は各々電源電圧
Ｖ_DDが印加された状態が保持されインバータＩＮＶで反
転されて出力されるため、ディジタルコード“００”が
出力端Ｎ02及びＮ12に出力されたことに相当する。

【０１０４】以上の動作において、図６に示した制御ク
ロックφPRE およびφPRE ′の“Ｈ”の期間ＴＨは、配
線Ｃ０およびＣ１、あるいは配線Ｃ０′およびＣ１′に
印加された接地電圧ＧＮＤが充分に安定した電位になる
までに必要な時間ＴＳ（図７参照）より短くすることは
できない。また、制御クロックφPRE およびφPRE ′の
“Ｌ”の期間ＴＬは、配線Ｃ０およびＣ１、あるいは配
線Ｃ０′およびＣ１′に印加された電源電圧Ｖ_DDが充分
に安定した電位になるまでに必要な時間ＴＳ′（図７参
照）より短くすることはできない。

【０１０５】そのため、配線Ｃ０およびＣ１から出力さ
れる信号である第１出力の周期Ｔ４は、ＴＳとＴＳ′を
足し合わせた時間よりも短くすることはできない。同様
に、配線Ｃ０′およびＣ１′から出力される信号である
第２出力の周期Ｔ５についても、ＴＳとＴＳ′を足し合
わせた時間よりも短くすることはできない。

【０１０６】以上の制約を踏まえ、第２の実施例のＡ／
Ｄ変換器は、以下のようにエンコード動作を行う。

【０１０７】第１の実施例と同様、第１及び第２の比較
回路１１及び１２（図１参照）から交互に得られる第１
及び第２のアナログ電圧比較結果に基づき、判定回路Ｊ
は第１の制御信号と第２の制御信号とを交互に出力す
る。

【０１０８】この際、第１の制御信号の周期と第２の制
御信号の出力周期を共に期間ＴＴに設定し、かつ、第２
の制御信号の位相を第１の制御信号より（ＴＴ／２）期
間ずらす。その結果、図６の(c) 及び(d) に示すよう
に、ノードＮ01及びＮ11に現れる第１（ディジタル）出
力と、ノードＮ02及びＮ12に現れる第２（ディジタル）
出力がそれぞれ（ＴＴ／２）周期ずれて出力される。

【０１０９】そして、スイッチＳＷ０のノードＮ01，Ｎ
02間の切り換え周期を（ＴＴ／２）に設定し、第１出力
の後半（ＴＴ／２）期間中に、ノードＮ01にスイッチＳ
Ｗ０を接続し、第２出力の後半（ＴＴ／２）期間中に、
ノードＮ02にスイッチＳＷ０を接続するように、制御ク
ロックφSWをスイッチＳＷ０に付与する。同様に、スイ
ッチＳＷ１のノードＮ11，Ｎ12間の切り換え周期を（Ｔ
Ｔ／２）に設定し、第１出力の後半（ＴＴ／２）期間中
に、ノードＮ11にスイッチＳＷ１を接続し、第２出力の
後半（ＴＴ／２）期間中に、ノードＮ12にスイッチＳＷ
１を接続するように、制御クロックφSWをスイッチＳＷ
１に付与する。

【０１１０】すると、図６の(e) に示すように、エンコ
ード回路ＥＮ２の出力端Ｎ0 及びＮ1 から出力される信
号は、（ＴＴ／２）周期で、第１出力及び第２出力が交
互に現れる。

【０１１１】したがって、周期ＴＴの間に、出力端Ｎ0
およびＮ1 から得られるディジタルデータは、第１出力
及び第２出力と、２つのディジタルデータが得られるこ
とになる。その結果、従来の２倍のＡ／Ｄ変換速度が得
られることになる。この際、第１出力及び第２出力の出
力端Ｎ0 及びＮ1 への出力期間は、（ＴＴ／２）と短縮
されるが、双方とも、論理信号が確実に現れる第１及び
第２出力の後半の（ＴＴ／２）期間が割当てられるた
め、全く支障はない。

【０１１２】そして、配線Ｃ０′及びＣ１′に接続され
るトランジスタは、従来、不要であったトランジスタを
有効利用することにより、新たに構成されるものは、配
線Ｃ０′及びＣ１′、ＰチャネルトランジスタＴｐ１′
及びＴｐ０′、インバータＩＮＶ並びにスイッチＳＷ０
及びＳＷ１で済ますことができるため、従来に比べエン
コード回路の集積度が損なわれることもない。また、判
定回路ＪＧ２は、第１及び第２の制御信号を出力する構
成にしても、集積度はさ程損われない。

【０１１３】図８は、この発明の第３の実施例であるＡ
／Ｄ変換器に用いられる、判定回路およびエンコード回
路における従来の回路および素子の配置の他の一例を示
す構成図である。なお、図８で示したＡ／Ｄ変換器は２
ビットのディジタルコードを扱うＡ／Ｄ変換器に用いら
れる、判定回路およびエンコード回路の一例を示してい
る。同図に示すように、第３の実施例のＡ／Ｄ変換器
は、第２の実施例のＡ／Ｄ変換器のエンコード回路ＥＮ
２内のトランジスタ極性と全く逆のトランジスタ極性で
エンコード回路ＥＮ３を構成している。また、第３の実
施例のＡ／Ｄ変換器の全体構成は図１で示した第１の実
施例と同様であるため、説明は省略する。

【０１１４】すなわち、第１の反転制御信号バーＳ11は
エンコード回路ＥＮ３における要素回路ＥＮＣ１内に配
置されたＰチャネルトランジスタＴｐ11およびＴｐ10の
ゲートに印加される。第２の反転制御信号バーＳ10′は
エンコード回路ＥＮ３の要素回路ＥＮＣ２内に配置され
たＰチャネルトランジスタＴｐ20のゲートに印加され、
第１の反転制御信号バーＳ10′はＰチャネルトランジス
タＴｐ21のゲートに印加される。第１の反転制御信号バ
ーＳ01はＰチャネルトランジスタＴｐ30のゲートに印加
され、第２の反転制御信号バーＳ01′はエンコード回路
ＥＮ３の要素回路ＪＤＧ３内に配置されたＰチャネルト
ランジスタＴｐ31のゲートに印加される。第２の反転制
御信号Ｓ00′はエンコード回路ＥＮ３における要素回路
ＥＮＣ４内に配置されたＰチャネルトランジスタＴｐ41
およびＴｎ40のゲートに印加される。

【０１１５】また、判定回路ＪＧ２に対応しないエンコ
ード回路ＥＮ３内の領域に、４つのＮチャネルトランジ
スタＴｎ１，Ｔｎ０，Ｔｎ１′及びＴｎ０′は別途配置
される。ＮチャネルトランジスタＴｎ１のソース（Ｓ）
は接地電圧ＧＮＤに接続され、ドレイン（Ｄ）は配線Ｃ
１に接続され、ゲートには制御クロックφPRE ′が印加
され動作状態が制御される。ＮチャネルトランジスタＴ
ｎ０のソースは接地電圧ＧＮＤに接続され、ドレインは
配線Ｃ０に接続され、ゲートには制御クロックφPRE ′
が印加され動作状態が制御される。Ｎチャネルトランジ
スタＴｎ１′のソースは接地電圧ＧＮＤに接続され、ド
レインは配線Ｃ１′に接続され、ゲートには制御クロッ
クφPRE が印加され動作状態が制御される。Ｎチャネル
トランジスタＴｎ０′のソースは接地電圧ＧＮＤに接続
され、ドレインは配線Ｃ０′に接続され、ゲートには制
御クロックφPRE ′が印加され動作状態が制御される。

【０１１６】ＰチャネルトランジスタＴｐ10およびＴｐ
11の各々のソースは電源電圧Ｖ_DDに接続され、Ｐチャネ
ルトランジスタＴｐ10のドレインは配線Ｃ０に接続さ
れ、ＰチャネルトランジスタＴｐ11のドレインは配線Ｃ
１に接続される。

【０１１７】ＰチャネルトランジスタＴｐ20およびＴｎ
21の各々のソースは電源電圧Ｖ_DDに接続され、Ｐチャネ
ルトランジスタＴｐ20のドレインは配線Ｃ０′に接続さ
れ、ＰチャネルトランジスタＴｐ21のドレインは配線Ｃ
１に接続される。

【０１１８】ＰチャネルトランジスタＴｐ30およびＴｎ
31のソースは電源電圧Ｖ_DDに接続され、Ｐチャネルトラ
ンジスタＴｐ30のドレインは配線Ｃ０に接続され、Ｐチ
ャネルトランジスタＴｐ31のドレインは配線Ｃ１′に接
続される。

【０１１９】ＰチャネルトランジスタＴｐ40およびＴｎ
41の各々ソースは電源電圧Ｖ_DDに接続され、Ｐチャネル
トランジスタＴｐ40のドレインは配線Ｃ０′に接続さ
れ、ＰチャネルトランジスタＴｐ41のドレインは配線Ｃ
１′に接続される。

【０１２０】なお、他の構成は第２の実施例のＡ／Ｄ変
換器と同様であるため、説明は省略する。また、Ａ／Ｄ
変換器動作も、第２の実施例のＡ／Ｄ変換器と等価な動
作となるため、説明は省略する。

【０１２１】ただし、初期設定動作は以下の通りであ
る。制御クロックφPRE が“Ｌ”の期間にＮチャネルト
ランジスタＴｎ０およびＴｎ１がオン状態となり、配線
Ｃ０およびＣ１には接地電圧ＧＮＤが印加される。同様
に、制御クロックφPRE ′が“Ｌ”の期間にＮチャネル
トランジスタＴｎ０′およびＴｎ１′がオン状態とな
り、配線Ｃ０′およびＣ１′には接地電圧ＧＮＤが印加
される。つまり、初期設定として配線Ｃ０及びＣ１並び
に配線Ｃ０′及びＣ１′をすべてＬレベルに放電され
る。

【０１２２】第３の実施例のＡ／Ｄ変換器は、第２の実
施例同様、従来の２倍のＡ／Ｄ変換速度が得られる。そ
して、配線Ｃ０′及びＣ１′に接続されるトランジスタ
は、従来、不要であったトランジスタを有効利用するこ
とにより、新たに構成されるものは、配線Ｃ０′及びＣ
１′、ＮチャネルトランジスタＴｎ１′及びＴｎ０′、
インバータＩＮＶ並びにスイッチＳＷ０及びＳＷ１で済
ますことができるため、従来に比べ集積度が損なわれる
こともない。

【０１２３】なお、第１〜第３の実施例のＡ／Ｄ変換器
では、その主要構成として、アナログ電圧比較結果に基
づき、第１及び第２の制御信号を交互に順次出力する判
定回路と、第１の制御信号に基づき第１のディジタルコ
ードを出力する第１のエンコード部と第２の制御信号に
基づき第２のディジタルコードを出力する第２のエンコ
ード部とからなるエンコード回路と、第１及び第２のデ
ィジタルコードのうち一方のディジタルコードを出力デ
ィジタル信号をして選択的に出力するスイッチとを示し
た。

【０１２４】しかしながら、アナログ電圧比較結果に基
づき、第１〜第Ｋ（Ｋ≧３）の制御信号を所定の順序で
順次出力する判定回路と、第１〜第Ｋの制御信号それぞ
れにに基づき第１〜第Ｎのディジタルコードを出力する
エンコード回路と、第１〜第Ｋのディジタルコードのう
ち１つのディジタルコードを出力ディジタル信号をして
選択的に出力するスイッチとを主要構成としたＡ／Ｄ変
換器を設けることにより、Ａ／Ｄ変換速度のより一層の
向上を図ることが可能である。

【０１２５】ただし、Ａ／Ｄ変換器（特に、エンコード
回路）の集積度を損ねることなく、Ａ／Ｄ変換速度の向
上を図るには、第１〜第３の実施例のＡ／Ｄ変換器の主
要構成が最も望ましい。

【０１２６】

【発明の効果】以上説明したように、この発明の請求項
１記載のＡ／Ｄ変換器における判定手段は、アナログ電
圧比較結果に基づき、第１の制御信号あるいは第２の制
御信号を交互に順次出力し、エンコード手段は、第１の
制御信号に基づき第１のディジタル信号を出力するとと
もに、第２の制御信号に基づき、第１のディジタル信号
と出力時間にズレがある第２のディジタル信号を出力す
る。

【０１２７】したがって、第１及び第２のディジタル信
号の出力時間を所定の時間以上に設定する必要があって
も、スイッチング手段により、出力時間にズレがある第
１及び第２のディジタル信号のいずれかを論理的に確定
する順に適宜選択することにより、出力ディジタル信号
を前記所定時間未満の期間内に１回の割合で出力するこ
とができるため、Ａ／Ｄ変換速度の向上が図れる。

【０１２８】さらに、この発明の請求項２記載のＡ／Ｄ
変換器のエンコード手段における第２のエンコード部
は、判定手段の形成面積に対応して決定されるエンコー
ド領域内の空き領域に形成されるため、エンコード手段
の集積度が損なわれることもない。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるＡ／Ｄ変換器の
構成を示す説明図である。

【図２】第１の実施例のＡ／Ｄ変換器の判定回路及びエ
ンコード回路周辺を示す説明図である。

【図３】第１の実施例のＡ／Ｄ変換器の各種信号変化を
示すタイミング図である。

【図４】第１の実施例のＡ／Ｄ変換器の信号レベル遷移
時間を示す波形図である。

【図５】この発明の第２の実施例であるＡ／Ｄ変換器の
判定回路及びエンコード回路周辺を示す説明図である。

【図６】第２の実施例のＡ／Ｄ変換器の各種信号変化を
示すタイミング図である。

【図７】第２の実施例のＡ／Ｄ変換器の信号レベル遷移
時間を示す波形図である。

【図８】この発明の第３の実施例であるＡ／Ｄ変換器の
判定回路及びエンコード回路周辺を示す説明図である。

【図９】従来のＡ／Ｄ変換器の判定回路及びエンコード
回路周辺を示す説明図である。

【図１０】図９で示したＡ／Ｄ変換器の制御信号変化を
示すタイミング図である。

【図１１】図９で示したＡ／Ｄ変換器の信号レベル遷移
時間を示す波形図である。

【図１２】従来のＡ／Ｄ変換器の他の判定回路及びエン
コード回路周辺を示す説明図である。

【図１３】図１２で示したＡ／Ｄ変換器の制御信号変化
を示すタイミング図である。

【図１４】図１２で示したＡ／Ｄ変換器の信号レベル遷
移時間を示す波形図である。

【符号の説明】

１１，１２比較回路２１，２２参照電圧発生回路ＪＧ判定回路ＪＧ１，ＪＧ２判定回路ＥＮエンコード回路ＥＮ１〜ＥＮ３エンコード回路Ｃ０，Ｃ１，Ｃ０′，Ｃ１′ 配線Ｔｎij（ｉ＝１〜４、ｊ＝０、１）Ｎチャネルトラン
ジスタＴｐij（ｉ＝１〜４、ｊ＝０、１）Ｐチャネルトラン
ジスタＴｐ０、Ｔｐ１、Ｔｐ０′、Ｔｐ１′ Ｐチャネルトラ
ンジスタ

Claims

【特許請求の範囲】

【請求項１】入力アナログ電圧と参照電圧との比較結
果であるアナログ電圧比較結果を順次付与するアナログ
電圧比較手段と、前記アナログ電圧比較結果を受け、該アナログ電圧比較
結果に基づき、第１の制御信号あるいは第２の制御信号
を交互に順次出力する判定手段と、前記第１及び第２の制御信号を受け、該第１の制御信号
に基づき第１のディジタル信号を出力するとともに、前
記第２の制御信号に基づき、前記第１のディジタル信号
と出力時間にズレがある第２のディジタル信号を出力す
るエンコード手段と、前記第１及び第２のディジタル信号を受け、前記第１及
び第２のディジタル信号のうち一方のディジタル信号を
選択し、出力ディジタル信号として出力するスイッチン
グ手段とを備えたＡ／Ｄ変換器。
【請求項２】前記エンコード手段は、前記判定手段の形成面積に対応して決定されるエンコー
ド領域内に形成され、前記第１の制御信号に基づき前記
第１のディジタル信号を出力する第１のエンコード部
と、前記エンコード領域内の空き領域に形成され、前記
第２の制御信号に基づき前記第２のディジタル信号を出
力する第２のエンコード部とを備える請求項１記載のＡ
／Ｄ変換器。