CN117277996A - 一种产生时钟信号的电路及方法 - Google Patents
一种产生时钟信号的电路及方法 Download PDFInfo
- Publication number
- CN117277996A CN117277996A CN202311142855.3A CN202311142855A CN117277996A CN 117277996 A CN117277996 A CN 117277996A CN 202311142855 A CN202311142855 A CN 202311142855A CN 117277996 A CN117277996 A CN 117277996A
- Authority
- CN
- China
- Prior art keywords
- clock signal
- clock
- pmos
- nmos
- generating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 14
- 230000000630 rising effect Effects 0.000 claims abstract description 36
- 238000012545 processing Methods 0.000 claims abstract description 15
- 230000001934 delay Effects 0.000 claims abstract description 13
- 239000000872 buffer Substances 0.000 claims abstract description 12
- 230000005540 biological transmission Effects 0.000 claims description 23
- 230000003139 buffering effect Effects 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 230000008859 change Effects 0.000 abstract description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 18
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 11
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 11
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 8
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 8
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 8
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 8
- 238000013461 design Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Abstract
本申请提供一种产生时钟信号的电路及方法，该电路包括：上升沿控制模块，接第一时钟信号和第二时钟信号并根据第一时钟信号和第二时钟信号产生第三时钟信号；下降沿控制模块，接第四时钟信号和第五时钟信号并根据第四时钟信号和第五时钟信号产生第六时钟信号，时钟产生模块接第三时钟信号和第六时钟信号，根据第三时钟信号和第六时钟信号产生第七时钟信号，反相输出模块对第七时钟信号进行反相处理并对外输出目标时钟信号。本申请设计了开环的时钟信号产生电路，没有闭环的反馈电路，易于控制，产生稳定的时钟信号，通过多条缓冲延迟支路产生延迟不同的第五时钟信号，从而控制第七时钟信号的变化时刻，精确控制目标时钟信号上升沿和下降沿的产生。
Description
技术领域
本发明涉及模拟集成电路领域，尤其涉及一种产生时钟信号的电路及方法。
背景技术
模数转换器一般采用流水线结构进行设计用于满足速度和精度的折中要求，流水线模数转换器一般由子模数转换器、采样电容阵列及运算放大器，采样信号需要先经过子模数转换器进行信号的粗量化，再在开关电容阵列中进行余量运算并最后通过开关放大器进行相应余量信号的放大，信号在采样过程中会通过多个路径进行采样，因此需要在两个通路中产生多个时钟信号来完成多个信号的匹配采集。在模数转换器系统中，往往需要采用多种技术手段来完成精确时钟边沿控制，以实现信号的精确采集，一般传统边沿控制系统采用DCS(Distributed Control System，电气控制系统)反馈方式进行设计，但是该种方式采用反馈结构需要采用大量的电路进行设计，电路设计代价大，设计复杂，还需要一定的稳定的时间，因此无法满足快速响应的应用设计。
因此，如何提供一种设计结构简单并快速响应的时钟信号产生电路，是目前亟需解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明提供一种产生时钟信号的电路，通过上升沿控制模块和下降沿控制模块分别产生第三时钟信号和第六时钟信号，根据第三时钟信号和第六时钟信号对时钟产生模块进行电平控制，得到第七时钟信号，通过反相输出模块对第七时钟信号进行反相处理，得到目标时钟信号，以解决上述技术问题。
为实现上述目的及相关目的，本申请提供的技术方案如下。
本申请提供一种产生时钟信号的电路，包括：
上升沿控制模块，接第一时钟信号和第二时钟信号，根据所述第一时钟信号和所述第二时钟信号产生第三时钟信号；
下降沿控制模块，接第四时钟信号和第五时钟信号，根据所述第四时钟信号及所述第五时钟信号产生第六时钟信号；
时钟产生模块，接所述第三时钟信号和所述第六时钟信号，基于所述第三时钟信号和所述第六时钟信号产生第七时钟信号；
反相输出模块，接所述第七时钟信号，对所述第七时钟信号进行反相输出，得到目标时钟信号。
可选地，所述上升沿控制模块包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极接电源电压，所述第一PMOS管的栅极接所述第一时钟信号，所述第一PMOS管的漏极接所述第一NMOS管的漏极，所述第一NMOS管的栅极接所述第一PMOS管的栅极，所述第一NMOS管的源极接所述第二时钟信号，其中，所述第一PMOS管的漏极输出所述第三时钟信号。
可选地，所述下降沿控制模块包括时钟控制单元和传输单元，所述时钟控制单元接所述第四时钟信号和所述第五时钟信号，根据所述第四时钟信号和所述第五时钟信号产生中间时钟信号，所述传输单元接所述中间时钟信号，通过对所述中间时钟信号进行逻辑转换处理，得到所述第六时钟信号。
可选地，所述产生时钟信号的电路还包括缓冲延迟模块，所述缓冲延迟模块具有N个不同延迟的缓冲延迟支路，通过所述缓冲延迟模块对所述第一时钟信号进行缓冲延迟，得到N个延迟各异的所述第五时钟信号。
可选地，所述时钟控制单元包括第二PMOS管、N个第二NMOS管及N个开关，所述第二PMOS管的源极接所述电源电压，所述第二PMOS管的栅极接所述第四时钟信号，所述第二PMOS管的漏极分别接N个所述第二NMOS管的漏极，N个所述第二NMOS管的栅极与N个所述开关的第一端一一对应连接，N个所述开关的第二端接所述第二PMOS管的栅极，N个所述NMOS管的源极与N个所述第五时钟信号一一对应连接，其中，所述第二PMOS管的漏极输出所述中间时钟信号。
可选地，所述传输单元包括第三PMOS管及第三NMOS管，所述第三PMOS管的源极接所述电源电压，所述第三PMOS管的栅极接所述中间时钟信号，所述第三PMOS管的漏极接所述第三NMOS管的漏极，所述第三NMOS管的栅极接所述第三PMOS管的栅极，所述第三NMOS管的源极接地，其中，所述第三PMOS管的漏极输出所述第六时钟信号。
可选地，所述时钟产生模块包括第四PMOS管及第四NMOS管，所述第四PMOS管的源极接所述电源电压，所述第四PMOS管的栅极接所述第三时钟信号，所述第四PMOS管的漏极接所述第四NMOS管的漏极，所述第四NMOS管的栅极接所述第六时钟信号，所述第四NMOS管的源极接地，其中，所述第四PMOS管的漏极输出所述第七时钟信号。
可选地，所述反相输出模块包括第五PMOS管及第五NMOS管，所述第五PMOS管的源极接所述电源电压，所述第五PMOS管的栅极接所述第七时钟信号，所述第五PMOS管的漏极接所述第五NMOS管的漏极，所述第五NMOS管的栅极接所述第五PMOS管的栅极，所述第五NMOS管的源极接地，其中，所述第五PMOS管的漏极输出所述目标时钟信号。
本申请还提供一种产生时钟信号的方法，应用于如前所述的产生时钟信号的电路，包括：
通过所述上升沿控制模块产生所述第三时钟信号；
通过所述下降沿控制模型产生所述第六时钟信号；
通过所述时钟产生模块对所述第三时钟信号及所述第六时钟信号进行逻辑转换处理，得到所述第七时钟信号；
基于所述反相输出模块对所述第七时钟信号进行反相处理，得到所述目标时钟信号。
可选地，通过所述时钟产生模块对所述第三时钟信号及所述第六时钟信号进行逻辑转换处理，得到所述第七时钟信号的步骤，包括：当所述第三时钟信号从高电平转换为低电平且所述第六时钟信号为低电平，所述第四PMOS管导通，所述第四NMOS管截止，所述第七时钟信号从低电平转换为高电平；当所述第三时钟信号为高电平且所述第六时钟信号从低电平转换为高电平，所述第四PMOS管截止，所述第四NMOS管导通，所述第七时钟信号从高电平转换为低电平。
本申请提供一种产生时钟信号的电路及方法，该电路包括：上升沿控制模块，接第一时钟信号和第二时钟信号并根据第一时钟信号和第二时钟信号产生第三时钟信号；下降沿控制模块，接第四时钟信号和第五时钟信号并根据第四时钟信号和第五时钟信号产生第六时钟信号，时钟产生模块接第三时钟信号和第六时钟信号，根据第三时钟信号和第六时钟信号产生第七时钟信号，反相输出模块对第七时钟信号进行反相逻辑运算并对外输出目标时钟信号。本申请设计了开环的时钟信号产生电路，没有闭环的反馈电路，结构易于控制，产生的目标时钟信号不需要稳定时间，通过多路时钟缓冲链的设计，生成多个具有延迟信息的下降沿的时钟边沿信号，可实现精细的时钟上升沿和下降沿的调整，得到一个满足生产系统的目标时钟信号。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术者来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1是本申请的一示例性实施例示出的常用时钟信号的产生电路具体图；
图2是本申请的一示例性实施例示出的产生目标时钟信号的电路的框图；
图3是本申请的一示例性实施例示出的产生目标时钟信号的具体电路结构图；
图4是本申请的一示例性实施例示出的时钟信号的时序图；
图5是本申请的一示例性实施例示出的产生第五时钟信号的缓冲延迟支路的逻辑图；
图6是本申请的一示例性实施例示出的产生第二时钟信号的缓冲延迟支路的逻辑图；
图7是本申请的另一示例性实施例示出的产生N个延迟的上升沿和下降沿的目标时钟信号的具体电路结构图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在下文描述中，探讨了大量细节，以提供对本发明实施例的更透彻的解释，然而，对本领域技术人员来说，可以在没有这些具体细节的情况下实施本发明的实施例是显而易见的，在其他实施例中，以方框图的形式而不是以细节的形式来示出公知的结构和设备，以避免使本发明的实施例难以理解。
闭环的占空比调整电路，时钟占空比稳定电路原理如图1所示：将差分时钟输入信号转换成单端输入信号CLK_IN，经触发器后产生一个脉冲信号，该脉冲下降沿发生在占空比稳定电路输出的上升沿。通过RC积分器检测时钟输出DCS_OUT的占空比，通过调节VCM来控制不同占空比的时钟输出，形成了一个闭环系统检测并调节DCS_OUT占空比。
发明人研究发现，模数转换器一般采用流水线结构进行设计用于满足速度和精度的折中要求，流水线模数转换器一般由子模数转换器、采样电容阵列及运算放大器，采样信号需要先经过子模数转换器进行信号的粗量化，再在开关电容阵列中进行余量运算并最后通过开关放大器进行相应余量信号的放大，信号在采样过程中会通过多个路径进行采样，因此需要在两个通路中产生多个时钟信号来完成多个信号的匹配采集。在模数转换器系统中，往往需要采用多种技术手段来完成精确时钟边沿控制，以实现信号的精确采集，一般传统边沿控制系统采用DCS(Distributed Control System，电气控制系统)反馈方式进行设计，但是该种方式采用反馈结构需要采用大量的电路进行设计，电路设计代价大，设计复杂，还需要一定的稳定的时间，因此无法满足快速响应的需求。
为解决上述问题，本申请提供通过上升沿控制模块和下降沿控制模块分别产生第三时钟信号和第六时钟信号，根据第三时钟信号和第六时钟信号对时钟产生模块进行电平控制，得到第七时钟信号，通过反相输出模块对外输出目标时钟信号。
如图2所示，本申请提供一种产生时钟信号的电路，包括：
上升沿控制模块，接第一时钟信号和第二时钟信号，根据第一时钟信号和第二时钟信号产生第三时钟信号；
下降沿控制模块，接第四时钟信号和第五时钟信号，根据第四时钟信号及第五时钟信号产生第六时钟信号；
时钟产生模块，接第三时钟信号和第六时钟信号，基于第三时钟信号和第六时钟信号产生第七时钟信号；
反相输出模块，接第七时钟信号，对第七时钟信号进行反相输出，得到目标时钟信号。
详细地，在本申请的一示例性实施例中，如图3所示，上升沿控制模块包括第一PMOS管Q11和第一NMOS管Q21，第一PMOS管Q11的源极接电源电压，第一PMOS管Q11的栅极接第一时钟信号CLK1，第一PMOS管Q11的漏极接第一NMOS管Q21的漏极，第一NMOS管Q21的栅极接第一PMOS管Q11的栅极，第一NMOS管Q11的源极接第二时钟信号CLK2，其中，第一PMOS管Q11的漏极输出第三时钟信号CLK3。
详细地，在本申请的一示例性实施例中，下降沿控制模块包括时钟控制单元和传输单元，时钟控制单元接第四时钟信号和第五时钟信号，根据第四时钟信号和第五时钟信号产生中间时钟信号，传输单元接中间时钟信号，通过对中间时钟信号进行信号处理，得到第六时钟信号。
详细地，在本申请的一示例性实施例中，产生时钟信号的电路还包括缓冲延迟模块，缓冲延迟模块具有N个不同延迟的缓冲延迟支路，通过缓冲延迟模块对第一时钟信号CLK1进行缓冲延迟，得到N个延迟各异的第五时钟信号CLK5。需要说明的是，如图5所示，缓冲延迟模块由多个非门组成，将多个非门进行串接，每个支路中包括的数量不一的非门，得到N个不同延迟的缓冲延迟支路。
更详细地，在本申请的一示例性实施例中，如图3所示，时钟控制单元包括第二PMOS管Q12、N个第二NMOS管Q22及N个开关K1，第二PMOS管Q12的源极接电源电压，第二PMOS管Q12的栅极接第四时钟信号CLK4，第二PMOS管Q12的漏极分别接N个第二NMOS管Q22的漏极，N个第二NMOS管Q22的栅极与N个开关K1的第一端一一对应连接，N个开关K1的第二端接第二PMOS管Q12的栅极，N个NMOS管Q22的源极接N个第五时钟信号CLK5一一对应连接，其中，第二PMOS管的漏极Q12输出中间时钟信号CLK*。
更详细地，在本申请的一示例性实施例中，如图3所示，传输单元包括第三PMOS管Q13及第三NMOS管Q23，第三PMOS管Q13的源极接电源电压，第三PMOS管Q13的栅极接中间时钟信号CLK*，第三PMOS管Q13的漏极接第三NMOS管Q23的漏极，第三NMOS管Q23的栅极接第三PMOS管Q13的栅极，第三NMOS管Q23的源极接地，其中，第三PMOS管Q23的漏极输出第六时钟信号CLK6。
详细地，在本申请的一示例性实施例中，如图3所示，时钟产生模块包括第四PMOS管Q14及第四NMOS管Q24，第四PMOS管Q14的源极接电源电压，第四PMOS管Q14的栅极接第三时钟信号CLK3，第四PMOS管Q14的漏极接第四NMOS管Q24的漏极，第四NMOS管Q24的栅极接第六时钟信号CLK6，第四NMOS管Q24的源极接地，其中，第四PMOS管Q14的漏极输出第七时钟信号CLK7。
详细地，在本申请的一示例性实施例中，如图3所示，反相输出模块包括第五PMOS管Q15及第五NMOS管Q25，第五PMOS管Q15的源极接电源电压，第五PMOS管Q15的栅极接第七时钟信号，第五PMOS管Q15的漏极接第五NMOS管Q25的漏极，第五NMOS管Q25的栅极接第五PMOS管Q15的栅极，第五NMOS管Q25的源极接地，其中，第五PMOS管Q15的漏极向后级电路输出目标时钟信号。
详细地，在本申请的一示例性实施例中，如图3所示，该电路还包括电压维持模块，电压维持模块接时钟产生模块，并根据参考信号Va对第七时钟信号CLK7进行电压维持，电压维持模块包括第六NMOS管Q26及电容C1，第六NMOS管Q26的漏极接第七时钟信号CLK7，第六NMOS管Q26的栅极接参考信号Va，第六NMOS管Q26的源极接电容C1的一端，电容C1的另一端接地。
请参阅图4，图4为本发明一示例性实施例中时钟信号的时序图。
需要说明的是，结合图2-图4，本申请提供产生时钟信号的电路的具体原理如下所示：
1)在t1时刻，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，上升沿控制模块中的第一PMOS管Q11导通，第一NMOS管Q21截止，上升沿控制模块输出的第三时钟信号CLK3为高电平；第四时钟信号CLK4为高电平，第五时钟信号CLK5为低电平，时钟控制单元中的第二PMOS管Q12截止，第二NMOS管Q22导通，时钟控制单元输出的中间时钟信号CLK*为低电平，传输单元的第三PMOS管Q13导通，第三NMOS管Q23截止，传输单元输出的第六时钟信号CLK6为高电平；因第三时钟信号CLK3为高电平且第六时钟信号CLK6为高电平，时钟产生模块中的第四PMOS管Q14截止，第四NMOS管Q24导通，时钟产生模块输出的第七时钟信号CLK7为低电平，反相输出模块中的第五PMOS管导通，第五NMOS管截止，反相输出模块输出高电平的目标时钟信号。
2)在t2时刻，第一时钟信号CLK1从低电平转换为高电平，第二时钟信号CLK2为高电平，上升沿控制模块中的第一PMOS管Q11截止，第一NMOS管Q21截止，上升沿控制模块输出为悬空状态；第四时钟信号CLK4从高电平转换为低电平，第五时钟信号CLK5为低电平，时钟控制单元中的第二PMOS管Q12导通，第二NMOS管Q22截止，时钟控制单元输出的中间时钟信号CLK*为高电平，传输单元的第三PMOS管Q13截止，第三NMOS管Q23导通，传输单元输出的第六时钟信号CLK6从高电平转换为低电平；因第三时钟信号CLK3为高电平且第六时钟信号CLK6为低电平，时钟产生模块中的第四PMOS管Q14截止，第四NMOS管截止，时钟产生模块没有其他信号改变第七时钟信号的状态，第七时钟信号保持低电平。
3)在t3时刻，第一时钟信号CLK1为高电平，第二时钟信号CLK2从高电平转化为低电平，上升沿控制模块中的第一PMOS管Q11截止，第一NMOS管Q21导通，上升沿控制模块输出的第三时钟信号CLK3为低电平；第四时钟信号CLK4为低电平，第五时钟信号CLK5为低电平，时钟控制单元中的第二PMOS管Q12导通，第二NMOS管Q22截止，时钟控制单元输出的中间时钟信号CLK*为高电平，传输单元的第三PMOS管Q13截止，第三NMOS管Q23导通，传输单元输出的第六时钟信号CLK6为低电平；因第三时钟信号CLK3为低电平且第六时钟信号CLK6为低电平，时钟产生模块中的第四PMOS管Q14导通，第四NMOS管Q24截止，时钟产生模块输出的第七时钟信号从低电平转换为高电平，反相输出模块中的第五PMOS管Q15截止，第五NMOS管Q25导通，反相输出模块输出低电平的目标时钟信号。
4)在t4时刻，第一时钟信号CLK1为高电平，第二时钟信号CLK2为低电平，上升沿控制模块中的第一PMOS管Q11截止，第一NMOS管Q21导通，上升沿控制模块输出的第三时钟信号CLK3为低电平；第四时钟信号CLK4为低电平，第五时钟信号CLK5从低电平转换为高电平，时钟控制单元中的第二PMOS管Q12导通，第二NMOS管Q22截止，时钟控制单元输出的中间时钟信号CLK*为高电平，传输单元的第三PMOS管Q13截止，第三NMOS管Q23导通，传输单元输出的第六时钟信号CLK6为低电平；时钟产生模块输出的第七时钟信号维持高电平状态，反相输出模块维持低电平的目标时钟信号。
5)在t5时刻，第一时钟信号CLK1从高电平转换为低电平，第二时钟信号CLK2为低电平，上升沿控制模块中的第一PMOS管Q11导通，第一NMOS管Q21截止，上升沿控制模块输出的第三时钟信号CLK3为高电平；第四时钟信号CLK4从低电平转换为高电平，第五时钟信号CLK5为高电平，时钟控制单元中的第二PMOS管Q12截止，第二NMOS管Q22截止，时钟控制单元输出为悬空状态，传输单元的第三PMOS管Q13截止，第三NMOS管Q23截止，传输单元输出为悬空状态；时钟产生模块的第四PMOS管Q14和第四NMOS管Q24截止，此时，参考信号Va为高电平，对外释放电量，同时也通过寄生电容放电维持第七时钟信号的高电平状态，反相输出模块维持低电平的目标时钟信号。
6)在t6时刻，第一时钟信号CLK1为低电平，第二时钟信号CLK2从低电平转化为高电平，上升沿控制模块中的第一PMOS管Q11导通，第一NMOS管Q21截止，上升沿控制模块输出的第三时钟信号CLK3为高电平；第四时钟信号CLK4为高电平，第五时钟信号CLK5为高电平，时钟控制单元中的第二PMOS管Q12截止，第二NMOS管Q22截止，时钟控制单元输出为悬空状态，传输单元的第三PMOS管Q13截止，第三NMOS管Q23导通，传输单元输出为悬空状态，时钟产生模块中的第四PMOS管Q14截止，第四NMOS管截止，此时，参考信号Va为高电平，对外释放电量，同时也通过寄生电容放电维持第七时钟信号的高电平状态，反相输出模块维持低电平的目标时钟信号。
7)在t7时刻，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，上升沿控制模块中的第一PMOS管Q11导通，第一NMOS管Q21截止，上升沿控制模块输出的第三时钟信号为高电平；第四时钟信号CLK4为高电平，第五时钟信号CLK5从高电平转换为低电平，时钟控制单元中的第二PMOS管Q12截止，第二NMOS管Q22导通，时钟控制单元输出的中间时钟信号CLK*为低电平，传输单元的第三PMOS管Q13导通，第三NMOS管Q23截止，传输单元输出的第六时钟信号CLK6为高电平；因第三时钟信号CLK3为高电平且第六时钟信号CLK6为高电平，时钟产生模块中的第四PMOS管Q14截止，第四NMOS管Q24导通，时钟产生模块输出的第七时钟信号CLK7从高电平转化为低电平，反相输出模块中的第五PMOS管Q15导通，第五NMOS管Q25截止，反相输出模块输出高电平的目标时钟信号。
本申请还提供一种产生时钟信号的方法，应用于如前提供的产生时钟信号的电路，包括：
通过上升沿控制模块产生第三时钟信号；
通过下降沿控制模型产生第六时钟信号；
通过时钟产生模块对第三时钟信号及第六时钟信号进行逻辑转换处理，得到第七时钟信号；
基于反相输出模块对第七时钟信号进行反相处理，得到目标时钟信号。
详细地，通过时钟产生模块对第三时钟信号及第六时钟信号进行逻辑转换处理，得到第七时钟信号的步骤，包括：当第三时钟信号从高电平转换为低电平且第六时钟信号为低电平，第四PMOS管导通，第四NMOS管截止，第七时钟信号从低电平转换为高电平；当第三时钟信号为高电平且第六时钟信号从低电平转换为高电平，第四PMOS管截止，第四NMOS管导通，第七时钟信号从高电平转换为低电平。
详细地，该方法还包括，通过缓冲延迟支路对第一时钟信号进行延迟缓冲，得到N个延迟各异的第五时钟信号，当第五时钟信号从高电平转换为低电平且为N个延迟的时钟信号，时钟产生模块对应的输出N个延迟的第七时钟信号。需要说明的是，结合图2和图3可知，通过控制时钟控制单元中的N个开关K1的闭合顺序与N个延迟各异的第五时钟信号，产生多个不同延迟的中间时钟信号CLK*，从而产生多个延迟不同的第七时钟信号CLK7。
在本发明的另一可选实施例中，如图6所示，延迟缓冲模块还接第四时钟信号，对第四时钟信号进行缓冲延迟，得到N个延迟各异的第二时钟信号。需要强调的是，如图7所示，在上升沿控制模块和下降沿控制模块上添加相应的延迟缓冲模块完成多个延迟的时钟沿产生，在通过如前所描述的时钟产生模块结合上升沿控制模块和下降沿控制模块产生具有调整功能的第七时钟信号。
本申请提供一种产生时钟信号的电路及方法，该电路包括：上升沿控制模块，接第一时钟信号和第二时钟信号并根据第一时钟信号和第二时钟信号产生第三时钟信号；下降沿控制模块，接第四时钟信号和第五时钟信号并根据第四时钟信号和第五时钟信号产生第六时钟信号，时钟产生模块接第三时钟信号和第六时钟信号，根据第三时钟信号和第六时钟信号产生第七时钟信号，反相输出模块对第七时钟信号进行反相处理并对外输出。本申请设计了开环的时钟信号产生电路，没有闭环的反馈电路，易于控制，产生的目标时钟信号不需要稳定时间，通过多路时钟缓冲链的设计，通过缓冲时间控制相应的上升沿和下降沿的时刻，从而实现时钟信号的上升沿和下降沿的精细调整，得到一个满足生产系统的目标时钟信号。
上述实施例仅示例性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，但凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种产生时钟信号的电路，其特征在于，包括:
上升沿控制模块，接第一时钟信号和第二时钟信号，根据所述第一时钟信号和所述第二时钟信号产生第三时钟信号；
下降沿控制模块，接第四时钟信号和第五时钟信号，根据所述第四时钟信号及所述第五时钟信号产生第六时钟信号；
时钟产生模块，接所述第三时钟信号和所述第六时钟信号，基于所述第三时钟信号和所述第六时钟信号产生第七时钟信号；
反相输出模块，接所述第七时钟信号，对所述第七时钟信号进行反相输出，得到目标时钟信号。
2.根据权利要求1所述的产生时钟信号的电路，其特征在于，所述上升沿控制模块包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极接电源电压，所述第一PMOS管的栅极接所述第一时钟信号，所述第一PMOS管的漏极接所述第一NMOS管的漏极，所述第一NMOS管的栅极接所述第一PMOS管的栅极，所述第一NMOS管的源极接所述第二时钟信号，其中，所述第一PMOS管的漏极输出所述第三时钟信号。
3.根据权利要求2所述的产生时钟信号的电路，其特征在于，所述下降沿控制模块包括时钟控制单元和传输单元，所述时钟控制单元接所述第四时钟信号和所述第五时钟信号，根据所述第四时钟信号和所述第五时钟信号产生中间时钟信号，所述传输单元接所述中间时钟信号，通过对所述中间时钟信号进行逻辑转换处理，得到所述第六时钟信号。
4.根据权利要求3所述的产生时钟信号的电路，其特征在于，所述产生时钟信号的电路还包括缓冲延迟模块，所述缓冲延迟模块具有N个不同延迟的缓冲延迟支路，通过所述缓冲延迟模块对所述第一时钟信号进行缓冲延迟，得到N个延迟各异的所述第五时钟信号。
5.根据权利要求4所述的产生时钟信号的电路，其特征在于，所述时钟控制单元包括第二PMOS管、N个第二NMOS管及N个开关，所述第二PMOS管的源极接所述电源电压，所述第二PMOS管的栅极接所述第四时钟信号，所述第二PMOS管的漏极分别接N个所述第二NMOS管的漏极，N个所述第二NMOS管的栅极与N个所述开关的第一端一一对应连接，N个所述开关的第二端接所述第二PMOS管的栅极，N个所述NMOS管的源极与N个所述第五时钟信号一一对应连接，其中，所述第二PMOS管的漏极输出所述中间时钟信号。
6.根据权利要求4所述的产生时钟信号的电路，其特征在于，所述传输单元包括第三PMOS管及第三NMOS管，所述第三PMOS管的源极接所述电源电压，所述第三PMOS管的栅极接所述中间时钟信号，所述第三PMOS管的漏极接所述第三NMOS管的漏极，所述第三NMOS管的栅极接所述第三PMOS管的栅极，所述第三NMOS管的源极接地，其中，所述第三PMOS管的漏极输出所述第六时钟信号。
7.根据权利要求6所述的产生时钟信号的电路，其特征在于，所述时钟产生模块包括第四PMOS管及第四NMOS管，所述第四PMOS管的源极接所述电源电压，所述第四PMOS管的栅极接所述第三时钟信号，所述第四PMOS管的漏极接所述第四NMOS管的漏极，所述第四NMOS管的栅极接所述第六时钟信号，所述第四NMOS管的源极接地，其中，所述第四PMOS管的漏极输出所述第七时钟信号。
8.根据权利要求2所述的产生时钟信号的电路，其特征在于，所述反相输出模块包括第五PMOS管及第五NMOS管，所述第五PMOS管的源极接所述电源电压，所述第五PMOS管的栅极接所述第七时钟信号，所述第五PMOS管的漏极接所述第五NMOS管的漏极，所述第五NMOS管的栅极接所述第五PMOS管的栅极，所述第五NMOS管的源极接地，其中，所述第五PMOS管的漏极输出所述目标时钟信号。
9.一种产生时钟信号的方法，其特征在于，应用于权利要求1至8任一项所述的产生时钟信号的电路，包括：
通过所述上升沿控制模块产生所述第三时钟信号；
通过所述下降沿控制模型产生所述第六时钟信号；
通过所述时钟产生模块对所述第三时钟信号及所述第六时钟信号进行逻辑转换处理，得到所述第七时钟信号；
基于所述反相输出模块对所述第七时钟信号进行反相处理，得到所述目标时钟信号。
10.根据权利要求9所述的产生时钟信号的方法，其特征在于，通过所述时钟产生模块对所述第三时钟信号及所述第六时钟信号进行逻辑转换处理，得到所述第七时钟信号的步骤，包括：
当所述第三时钟信号从高电平转换为低电平且所述第六时钟信号为低电平，所述第四PMOS管导通，所述第四NMOS管截止，所述第七时钟信号从低电平转换为高电平；
当所述第三时钟信号为高电平且所述第六时钟信号从低电平转换为高电平，所述第四PMOS管截止，所述第四NMOS管导通，所述第七时钟信号从高电平转换为低电平。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311142855.3A CN117277996A (zh) | 2023-09-06 | 2023-09-06 | 一种产生时钟信号的电路及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311142855.3A CN117277996A (zh) | 2023-09-06 | 2023-09-06 | 一种产生时钟信号的电路及方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117277996A true CN117277996A (zh) | 2023-12-22 |
Family
ID=89201824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311142855.3A Pending CN117277996A (zh) | 2023-09-06 | 2023-09-06 | 一种产生时钟信号的电路及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117277996A (zh) |
-
2023
- 2023-09-06 CN CN202311142855.3A patent/CN117277996A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107819468B (zh) | 自举开关电路 | |
| KR101199574B1 (ko) | 아날로그 디지털 변환기 | |
| US6633188B1 (en) | Sense amplifier-based flip-flop with asynchronous set and reset | |
| TWI231095B (en) | Buffer circuit, buffer tree and semiconductor device | |
| US7633329B2 (en) | Single signal-to-differential signal converter and converting method | |
| JP2019097179A (ja) | 待ち時間が短い電圧昇圧回路を備えた電圧レベルシフタ | |
| JP2007281876A (ja) | 比較回路及びその増幅回路 | |
| CN110061724A (zh) | 比较器电路 | |
| JP3986103B2 (ja) | 半導体集積回路 | |
| US7884644B1 (en) | Techniques for adjusting level shifted signals | |
| US8149038B1 (en) | Techniques for phase adjustment | |
| US6198328B1 (en) | Circuit configuration for producing complementary signals | |
| US20070046354A1 (en) | Delay adjustment circuit and synchronous semiconductor device having the delay adjustment circuit | |
| CN114629478A (zh) | 多级信号选择电路、时序调整系统及方法 | |
| CN117277996A (zh) | 一种产生时钟信号的电路及方法 | |
| JP2004214717A (ja) | フリップフロップ | |
| US6025747A (en) | Logic signal selection circuit | |
| JPH0645892A (ja) | 信号遅延回路 | |
| CN107404316B (zh) | 信号复用装置 | |
| KR20030021429A (ko) | 위상 분할 회로 | |
| US6496039B1 (en) | Clocked half-rail differential logic | |
| JP4724514B2 (ja) | 論理回路 | |
| US6859072B2 (en) | Method for clock control of clocked half-rail differential logic with sense amplifier and single-rail logic | |
| US9887552B2 (en) | Fine timing adjustment method | |
| WO2023284395A1 (zh) | 电压转换电路与存储器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |