CN114629478A - 多级信号选择电路、时序调整系统及方法 - Google Patents

多级信号选择电路、时序调整系统及方法 Download PDF

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姜玉洁
龚正辉
吴旭凡
单毅
陈晓杰
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    • H03K17/28—Modifications for introducing a time delay before switching
    • H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches

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Abstract

本发明提供一种多级信号选择电路、时序调整系统及方法，包括：多级信号选择模块，对输入信号进行多级延迟，输出多级延迟信号；选通模块，基于控制信号选择对应的延迟信号输出；时序调整电路，基于多级信号选择电路输出的时钟信号对超导控制信号进行采样，以得到用于CMOS电路的控制信号。本发明的多级信号选择电路、时序调整系统及方法解决了超导电路与CMOS电路信号交换及同步的时序调节问题，针对时钟信号等需要延迟的信号进行时序上的选择和延迟调节，更加有效地满足CMOS电路及SRAM的工作需求。

Description

多级信号选择电路、时序调整系统及方法
技术领域
本发明涉及超导技术领域，特别是涉及一种多级信号选择电路、时序调整系统及方法。
背景技术
超导电路技术是未来计算机重要发展方向，国内外有不少机构均在开展超导元器件及其计算机等研发工作。现有超导电路元器件设计大都基于“行波流水”特性，所有信号都是同一时刻到达同一时刻结束，没有传统的触发器概念，致使实现寄存器功能比较困难，无法有效的进行时序调节。
因此，如何解决超导电路和CMOS电路间信号交换及同步问题，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种多级信号选择电路、时序调整系统及方法，用于解决现有技术中超导电路和CMOS电路间信号难以交换及同步的问题。
为实现上述目的及其他相关目的，本发明提供一种多级信号选择电路，所述多级信号选择电路至少包括：
多级信号选择模块及选通模块；
所述多级信号选择模块接收输入信号，对所述输入信号进行多级延迟，输出多级延迟信号；
所述选通模块连接所述多级信号选择模块的输出端，并接收控制信号，基于所述控制信号选择对应的延迟信号输出。
可选地，所述多级信号选择模块包括2n个依次级联的延迟单元，n为大于等于1的奇数。
可选地，奇数级延迟单元包括第一PMOS管及第一NMOS管；所述第一PMOS管的源极连接电源电压；所述第一PMOS管的漏极与所述第一NMOS管的漏极相连，并输出延迟信号；所述第一NMOS管的源极接地；所述第一PMOS管及所述第一NMOS管的栅极相连，并接收前级输出信号。
更可选地，所述第一PMOS管的衬底连接所述电源电压，所述第一NMOS管的衬底接地。
可选地，奇数级延迟单元包括第二PMOS管、第三PMOS管、第二NMOS管及第三NMOS管；所述第二PMOS管的源极连接电源电压；所述第二PMOS管的漏极连接所述第三PMOS管的源极，并连接至所述第二NMOS管的源极及所述第三NMOS管的漏极；所述第三PMOS管的漏极与所述第二NMOS管的漏极相连，并输出延迟信号；所述第二NMOS管的源极与所述第三NMOS管的漏极连接；所述第三NMOS管的源极接地；所述第二PMOS管、所述第三PMOS管、所述第二NMOS管及所述第三NMOS管的栅极相连，并接收前级输出信号。
更可选地，所述第二PMOS管及所述第三PMOS管的衬底连接所述电源电压，所述第二NMOS管及所述第三NMOS管的衬底接地。
更可选地，偶数级延迟单元在奇数级延迟单元的输出端增加两级串联的反相器。
可选地，所述选通模块包括译码器及多个选通支路；所述译码器对所述控制信号进行译码，得到各选通支路的选通信号；各选通支路与所述多级延迟信号一一对应，并基于对应的选通信号选择相应的延迟信号输出。
可选地，所述输入信号为时钟信号。
为实现上述目的及其他相关目的，本发明还提供一种时序调整系统，所述时序调整系统至少包括：
上述多级信号选择电路及时序调整电路；
所述多级信号选择电路接收时钟信号，对所述时钟信号进行延迟，得到多级延迟信号，并基于控制信号选择相应的延迟信号输出；
所述时序调整电路接收所述多级信号选择电路的输出信号及超导控制信号，基于所述多级信号选择电路输出的时钟信号对所述超导控制信号进行采样，以得到用于CMOS电路的控制信号。
为实现上述目的及其他相关目的，本发明还提供一种时序调整方法，所述时序调整方法至少包括：
对时钟信号进行多级延迟，得到多级延迟信号，并基于控制信号选择相应的延迟信号输出；
基于延迟信号对超导控制信号进行采样，以得到用于CMOS电路的控制信号。
如上所述，本发明的多级信号选择电路、时序调整系统及方法，具有以下有益效果：
本发明的多级信号选择电路、时序调整系统及方法解决了超导电路与CMOS电路信号交换及同步的时序调节问题，针对时钟信号等需要延迟的信号进行时序上的选择和延迟调节，更加有效地满足CMOS电路及SRAM的工作需求。
附图说明
图1显示为本发明的多级信号选择电路的结构示意图。
图2显示为本发明的多级信号选择模块的结构示意图。
图3显示为本发明的延迟单元的一种结构示意图。
图4显示为本发明的延迟单元的另一种结构示意图。
图5显示为本发明的最后一级延迟单元的一种结构示意图。
图6显示为本发明的延迟信号之间延迟时间的相对关系示意图。
图7显示为本发明的时序调整系统的结构示意图。
图8显示为本发明的时序调整系统及方法调整时序的原理示意图。
元件标号说明
1 多级信号选择电路
11 多级信号选择模块
111a 奇数级延迟单元
111b 偶数级延迟单元
12 步骤
2 时序调整电路
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1所示，本发明提供一种多级信号选择电路1，所述多级信号选择电路1包括：
多级信号选择模块11及选通模块12。
如图1所示，所述多级信号选择模块11接收输入信号，对所述输入信号进行多级延迟，输出多级延迟信号。
具体地，在本实施例中，所述输入信号为时钟信号CLK，在实际使用中任意信号均适用。
具体地，如图2所示，所述多级信号选择模块11包括2n个依次级联的延迟单元，各级延迟单元输出对应的延迟信号，其中，n为大于等于1的奇数。
更具体地，各奇数级延迟单元111a的结构相同，可以通过调整每个延迟单元中器件的参数来控制延迟时间，本实施例仅以第一级的延迟单元为例。作为示例，如图3所示，第一级延迟单元111a包括第一PMOS管P1及第一NMOS管N1；所述第一PMOS管P1的源极连接电源电压VDD，漏极连接所述第一NMOS管N1的漏极；所述第一NMOS管N1的源极接地VSS；所述第一PMOS管P1及所述第一NMOS管N1的栅极相连，并连接所述时钟信号CLK(第三级及其以后的奇数级延迟单元接收前级延迟单元的输出信号)；所述第一PMOS管P1的漏极与所述第一NMOS管N1的漏极输出对应的延迟信号CLK1。在本实施例中，所述第一PMOS管P1的衬底连接所述电源电压VDD，所述第一NMOS管N1的衬底接地VSS。作为另一示例，第一级延迟单元111a包括第二PMOS管P2、第三PMOS管P3、第二NMOS管N2及第三NMOS管N3；所述第二PMOS管P2的源极连接电源电压VDD；所述第二PMOS管P2的漏极连接所述第三PMOS管P3的源极，并连接至所述第二NMOS管的源极N2及所述第三NMOS管N3的漏极；所述第三PMOS管P3的漏极与所述第二NMOS管N2的漏极相连，并输出对应的延迟信号CLK1；所述第二NMOS管N2的源极与所述第三NMOS管N3的漏极连接；所述第三NMOS管N3的源极接地VSS；所述第二PMOS管P2、所述第三PMOS管P3、所述第二NMOS管N2及所述第三NMOS管N3的栅极相连，并接收所述时钟信号CLK(第三级及其以后的奇数级延迟单元接收前级延迟单元的输出信号)。在本实施例中，所述第二PMOS管P2及所述第三PMOS管P3的衬底连接所述电源电压VDD，所述第二NMOS管N2及所述第三NMOS管N3的衬底接地VSS。
更具体地，各偶数级延迟单元111b的结构相同，在奇数级延迟单元结构的基础上，各偶数级延迟单元111b在其输出端增加两级串联的反相器，可以通过调整每个延迟单元中器件的参数来控制延迟时间使偶数级延迟单元的延迟时间与奇数级延迟单元的延迟时间保持一致，本实施例仅以第2n级延迟单元为例。如图5所示，以2个P MOS管和2个N MOS管构成的反相器组合为例，第一反相器not1的输入端连接最后一级延迟单元中第三PMOS管P3及第二NMOS管N2的漏极，第二反相器not2的输入端连接所述第一反相器not1的输出端，所述第二反相器not2输出对应延迟信号CLK2n。由此，可减少过冲且不会对偶数级延迟单元111b的延迟时间造成影响。
需要说明的是，偶数级延迟单元的结构也可在图3所示的奇数级延迟单元的基础上增加两级串联的反相器，在此不一一赘述。
具体地，设所述时钟信号CLK的周期为t，每个延迟单元输出和输入间的延迟时间为t0，那么第2n个延迟单元(最后一级延迟单元)输出的时钟信号CLK2n与最初的时钟信号CLK之间延迟时间为2nt0；第n个延迟单元输出的时钟信号CLKn与最初的时钟信号CLK之间延迟时间为t/2+nt0。如图6所示，时钟信号CLK经过第一级延时单元后得到延迟信号CLK1，由于延迟信号CLK1经过了反相及延时，因此，延迟信号CLK1与原时钟信号CLK的延迟时间为t/2+t0；延迟信号CLK1经过第二级延时单元后得到延迟信号CLK2，由于延迟信号CLK2经过了反相及延时，因此，延迟信号CLK2与原时钟信号CLK的延迟时间为2t0，其它延迟信号的延迟时间依次类推，在此不一一赘述。
需要说明的是，在本实施例中，多级延迟信号CLK_D[2n:1]包括2n个信号，在实际使用中，可根据需要选择2n个信号中的部分信号输出。
如图1所示，所述选通模块12连接所述多级信号选择模块11的输出端，并接收控制信号，基于所述控制信号选择对应的延迟信号输出，从而起到时序调节作用。
具体地，在本实施例中，所述控制信号包括TR1、TR2、TR3及TR4，在实际使用中可根据所述多级信号选择模块11输出的信号数量设定控制信号的数量，不以本实施例为限。作为示例，所述选通模块12包括译码器及多个选通支路(图中未显示)；所述译码器对所述控制信号进行译码，得到各选通支路的选通信号；各选通支路与所述多级延迟信号一一对应，并基于对应的选通信号选择相应的延迟信号输出，记为CLK_D。
实施例二
如图7所示，本实施例提供一种时序调整系统，所述时序调整系统包括：
多级信号选择电路1及时序调整电路2。
如图7所示，所述多级信号选择电路1接收时钟信号CLK，对所述时钟信号CLK进行延迟，得到多级延迟信号，并基于控制信号选择相应的延迟信号CLK_D输出。
具体地，所述多级信号选择电路11的结构及原理参见实施例一，在此不一一赘述。
如图7所示，所述时序调整电路2接收所述多级信号选择电路1的输出信号CLK_D及超导控制信号CTL_SFQ，基于所述多级信号选择电路1输出的时钟信号CLK_D对所述超导控制信号CTL_SFQ进行采样，以得到用于CMOS电路的控制信号CTL_CMOS。
具体地，如图8所示，获取第一超导控制信号CEB_SFQ，以所述多级信号选择电路1输出的时钟信号CLK_D的上升沿对第一超导控制信号CEB_SFQ进行采样，采集到高电平则输出高电平，采集到低电平则输出低电平，进而得到第一控制信号CEB_SRAM(在本实施例中，用于SRAM电路中)，所述第一控制信号CEB_SRAM的时序由所述时钟信号CLK_D的上升沿决定，以此可实现超导电路与CMOS电路信号交换及同步的时序调节；同样的，获取第二超导控制信号READB_SFQ，以所述多级信号选择电路1输出的时钟信号CLK_D的上升沿对第二超导控制信号READB_SFQ进行采样，得到第二控制信号READB_SRAM；获取第三超导控制信号WRITEB_SFQ，以所述多级信号选择电路1输出的时钟信号CLK_D的上升沿对第三超导控制信号WRITEB_SFQ进行采样，得到第三控制信号WRITEB_SRAM。
实施例三
本实施例提供一种时序调整方法，所述时序调整方法包括：
对时钟信号进行多级延迟，得到多级延迟信号，并基于控制信号选择相应的延迟信号输出；基于延迟信号对超导控制信号进行采样，以得到用于CMOS电路的控制信号。
具体地，可采用实施例二的时序调整系统实现本发明的时序调整方法，具体原理在此不一一赘述。
本发明的多级信号选择电路、时序调整系统及方法通过增加可控延迟来满足超导电路访问SRAM或其他CMOS电路的时序要求，更加有效地满足CMOS电路及SRAM的工作需求。
综上所述，本发明提供一种多级信号选择电路、时序调整系统及方法，包括：多级信号选择模块接收输入信号，对所述输入信号进行多级延迟，输出多级延迟信号；选通模块连接所述多级信号选择模块的输出端，并接收控制信号，基于所述控制信号选择对应的延迟信号输出；时序调整电路接收所述多级信号选择电路的输出信号及超导控制信号，基于所述多级信号选择电路输出的时钟信号对所述超导控制信号进行采样，以得到用于CMOS电路的控制信号。本发明的多级信号选择电路、时序调整系统及方法解决了超导电路与CMOS电路信号交换及同步的时序调节问题，针对时钟信号等需要延迟的信号进行时序上的选择和延迟调节，更加有效地满足CMOS电路及SRAM的工作需求。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种多级信号选择电路，其特征在于，所述多级信号选择电路至少包括：
多级信号选择模块及选通模块；
所述多级信号选择模块接收输入信号，对所述输入信号进行多级延迟，输出多级延迟信号；
所述选通模块连接所述多级信号选择模块的输出端，并接收控制信号，基于所述控制信号选择对应的延迟信号输出。
2.根据权利要求1所述的多级信号选择电路，其特征在于：所述多级信号选择模块包括2n个依次级联的延迟单元，n为大于等于1的奇数。
3.根据权利要求1所述的多级信号选择电路，其特征在于：奇数级延迟单元包括第一PMOS管及第一NMOS管；所述第一PMOS管的源极连接电源电压；所述第一PMOS管的漏极与所述第一NMOS管的漏极相连，并输出延迟信号；所述第一NMOS管的源极接地；所述第一PMOS管及所述第一NMOS管的栅极相连，并接收前级输出信号。
4.根据权利要求3所述的多级信号选择电路，其特征在于：所述第一PMOS管的衬底连接所述电源电压，所述第一NMOS管的衬底接地。
5.根据权利要求1所述的多级信号选择电路，其特征在于：奇数级延迟单元包括第二PMOS管、第三PMOS管、第二NMOS管及第三NMOS管；所述第二PMOS管的源极连接电源电压；所述第二PMOS管的漏极连接所述第三PMOS管的源极，并连接至所述第二NMOS管的源极及所述第三NMOS管的漏极；所述第三PMOS管的漏极与所述第二NMOS管的漏极相连，并输出延迟信号；所述第二NMOS管的源极与所述第三NMOS管的漏极连接；所述第三NMOS管的源极接地；所述第二PMOS管、所述第三PMOS管、所述第二NMOS管及所述第三NMOS管的栅极相连，并接收前级输出信号。
6.根据权利要求5所述的多级信号选择电路，其特征在于：所述第二PMOS管及所述第三PMOS管的衬底连接所述电源电压，所述第二NMOS管及所述第三NMOS管的衬底接地。
7.根据权利要求2-6任意一项所述的多级信号选择电路，其特征在于：偶数级延迟单元在奇数级延迟单元的输出端增加两级串联的反相器。
8.根据权利要求1所述的多级信号选择电路，其特征在于：所述选通模块包括译码器及多个选通支路；所述译码器对所述控制信号进行译码，得到各选通支路的选通信号；各选通支路与所述多级延迟信号一一对应，并基于对应的选通信号选择相应的延迟信号输出。
9.根据权利要求1所述的多级信号选择电路，其特征在于：所述输入信号为时钟信号。
10.一种时序调整系统，用于超导电路访问CMOS电路，其特征在于，所述时序调整系统至少包括：
如权利要求1-9任意一项所述的多级信号选择电路及时序调整电路；
所述多级信号选择电路接收时钟信号，对所述时钟信号进行延迟，得到多级延迟信号，并基于控制信号选择相应的延迟信号输出；
所述时序调整电路接收所述多级信号选择电路的输出信号及超导控制信号，基于所述多级信号选择电路输出的时钟信号对所述超导控制信号进行采样，以得到用于CMOS电路的控制信号。
11.一种时序调整方法，用于超导电路访问CMOS电路，其特征在于，所述时序调整方法至少包括：
对时钟信号进行多级延迟，得到多级延迟信号，并基于控制信号选择相应的延迟信号输出；
基于延迟信号对超导控制信号进行采样，以得到用于CMOS电路的控制信号。
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