JP7278222B2 - シフトレジスタ、その駆動方法及びゲート駆動回路、表示装置 - Google Patents

Description

本願は、２０１８年０６月１１日に中国特許庁に提出した出願番号が２０１８１０５９７２６６．７、発明の名称が「シフトレジスタ、その駆動方法及びゲート駆動回路、表示装置」の中国特許出願の優先権を主張し、その全内容が引用により本願に組み込まれる。

本開示は、表示技術分野に関し、特にシフトレジスタ、その駆動方法及びゲート駆動回路、表示装置に関する。

近年、表示分野の活発な発展に伴い、表示パネルの低コスト化が要求されており、パネルの製造コストをどのように効果的に削減するかは、パネル開発者の競争力の強さに関係している。表示パネルの製造コストを削減させるために、当業者は表示パネルの縁部を利用してゲート駆動回路（Ｇａｔｅ－ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、ＧＯＡ）を設計する。具体的には、シフトレジスタをアレイ基板に集積させ、表示段階において、各行のシフトレジスタは表示のためにこの行の画素を駆動する。ＧＯＡがアレイ基板と同じ製造プロセスで完成できるため、製造コストを削減させる。さらに、従来のチップオンフィルム（Ｃｈｉｐ ｏｎ Ｆｉｌｍ、ＣＯＦ）及びチップオングラス（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ、ＣＯＧ）プロセスに比べて、ＧＯＡ技術は、表示パネルの集積度を高め、現在の狭額縁化デザインのニーズに応えられる。

本開示の実施例によるシフトレジスタは、
入力信号端子の信号に応答して、第１基準信号端子の信号を第１ノードに供給するように構成される入力回路と、
前記入力信号端子、クロック信号端子及び第２制御クロック信号端子の信号に応答して、第２ノードの信号を制御するように構成される第１制御回路と、
前記第２ノードの信号に応答して、第２基準信号端子の信号を前記第１ノードに供給するように構成されるリセット回路と、
第１制御クロック信号端子、前記第２制御クロック信号端子及び前記第１ノードの信号に応答して、第３ノードの信号を制御するように構成される第２制御回路と、
前記第１ノードの信号に応答して、前記クロック信号端子の信号を前記出力信号端子に供給するとともに、前記第３ノードの信号に応答して、前記第２基準信号端子の信号を前記出力信号端子に供給するように構成される出力回路と、を備える。

本開示の実施例では、リセット信号端子の信号に応答して、前記第２基準信号端子の信号をそれぞれ前記第１ノード及び前記出力信号端子に供給するように構成されるリセット制御回路をさらに備えるようにしてもよい。

本開示の実施例では、前記入力回路は、第１スイッチングトランジスタを備え、
前記第１スイッチングトランジスタのゲートが前記入力信号端子に結合され、前記第１スイッチングトランジスタの第１極が前記第１基準信号端子に結合され、前記第１スイッチングトランジスタの第２極が前記第１ノードに結合されるようにしてもよい。

本開示の実施例では、前記出力回路は、第２スイッチングトランジスタ、第６スイッチングトランジスタ及びコンデンサを備え、
前記第２スイッチングトランジスタのゲートが前記第１ノードに結合され、前記第２スイッチングトランジスタの第１極が前記クロック信号端子に結合され、前記第２スイッチングトランジスタの第２極が前記出力信号端子に結合され、
前記第６スイッチングトランジスタのゲートが前記第３ノードに結合され、前記第６スイッチングトランジスタの第１極が前記第２基準信号端子に結合され、前記第６スイッチングトランジスタの第２極が前記出力信号端子に結合され、
前記コンデンサは、前記第１ノードと前記出力信号端子との間に結合されるようにしてもよい。

本開示の実施例では、前記第２制御回路は、第３スイッチングトランジスタ、第４スイッチングトランジスタ及び第５スイッチングトランジスタを備え、
前記第３スイッチングトランジスタのゲート及び第１極が、いずれも前記第１制御クロック信号端子に結合され、前記第３スイッチングトランジスタの第２極が前記第３ノードに結合され、
前記第４スイッチングトランジスタのゲート及び第１極が、いずれも前記第２制御クロック信号端子に結合され、前記第４スイッチングトランジスタの第２極が前記第３ノードに結合され、
前記第５スイッチングトランジスタのゲートが前記第１ノードに結合され、前記第５スイッチングトランジスタの第１極が前記第３基準信号端子に結合され、前記第５スイッチングトランジスタの第２極が前記第３ノードに結合され、
前記第５スイッチングトランジスタの幅長比が、前記第３スイッチングトランジスタの幅長比及び前記第４スイッチングトランジスタの幅長比より大きいようにしてもよい。

本開示の実施例では、前記リセット回路は、第７スイッチングトランジスタを備え、
前記第７スイッチングトランジスタのゲートが前記第２ノードに結合され、前記第７スイッチングトランジスタの第１極が前記第２基準信号端子に結合され、前記第７スイッチングトランジスタの第２極が前記第１ノードに結合されるようにしてもよい。

本開示の実施例では、前記第１制御回路は、第８スイッチングトランジスタ、第９スイッチングトランジスタ及び第１０スイッチングトランジスタを備え、
前記第８スイッチングトランジスタのゲート及び第１極が、いずれも前記第２制御クロック信号端子に結合され、前記第８スイッチングトランジスタの第２極が前記第２ノードに結合され、
前記第９スイッチングトランジスタのゲートが前記入力信号端子に結合され、前記第９スイッチングトランジスタの第１極が第３基準信号端子に結合され、前記第９スイッチングトランジスタの第２極が前記第２ノードに結合され、
前記第１０スイッチングトランジスタのゲートが前記クロック信号端子に結合され、前記第１０スイッチングトランジスタの第１極が前記第３基準信号端子に結合され、前記第１０スイッチングトランジスタの第２極が前記第２ノードに結合され、
前記第８スイッチングトランジスタの幅長比が、前記第９スイッチングトランジスタの幅長比及び前記第１０スイッチングトランジスタの幅長比より小さいようにしてもよい。

本開示の実施例では、前記リセット制御回路は、第１１スイッチングトランジスタ及び第１２スイッチングトランジスタを備え、
前記第１１スイッチングトランジスタのゲートが前記リセット信号端子に結合され、前記第１１スイッチングトランジスタの第１極が前記第２基準信号端子に結合され、前記第１１スイッチングトランジスタの第２極が前記第１ノードに結合され、
前記第１２スイッチングトランジスタのゲートが前記リセット信号端子に結合され、前記第１２スイッチングトランジスタの第１極が前記第２基準信号端子に結合され、前記第１２スイッチングトランジスタの第２極が前記出力信号端子に結合されるようにしてもよい。

本開示の実施例は、ゲート駆動回路をさらに提供し、該ゲート駆動回路は、カスケード接続される複数の上記シフトレジスタを備え、
第１段シフトレジスタの入力信号端子が第１フレームトリガー信号端子に結合され、
第２段シフトレジスタの入力信号端子が第２フレームトリガー信号端子に結合され、
隣接する３段のシフトレジスタごとに、３番目のシフトレジスタの入力信号端子が第１个シフトレジスタの出力信号端子に結合される。

本開示の実施例は、上記ゲート駆動回路を備える表示装置をさらに提供する。

本開示の実施例は、上記シフトレジスタの駆動方法をさらに提供し、該駆動方法は、
前記入力回路は、入力信号端子の信号に応答して、第１基準信号端子の信号を第１ノードに供給し、前記第１制御回路は、前記入力信号端子の信号に応答して、第２ノードの信号を制御し、前記第２制御回路は、前記第１ノードの信号に応答して、第３ノードの信号を制御し、前記出力回路は、前記第１ノードの信号に応答して、前記クロック信号端子の信号を前記出力信号端子に供給する第１段階と、
前記出力回路は、前記第１ノードの信号に応答して、前記クロック信号端子の信号を前記出力信号端子に供給し、前記第１制御回路は、クロック信号端子の信号に応答して、第２ノードの信号を制御し、前記第２制御回路は、前記第１ノードの信号に応答して、第３ノードの信号を制御する第２段階と、
前記出力回路は、前記第１ノードの信号に応答して、前記クロック信号端子の信号を前記出力信号端子に供給するとともに、前記第３ノードの信号に応答して、前記第２基準信号端子の信号を前記出力信号端子に供給する第３段階と、を含む。

本開示の実施例によるいくつかのシフトレジスタの構造模式図である。 図１に示したシフトレジスタのいくつかの具体的な構造模式図である。 図２に示したシフトレジスタの駆動方法のフローチャートである。 図２に示したシフトレジスタの回路タイミング図である。 本開示の実施例による別のいくつかのシフトレジスタの構造模式図である。 図５に示したシフトレジスタのいくつかの具体的な構造模式図である。 図６に示したシフトレジスタの駆動方法のフローチャートである。 図６に示したシフトレジスタの回路タイミング図である。 本開示の実施例によるシフトレジスタの出力信号端子のレベル信号変化の一例の模式図である。 本開示の実施例によるシフトレジスタの出力信号端子のレベル信号変化の別の模式図である。 本開示の実施例によるいくつかのゲート駆動回路の構造模式図である。 図１１に示したゲート駆動回路における第１段～第８段シフトレジスタのカスケード駆動シミュレーションのタイミング図である。

本開示の実施例の目的、技術案及び利点をより明瞭にするために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明瞭で完全に説明する。明らかなように、説明する実施例は、本開示の実施例の一部に過ぎず、すべての実施例ではない。説明する本開示の実施例に基づいて、当業者が創造的な努力を必要とせずに想到し得るほかのすべての実施例は、本開示の特許範囲に属する。

別に定義しない限り、本開示に使用されている技術用語又は科学用語は、本開示の当業者が理解する一般的な意味である。本開示に使用されている「第１」、「第２」及び類似した単語は、いかなる順番、数量又は重要性を示すものでもなく、異なる構成部分を区別するために過ぎない。「備える」又は「含む」などの類似した単語は、この単語の前に記載される素子又は物品がこの単語の後に挙げられる素子又は物品及びその等同物を含むが、ほかの素子又は物品を排除しないことを意味する。「接続」又は「結合」などの類似した単語は、物理的又は機械的接続に限定されず、直接又は間接を問わず電気的接続を含む。

なお、図面の各図形のサイズ及び形状が実際な割合ではなく、本開示の内容を模式的に説明するために過ぎない。図面を通じて同じ又は類似した符号は、同じ又は類似した素子又は同じ又は類似した機能を有する素子を示す。

一般に、ＧＯＡ技術は、画素を行ごとに走査し、上段のシフトレジスタの出力信号端子のレベル信号が完全にプルダウンされるまでに、それに結合される下段のシフトレジスタが作動しないため、各シフトレジスタの出力信号端子のレベル信号のプルダウン速度が表示品質へ大きな影響を与える。

本開示の実施例によるいくつかのシフトレジスタは、図１に示すように、入力回路１０、第１制御回路２０、リセット回路３０、第２制御回路４０及び出力回路５０を備える。

入力回路１０は、入力信号端子ＩＮＰの信号に応答して、第１基準信号端子ＶＧＨの信号を第１ノードＮ１に供給するように構成され、入力回路１０は、それぞれ入力信号端子ＩＮＰ、第１基準信号端子ＶＧＨ及び第１ノードＮ１に結合される。

第１制御回路２０は、入力信号端子ＩＮＰ、クロック信号端子ＣＬＫ及び第２制御クロック信号端子ＣＬＫＢの信号に応答して、第２ノードＮ２の信号を制御するように構成され、第１制御回路２０は、それぞれ入力信号端子ＩＮＰ、クロック信号端子ＣＬＫ、第２制御クロック信号端子ＣＬＫＢ及び第２ノードＮ２に結合される。

リセット回路３０は、第２ノードＮ２の信号に応答して、第２基準信号端子ＶＳＳの信号を第１ノードＮ１に供給するように構成され、リセット回路３０は、それぞれ第２ノードＮ２、第２基準信号端子ＶＳＳ及び第１ノードＮ１に結合される。

第２制御回路４０は、第１制御クロック信号端子ＣＬＫＡ、第２制御クロック信号端子ＣＬＫＢ及び第１ノードＮ１の信号に応答して、第３ノードＮ３の信号を制御するように構成され、第２制御回路４０は、それぞれ第１制御クロック信号端子ＣＬＫＡ、第２制御クロック信号端子ＣＬＫＢ、第１ノードＮ１及び第３ノードＮ３に結合される。

出力回路５０は、第１ノードＮ１の信号に応答して、クロック信号端子ＣＬＫの信号を出力信号端子ＯＵＴＰに供給するとともに、第３ノードＮ３の信号に応答して、第２基準信号端子ＶＳＳの信号を出力信号端子ＯＵＴＰに供給するように構成され、出力回路５０は、それぞれ第１ノードＮ１、クロック信号端子ＣＬＫ、出力信号端子ＯＵＴＰ、第３ノードＮ３及び第２基準信号端子ＶＳＳに結合される。

本開示の実施例による上記シフトレジスタでは、出力回路１０は、第１ノードＮ１の信号に応答して、クロック信号端子ＣＬＫの信号を出力信号端子ＩＮＰに入力し、また、第２制御回路４０は、第１制御クロック信号端子ＣＬＫＡの信号に応答して、第３ノードＮ３の信号を制御し、さらに、出力回路５０は、第３ノードＮ３の信号に応答して、第２基準信号端子ＶＳＳの信号を出力信号端子ＯＵＴＰに供給する。それによって、クロック信号端子ＣＬＫの信号と第２基準信号端子ＶＳＳの信号の共同作用により、出力信号端子ＯＵＴＰに信号を出力させる。それにより、出力信号端子ＯＵＴＰのプルダウン時間を減少させて、画素の充電率を向上させ、画面の表示異常を効果的に改善する。

さらに、第２制御回路４０は、第１制御クロック信号端子ＣＬＫＡ、第２制御クロック信号端子ＣＬＫＢ及び第１ノードＮ１の信号に応答して、第３ノードＮ３の信号を制御し、また、出力回路５０は、第３ノードＮ３の信号に応答して、第２基準信号端子ＶＳＳの信号が出力信号端子ＯＵＴＰをプルダウンすることを防止することができ、それにより出力の安定性を確保する。

そのほか、第１制御回路２０は、入力信号端子ＩＮＰの信号に応答して、第２ノードＮ２の信号を制御し、又は、第１制御回路２０は、クロック信号端子ＣＬＫ、第２制御クロック信号端子ＣＬＫＢの信号に応答して、第２ノードＮ２の信号を制御することができ、第２ノードＮ２の信号に対する上記制御により、第１ノードＮ１がリセット回路３０を介してリークすることを防止することができ、第１ノードＮ１のレベル信号の安定性を確保し、さらに出力の安定性を確保する。

以下、特定の実施例にて本開示の実施例によるシフトレジスタを詳細に説明する。さらに、この特定の実施例は、本開示の実施例をよりよく解釈するためのものであり、本開示の実施例を制限しない。

本開示の実施例によるシフトレジスタでは、図２に示すように、入力回路１０は、第１スイッチングトランジスタＴ１を備え、
第１スイッチングトランジスタＴ１のゲートが入力信号端子ＩＮＰに結合され、第１スイッチングトランジスタＴ１の第１極が第１基準信号端子ＶＧＨに結合され、第１スイッチングトランジスタＴ１の第２極が第１ノードＮ１に結合されるものとしても構わない。

具体的に実施するとき、本開示の実施例では、図２に示すように、出力回路５０は、第２スイッチングトランジスタＴ２、第６スイッチングトランジスタＴ６及びコンデンサＣを備え、
第２スイッチングトランジスタＴ２のゲートが第１ノードＮ１に結合され、第２スイッチングトランジスタＴ２の第１極がクロック信号端子ＣＬＫに結合され、第２スイッチングトランジスタＴ２の第２極が出力信号端子ＯＵＴＰに結合され、
第６スイッチングトランジスタＴ６のゲートが第３ノードＮ３に結合され、第６スイッチングトランジスタＴ６の第１極が第２基準信号端子ＶＳＳに結合され、第６スイッチングトランジスタＴ６の第２極が出力信号端子ＯＵＴＰに結合され、
具体的に実施するとき、本開示の実施例では、図２に示すように、コンデンサＣは、第１ノードＮ１と出力信号端子ＯＵＴＰとの間に結合されるものとしても構わない。

第２制御回路４０は、第３スイッチングトランジスタＴ３、第４スイッチングトランジスタＴ４及び第５スイッチングトランジスタＴ５を備え、
第３スイッチングトランジスタＴ３のゲート及び第１極が、いずれも第１制御クロック信号端子ＣＬＫＡに結合され、第３スイッチングトランジスタＴ３の第２極が第３ノードＮ３に結合され、
第４スイッチングトランジスタＴ４のゲート及び第１極が、いずれも第２制御クロック信号端子ＣＬＫＢに結合され、第４スイッチングトランジスタＴ４の第２極が第３ノードＮ３に結合され、
第５スイッチングトランジスタＴ５のゲートが第１ノードＮ１に結合され、第５スイッチングトランジスタＴ５の第１極が第３基準信号端子ＶＳＳＬに結合され、第５スイッチングトランジスタＴ５の第２極が第３ノードＮ３に結合され、
さらに、第５スイッチングトランジスタＴ５の幅長比が、第３スイッチングトランジスタＴ３の幅長比及び第４スイッチングトランジスタＴ４の幅長比より大きいものとしても構わない。

具体的に実施するとき、本開示の実施例では、図２に示すように、リセット回路３０は、第７スイッチングトランジスタＴ７を備え、第７スイッチングトランジスタＴ７のゲートが第２ノードＮ２に結合され、第７スイッチングトランジスタＴ７の第１極が第２基準信号端子ＶＳＳに結合され、第７スイッチングトランジスタＴ７の第２極が第１ノードＮ１に結合されるものとしても構わない。

具体的に実施するとき、本開示の実施例では、図２に示すように、第１制御回路２０は、第８スイッチングトランジスタＴ８、第９スイッチングトランジスタＴ９及び第１０スイッチングトランジスタＴ１０を備え、
第８スイッチングトランジスタＴ８のゲート及び第１極が、いずれも第２制御クロック信号端子ＣＬＫＢに結合され、第８スイッチングトランジスタＴ８の第２極が第２ノードＮ２に結合され、
第９スイッチングトランジスタＴ９のゲートが入力信号端子ＩＮＰに結合され、第９スイッチングトランジスタＴ９の第１極が第３基準信号端子ＶＳＳＬに結合され、第９スイッチングトランジスタＴ９の第２極が第２ノードＮ２に結合され、
第１０スイッチングトランジスタＴ１０のゲートがクロック信号端子ＣＬＫに結合され、第１０スイッチングトランジスタＴ１０の第１極が第３基準信号端子ＶＳＳＬに結合され、第１０スイッチングトランジスタＴ１０の第２極が第２ノードＮ２に結合され、
第８スイッチングトランジスタＴ８の幅長比が、第９スイッチングトランジスタＴ９の幅長比及び第１０スイッチングトランジスタＴ１０の幅長比より小さいものとしても構わない。

以上は、本開示の実施例によるシフトレジスタにおける各回路の具体的な構造を例示的に説明するに過ぎず、具体的に実施するとき、各回路の具体的な構造は、本開示の特定の実施例による上記構造に制限されず、当業者が公知するほかの構造であってもよく、ここで限定しない。

具体的に実施するとき、製造プロセスの一致性のため、本開示の実施例では、図２に示すように、すべてのスイッチングトランジスタは、Ｎ型トランジスタとすることができる。なお、本開示の実施例は、シフトレジスタにおけるトランジスタがＮ型トランジスタである場合だけを例にして説明するが、トランジスタがＰ型トランジスタである場合は、設計原理が本開示と同じであり、本開示の特許範囲に属する。

具体的に実施するとき、本開示の実施例では、入力信号端子の有効パルス信号がハイレベル信号である場合、第１基準信号端子の信号は、ハイレベル信号であり、第２基準信号端子の信号は、ローレベル信号であり、第３基準信号端子の信号は、ローレベル信号である。一例として、図２及び図４に示すように、入力信号端子ＩＮＰのハイレベル信号は、その有効パルス信号として、Ｎ型の第１スイッチングトランジスタＴ１のオンを制御する。

又は、具体的に実施するとき、本開示の実施例では、入力信号端子の有効パルス信号がローレベル信号である場合、第１基準信号端子の信号は、ローレベル信号であり、第２基準信号端子の信号は、ハイレベル信号であり、第３基準信号端子の信号は、ハイレベル信号である。勿論、それは、実際な使用環境に応じて設計決定する必要があり、ここで限定しない。

具体的に実施するとき、本開示の実施例では、Ｎ型スイッチングトランジスタは、ハイレベル信号の作用によりオンし、ローレベル信号の作用によりオフし、Ｐ型スイッチングトランジスタは、ローレベル信号の作用によりオンし、ハイレベル信号の作用によりオフする。具体的に実施するとき、トランジスタのタイプに応じて、トランジスタの第１極をソース、第２極をドレインとし、又はトランジスタの第１極をドレイン、第２極をソースとすることができ、ここで特に区別しない。以下、特定の実施例を説明するときに、スイッチングトランジスタがＮ型薄膜トランジスタである場合を例にして説明する。

なお、本開示の実施例において記載される信号のレベル信号は、そのロジックレベル信号だけを示し、具体的に実施するときに各信号が実際に印加する電圧値ではない。上記信号の具体的な電圧値は、実際な使用環境に応じて設計決定することができ、ここで限定しない。

なお、本開示の上記実施例に係るスイッチングトランジスタは、薄膜トランジスタ（ＴＦＴ、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であってもよいし、金属酸化物半導体電界効果トランジスタ（ＭＯＳ、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよく、ここで限定しない。

それに対応して、本開示の実施例は、上記シフトレジスタの駆動方法をさらに提供し、図３に示すように、具体的には、
第１段階において、入力回路は、入力信号端子の信号に応答して、第１基準信号端子の信号を第１ノードに供給し、第１制御回路は、入力信号端子の信号に応答して、第２ノードの信号を制御し、第２制御回路は、第１ノードの信号に応答して、第３ノードの信号を制御し、出力回路は、第１ノードの信号に応答して、クロック信号端子の信号を出力信号端子に供給するステップＳ３０１と、
出力回路は、第１ノードの信号に応答して、クロック信号端子の信号を出力信号端子に供給し、第１制御回路は、クロック信号端子の信号に応答して、第２ノードの信号を制御し、第２制御回路は、第１ノードの信号に応答して、第３ノードの信号を制御するステップＳ３０２と、
出力回路は、第１ノードの信号に応答して、クロック信号端子の信号を出力信号端子に供給するとともに、第３ノードの信号に応答して、第２基準信号端子の信号を出力信号端子に供給するステップＳ３０３と、を含み得る。

本開示の技術案をさらに理解するために、以下、図２に示したシフトレジスタの構造を例にして、本開示によるシフトレジスタの具体的な作動過程について詳細に説明する。

図２に示したシフトレジスタでは、各スイッチングトランジスタは、すべてＮ型トランジスタであり、各Ｎ型トランジスタは、ハイレベル信号の作用によりオンし、ローレベル信号の作用によりオフし、さらに、図２には、第１基準信号端子ＶＧＨは、ハイレベル信号を出力し、第３基準信号端子ＶＳＳＬは、ローレベル信号を出力し、第２基準信号端子ＶＳＳは、ローレベル信号を出力し、且つ第３基準信号端子ＶＳＳＬが出力するローレベル信号と第２基準信号端子ＶＳＳが出力するローレベル信号との電圧値が異なる。対応する作動タイミング図が図４に示され、具体的には、図４に示した作動タイミング図における第１段階ｔ１、第２段階ｔ２及び第３段階ｔ３を例にして詳細に説明する。１段シフトレジスタの作動過程について説明し、ＣＬＫ１は、自段シフトレジスタのクロック信号端子ＣＬＫに入力される信号を表し、ＣＬＫＡは、自段シフトレジスタの第１制御クロック信号端子ＣＬＫＡに入力される信号を表し、ＣＬＫＢは、自段シフトレジスタの第２制御クロック信号端子ＣＬＫＢに入力される信号を表し、ＯＵＴＰ１は、自段シフトレジスタの出力信号端子ＯＵＴＰが出力する信号を表し、ＯＵＴＰ２は、自段シフトレジスタにカスケード接続される下段シフトレジスタの出力信号端子ＯＵＴＰが出力する信号を表し、
第１段階ｔ１では、入力信号端子ＩＮＰは、ハイレベル信号を出力し、クロック信号端子ＣＬＫは、ローレベル信号を出力し、第１制御クロック信号端子ＣＬＫＡは、ローレベル信号を出力し、第２制御クロック信号端子ＣＬＫＢは、ローレベル信号を出力する。

第１スイッチングトランジスタＴ１は、入力信号端子ＩＮＰのハイレベル信号の作用によりオンし、第１基準信号端子ＶＧＨのハイレベル信号がオンした第１スイッチングトランジスタＴ１を介して第１ノードＮ１に入力され、それによって、第５スイッチングトランジスタＴ５は、第１ノードＮ１のハイレベル信号の作用によりオンし、第３基準信号端子ＶＳＳＬのローレベル信号がオンした第５スイッチングトランジスタＴ５を介して第３ノードＮ３に入力される。第６スイッチングトランジスタＴ６が第３ノードＮ３のローレベル信号の作用によりオフ状態にあることにより、第２基準信号端子ＶＳＳが出力信号端子ＯＵＴＰのレベル信号をプルダウンすることを抑制し、さらに第１ノードＮ１のレベル信号がコンデンサＣによる結合作用のためプルダウンされることを抑制し、第１ノードＮ１が第６スイッチングトランジスタＴ６を介してリークすることを回避し、第１ノードＮ１のレベル信号の安定性を確保する。

そのほか、第９スイッチングトランジスタＴ９は、入力信号端子ＩＮＰのハイレベル信号の作用によりオンし、第３基準信号端子ＶＳＳＬのローレベル信号がオンした第９スイッチングトランジスタＴ９を介して第２ノードＮ２に入力され、それによって、第７スイッチングトランジスタＴ７が第２ノードＮ２のローレベル信号の作用によりオフ状態にあることにより、第２基準信号端子ＶＳＳの電圧が第１ノードＮ１に入力されることを抑制し、第１ノードＮ１が第７スイッチングトランジスタＴ７を介してリークすることを防止し、第１ノードＮ１のレベル信号の安定性を確保する。

さらに、第２スイッチングトランジスタＴ２は、第１ノードＮ１のハイレベル信号の作用によりオンし、それにより、クロック信号端子ＣＬＫのローレベル信号を出力信号端子ＯＵＴＰに供給し、出力信号端子ＯＵＴＰにローレベル信号を出力させることができる。

第２段階ｔ２では、入力信号端子ＩＮＰは、ローレベル信号を出力し、クロック信号端子ＣＬＫは、ハイレベル信号を出力し、第１制御クロック信号端子ＣＬＫＡ及び第２制御クロック信号端子ＣＬＫＢは、ハイレベル信号を交互して出力する。

第１スイッチングトランジスタＴ１は、入力信号端子ＩＮＰのローレベル信号の制御下でオフ状態にある。コンデンサＣの作用によって、第１段階ｔ１が終了した後、第１ノードＮ１のレベル信号をハイレベル信号、第２スイッチングトランジスタＴ２をオン状態に保持させることができる。クロック信号端子ＣＬＫのハイレベル信号がオンした第２スイッチングトランジスタＴ２を介して出力信号端子ＯＵＴＰに入力され、第１コンデンサＣによる結合作用のため、第１ノードＮ１のレベル信号がさらに上がり、第２スイッチングトランジスタＴ２がより十分にオンし、それによってクロック信号端子ＣＬＫのハイレベル信号ができるだけ電圧をロスせずに出力信号端子ＯＵＴＰに入力されることを確保し、つまり、クロック信号ＣＬＫのハイレベル信号の安定的な出力が確保される。

さらに、第１ノードＮ１のレベル信号がさらに上がり、それにより、第５スイッチングトランジスタＴ５は、第１ノードＮ１のハイレベル信号の作用によりオンし、第３基準信号端子ＶＳＳＬのローレベル信号がオンした第５スイッチングトランジスタＴ５を介して第３ノードＮ３に入力される。そして、第１制御クロック信号端子ＣＬＫＡ及び第２制御クロック信号端子ＣＬＫＢがハイレベル信号を交互して出力するため、第３スイッチングトランジスタＴ３及び第４スイッチングトランジスタＴ４は交互してオン状態になり、その結果、第３ノードＮ３のレベル信号が第１制御クロック信号端子ＣＬＫＡのハイレベル信号又は第２制御クロック信号端子ＣＬＫＢのハイレベル信号となる。しかしながら、第５スイッチングトランジスタＴ５の幅長比が第３スイッチングトランジスタＴ３の幅長比及び第４スイッチングトランジスタＴ４の幅長比より大きいため、第２段階ｔ２においては、第３ノードＮ３のレベル信号が第３基準信号端子ＶＳＳＬのローレベル信号に保持され、それにより、第６スイッチングトランジスタＴ６は、第３ノードＮ３のローレベル信号の作用によりオフ状態にあり、それにより、第２基準信号端子ＶＳＳが出力信号端子ＯＵＴＰのレベル信号をプルダウンすることを抑制し、出力信号端子ＯＵＴＰの信号の安定的な出力を確保する。

また、第２制御クロック信号端子ＣＬＫＢがハイレベル信号を出力する場合、第８スイッチングトランジスタＴ８は、第２制御クロック信号端子ＣＬＫＢのハイレベル信号の作用によりオンし、第１ノードＰ１に第２制御クロック信号端子ＣＬＫＢのハイレベル信号を入力させ、一方、第１０スイッチングトランジスタＴ１０は、クロック信号端子ＣＬＫのハイレベル信号の作用によりオンし、第３基準信号端子ＶＳＳＬのローレベル信号がオンした第１０スイッチングトランジスタＴ１０を介して第１ノードＰ１に入力される。第１０スイッチングトランジスタＴ１０の幅長比が第８スイッチングトランジスタＴ８の幅長比より大きいため、第１ノードＰ１のレベル信号が第３基準信号端子ＶＳＳＬのローレベル信号に保持され、さらに第７スイッチングトランジスタＴ７は、第１ノードＰ１のローレベル信号の作用により常にオフ状態にあり、第１ノードＮ１のレベル信号へ影響を与えることがない。

第３段階ｔ３では、入力信号端子ＩＮＰは、ローレベル信号を出力し、クロック信号端子ＣＬＫは、ローレベル信号を出力し、第１制御クロック信号端子ＣＬＫＡは、ハイレベル信号を出力し、第２制御クロック信号端子ＣＬＫＢは、ローレベル信号を出力する。

第１スイッチングトランジスタＴ１は、入力信号端子ＩＮＰのローレベル信号の制御下でオフ状態にある。第３スイッチングトランジスタＴ３は、第１制御クロック信号端子ＣＬＫＡのハイレベル信号の作用によりオン状態にあり、第１制御クロック信号端子ＣＬＫＡのハイレベル信号がオンした第３スイッチングトランジスタＴ３を介して第３ノードＮ３に入力される。第６スイッチングトランジスタＴ６は、第３ノードＮ３のハイレベル信号の作用によりオンし、第２基準信号端子ＶＳＳが出力信号端子ＯＵＴＰのレベル信号をプルダウンするようにし、このとき、第１ノードＮ１のレベル信号は、コンデンサＣによる結合作用のため低下するが（図４に示した第１ノードＮ１の影の部分に対応するボス）、第２スイッチングトランジスタＴ２がオン状態にあることをまだ保持でき、出力信号端子ＯＵＴＰのレベル信号をクロック信号端子ＣＬＫでさらにプルダウンする。このように、クロック信号端子ＣＬＫのローレベル信号と第２基準信号端子ＶＳＳのローレベル信号による共同プルダウン作用によって、出力信号端子ＯＵＴＰのレベル信号を素早くプルダウンすることができ、出力信号端子ＯＵＴＰのレベル信号の立ち下がりエッジの時間を大幅に短縮させ、即ち、ゲート出力のプルダウン時間を短くする。

そのほか、第３段階ｔ３においては、第２制御クロック信号端子ＣＬＫＢがローレベル信号の代わりにハイレベル信号を出力する場合、第８スイッチングトランジスタＴ８は、第２制御クロック信号端子ＣＬＫＢのハイレベル信号の作用によりオンし、第１ノードＰ１は、第２制御クロック信号端子ＣＬＫＢのハイレベル信号を入力し、その結果、第７スイッチングトランジスタＴ７は、第１ノードＰ１の作用によりオンし、第２基準信号端子ＶＳＳは、第１ノードＮ１のレベル信号をプルダウンし、第２スイッチングトランジスタＴ２をオフさせ、それにより、クロック信号端子ＣＬＫのローレベル信号の出力信号端子ＯＵＴＰへの入力が抑制される。上記のようにクロック信号端子ＣＬＫと第２基準信号端子ＶＳＳの両方で出力信号端子ＯＵＴＰのレベル信号をプルダウンする場合に比べて、第２基準信号端子ＶＳＳだけで出力信号端子ＯＵＴＰのレベル信号をプルダウンすると、出力信号端子ＯＵＴＰのプルダウン時間が長くなる。したがって、クロック信号端子ＣＬＫと第２基準信号端子ＶＳＳが共同で出力信号端子ＯＵＴＰのレベル信号をプルダウンするという技術的効果を奏するために、この段階では、第２制御クロック信号端子ＣＬＫＢは、ローレベル信号を出力しなければならない。即ち、第３段階ｔ３においては、クロック信号端子ＣＬＫのレベル信号がローレベル信号になった後にも、第２制御クロック信号端子ＣＬＫＢのレベル信号は、ローレベル信号であり、そして、第３段階ｔ３が終了した後、第２制御クロック信号端子ＣＬＫＢは、ハイレベル信号に変化できる。つまり、クロック信号端子ＣＬＫと第２基準信号端子ＶＳＳが共同で機能して、出力信号端子ＯＵＴＰのレベル信号を素早くプルダウンするために、第２制御クロック信号端子ＣＬＫＢのハイレベル信号がクロック信号端子ＣＬＫのローレベル信号よりも遅延して到達することが必要である。

上記説明から分かるように、本開示の実施例による上記シフトレジスタでは、クロック信号端子ＣＬＫのローレベル信号と第２基準信号端子ＶＳＳのローレベル信号による共同プルダウン作用により、出力信号端子ＯＵＴＰのプルダウン時間を大幅に短縮でき、このため、この段のシフトレジスタによる、その出力信号端子ＯＵＴＰに接続された後続のほかのシフトレジスタへの影響を低減させ、後続のシフトレジスタの対応する画素への充電率を確保し、さらに画面の表示異常を改善する。

本開示の実施例は、いくつかのシフトレジスタをさらに提供し、図５に示すように、上記シフトレジスタに比べて、該実施例によるシフトレジスタにはリセット制御回路６０だけが増設されるので、以下、リセット制御回路６０だけについて詳細に説明し、上記実施例に対して重複する内容の説明を省略する。

具体的に実施するとき、本開示の実施例では、リセット制御回路６０は、リセット信号端子Ｔ＿Ｒｓｔの信号に応答して、第２基準信号端子ＶＳＳの信号をそれぞれ第１ノードＮ１及び出力信号端子ＯＵＴＰに供給するように構成される。リセット制御回路６０は、それぞれリセット信号端子Ｔ＿Ｒｓｔ、第１ノードＮ１、出力信号端子ＯＵＴＰ及び第２基準信号端子ＶＳＳに結合される。

具体的に実施するとき、図６に示すように、リセット制御回路６０は、第１１スイッチングトランジスタＴ１１及び第１２スイッチングトランジスタＴ１２を備え、
第１１スイッチングトランジスタＴ１１のゲートがリセット信号端子Ｔ＿Ｒｓｔに結合され、第１１スイッチングトランジスタＴ１１の第１極が第２基準信号端子ＶＳＳに結合され、第１１スイッチングトランジスタＴ１１の第２極が第１ノードＮ１に結合され、
第１２スイッチングトランジスタＴ１２のゲートがリセット信号端子Ｔ＿Ｒｓｔに結合され、第１２スイッチングトランジスタＴ１２の第１極が第２基準信号端子ＶＳＳに結合され、第１２スイッチングトランジスタＴ１２の第２極が出力信号端子ＯＵＴＰに結合されるものとしても構わない。

以上は、本開示の実施例によるシフトレジスタのリセット制御回路６０の具体的な構造を例示的に説明したものに過ぎず、具体的に実施するとき、リセット制御回路６０の具体的な構造は、本開示の特定の実施例による上記構造に制限されず、当業者が公知するほかの構造であってもよく、ここで限定しない。

なお、本開示の上記実施例に記載の第１１スイッチングトランジスタＴ１１及び第１２スイッチングトランジスタＴ１２は、薄膜トランジスタ（ＴＦＴ、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であってもよいし、金属酸化物半導体電界効果トランジスタ（ＭＯＳ、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよく、ここで限定しない。特定の実施形態では、トランジスタのタイプに応じて、トランジスタの第１極をソース、第２極をドレインとし、又はトランジスタの第１極をドレイン、第２極をソースとすることができ、ここで特に区別しない。

一般には、スイッチングトランジスタがＰ型トランジスタである場合、第１極は、ソースであり、第２極は、ドレインであり、スイッチングトランジスタがＮ型トランジスタである場合、第１極は、ドレインであり、第２極は、ソースである。以下、特定の実施例を説明するときに、各スイッチングトランジスタがＮ型薄膜トランジスタである場合を例にして説明する。

具体的に実施するとき、図３及び図７に示すように、図２に示した実施例によるシフトレジスタに対しては、図６に示した実施例によるシフトレジスタの具体的な作動過程には、リセットを制御するステップＳ７００が追加される。

具体的には、Ｓ７００では、リセット制御段階において、リセット制御回路は、リセット信号端子の制御下で、第２基準信号端子の信号をそれぞれ第１ノード及び出力信号端子に入力する。つまり、１フレーム表示するに先立って、後続の表示異常を避けるように、リセット制御回路６０によって第１ノードＮ１及び出力信号端子ＯＵＴＰをリセットする。

ただし、リセット制御回路６０は、リセット制御段階だけで作動し、第１段階ｔ１、第２段階ｔ２及び第３段階ｔ３のいずれでも作動しない。

具体的には、図６に示したリセット制御回路６０に含まれる第１１スイッチングトランジスタＴ１１及び第１２スイッチングトランジスタＴ１２が、いずれもハイレベル信号の作用によりオンし、ローレベル信号の作用によりオフするＮ型トランジスタである場合を例にする。図８に示すように、リセット制御段階ｔ０においては、リセット信号端子Ｔ＿Ｒｓｔは、ハイレベル信号を出力し、第１１スイッチングトランジスタＴ１１は、リセット信号端子Ｔ＿Ｒｓｔのハイレベル信号の作用によりオンし、第２基準信号端子ＶＳＳのローレベル信号がオンした第１１スイッチングトランジスタＴ１１を介して第１ノードＮ１に入力され、それによって、第１ノードＮ１がリセットされる。また、第１２スイッチングトランジスタＴ１２は、リセット信号端子Ｔ＿Ｒｓｔのハイレベル信号の作用によりオンし、第２基準信号端子ＶＳＳのローレベル信号がオンした第１２スイッチングトランジスタＴ１２を介して出力信号端子ＯＵＴＰに入力され、それによって、出力信号端子ＯＵＴＰがリセットされる。

第１段階ｔ１、第２段階ｔ２及び第３段階ｔ３のいずれにも、リセット信号端子Ｔ＿Ｒｓｔは、ローレベル信号を出力し、第１１スイッチングトランジスタＴ１１及び第１２スイッチングトランジスタＴ１２は、いずれもオフ状態にある。さらに、図７に示したシフトレジスタの、第１段階ｔ１、第２段階ｔ２及び第３段階ｔ３における作動過程が図２に示したシフトレジスタの、第１段階ｔ１、第２段階ｔ２及び第３段階ｔ３における作動過程とほぼ類似したため、ここで詳しく説明しない。

なお、上記実施例によるシフトレジスタと同様な原理に基づいて、本開示の実施例によるシフトレジスタも、出力信号端子ＯＵＴＰのプルダウン時間を短縮させる技術的効果を実現でき、それによって、画面の表示異常を回避する。

さらに、上記結論を検証するために、本開示では、１組の比較試験を行い、結果を図９及び図１０に示す。図９には、クロック信号端子ＣＬＫがローレベル信号になると、第２制御クロック信号端子ＣＬＫＢのハイレベル信号が１μｓ遅延して到着する条件下での出力信号端子ＯＵＴＰのプルダウン過程の模式図が示されている。図１０には、クロック信号端子ＣＬＫがローレベル信号である一方、第２制御クロック信号端子ＣＬＫＢがハイレベル信号である条件下での出力信号端子ＯＵＴＰのプルダウン過程の模式図が示されている。さらに、図９及び図１０には、横座標が時間を示し、縦座標が電圧を示す。一般に、前段シフトレジスタの出力信号端子が完全にプルダウンされるのに必要な時間は、後段シフトレジスタの出力信号端子が完全にプルダウンされるのに必要な時間より短く、このため、効果をより効果的に検証するために、図９及び図１０には、第８段シフトレジスタの出力信号端子ＯＵＴＰ８のプルダウン過程のみが示されている。図９と図１０を比較したところ、図１０には、第８段シフトレジスタの出力信号端子ＯＵＴＰ８の立ち下がりエッジ時間が１．０３２μｓであり、一方、図９には、第８段シフトレジスタの出力信号端子ＯＵＴＰ８の立ち下がりエッジの時間が僅か４５５．１２ｎｓであり、第８段シフトレジスタの出力信号端子ＯＵＴＰ８が完全にプルダウンされるのに必要な時間が大幅に短縮されることを見出した。

同じ発明構想に基づいて、本開示の実施例は、いくつかのゲート駆動回路をさらに提供し、該ゲート駆動回路が問題を解決する原理は、上記シフトレジスタが問題を解決する原理と類似したため、本開示の実施例による該ゲート駆動回路の実施については本開示の実施例による上記シフトレジスタの実施を参照すればよく、重複説明を省略する。

具体的には、本開示の実施例によるゲート駆動回路は、カスケード接続される複数のシフトレジスタを備え、第１段シフトレジスタの入力信号端子が第１フレームトリガー信号端子に結合され、第２段シフトレジスタの入力信号端子が第２フレームトリガー信号端子に結合され、さらに隣接する３段のシフトレジスタごとに、３番目のシフトレジスタの入力信号端子が１番目のシフトレジスタの出力信号端子に結合される。つまり、第１段シフトレジスタ及び第２段シフトレジスタを除き、残りの各段シフトレジスタの入力信号端子は、それぞれ、その前の１段おきのシフトレジスタの出力信号端子に結合される。

たとえば、図１１に示すように、本開示の実施例によるゲート駆動回路に図５に示したシフトレジスタが含まれる場合を例にすると、図１１には、第Ｎ段シフトレジスタＡＮ～第Ｎ＋３段シフトレジスタＡＮ＋３の接続関係図が示されており、ここで、Ｎは、３以上の整数である。図示から明らかなように、第Ｎ段シフトレジスタＡＮの入力信号端子ＩＮＰがその前の１段おきのシフトレジスタ（即ち第Ｎ－２段シフトレジスタ）の出力信号端子ＯＵＴＰに結合されて、出力信号ＧＮ（Ｎ－２）を受信する。第Ｎ＋１段シフトレジスタＡＮ＋１の入力信号端子ＩＮＰがその前の１段おきのシフトレジスタ（即ち第Ｎ－１段シフトレジスタ）の出力信号端子ＯＵＴＰに結合されて、出力信号ＧＮ（Ｎ－１）を受信する。第Ｎ＋２段シフトレジスタＡＮ＋２の入力信号端子ＩＮＰが、その前の１段おきのシフトレジスタ（即ち第Ｎ段シフトレジスタＡＮ）の出力信号端子ＯＵＴＰに結合されて、出力信号ＧＮ（Ｎ）を受信する。第Ｎ＋３段シフトレジスタＡＮ＋３の入力信号端子ＩＮＰがその前の１段おきのシフトレジスタ（即ち第Ｎ＋１段シフトレジスタＡＮ＋１）の出力信号端子ＯＵＴＰに結合されて、出力信号ＧＮ（Ｎ＋１）を受信する。

さらに、シフトレジスタのコンデンサＣが十分に充電されることを確保するために、本開示の実施例によるゲート駆動回路では、４つのクロック信号が使用され、さらに、隣接するクロック信号のタイミングには、５０％のＯｖｅｒｌａｐ（オーバーラップ）がある。具体的には、図４及び図８に示すように、４つのクロック信号は、それぞれ第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、第３クロック信号ＣＬＫ３及び第４クロック信号ＣＬＫ４であり、さらに、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２の作動タイミングの間には、５０％のオーバーラップがあり、第２クロック信号ＣＬＫ２と第３クロック信号ＣＬＫ３の作動タイミングの間には、５０％のオーバーラップがあり、第３クロック信号ＣＬＫ３と第４クロック信号ＣＬＫ４の作動タイミングの間には、５０％のオーバーラップがある。一例として、第４ｋ－３段シフトレジスタのクロック信号端子ＣＬＫの信号が第１クロック信号ＣＬＫ１により供給され、第４ｋ－２段シフトレジスタのクロック信号端子ＣＬＫの信号が第２クロック信号ＣＬＫ２により供給され、第４ｋ－１段シフトレジスタのクロック信号端子ＣＬＫの信号が第３クロック信号ＣＬＫ３により供給され、第４ｋ段シフトレジスタのクロック信号端子ＣＬＫの信号が第４クロック信号ＣＬＫ４により供給され、ｋは、正整数である。

さらに、第２ｍ－１段シフトレジスタの第１制御クロック信号端子ＣＬＫＡの信号及び第２ｍ段シフトレジスタの第２制御クロック信号端子ＣＬＫＢの信号が、すべて第１制御クロック信号ｃｌｋＡにより供給される。第２ｍ－１段シフトレジスタの第２制御クロック信号端子ＣＬＫＢの信号及び第２ｍ段シフトレジスタの第１制御クロック信号端子ＣＬＫＡの信号が、すべて第２制御クロック信号ｃｌｋＢにより供給され、ｍは、正整数である。

そのほか、本開示は、また、図１１に示したゲート駆動回路についてカスケード駆動シミュレーションを行い、結果を図１２に示す。具体的には、図１２には、第１段シフトレジスタ～第８段シフトレジスタの段階的シフト過程のみが示されている。

同じ発明構想に基づいて、本開示の実施例は、本開示の実施例による上記ゲート駆動回路を備える表示装置をさらに提供し、この表示装置の実施については上記ゲート駆動回路の実施例を参照すればよく、重複説明を省略する。

具体的に実施するとき、本開示の実施例に記載の表示装置は、携帯電話、タブレット、テレビ、ディスプレイ、ノード型コンピュータ、デジタルフォトフレーム、ナビゲータ、スマートウォッチ、フィットネス用リストバンド、パーソナルデジタルアシスタント、現金自動預け払い機など、表示機能を有する任意の製品又は部材であってもよい。該表示装置のほかの不可欠な構成部分は、すべてこれらを備えることが当業者により理解できるものであるため、ここで詳しく説明せず、本開示を制限するものではない。

本開示の好適実施例を説明したが、当業者が基本的な発明の概念を把握した上、これら実施例について別の変更や修正を行うことができる。このため、添付した特許請求の範囲は、好適な実施例及び本開示の範囲に属するすべての変更や修正を含むことを意図する。

勿論、当業者であれば、本開示の実施例の趣旨及び範囲から逸脱せずに本開示の実施例に対してさまざまな変化及び変形を行うことができる。それによって、本開示の実施例のこれらの修正及び変形が本開示の特許請求の範囲及びそれと等同の技術的範囲に属すると、本開示は、これらの変化及び変形を含むことを意図する。

Claims (11)

1. シフトレジスタであって、
   入力信号端子の信号に応答して、第１基準信号端子の信号を第１ノードに供給するように構成される入力回路と、
   前記入力信号端子、クロック信号端子及び第２制御クロック信号端子の信号に応答して、第２ノードの信号を制御するように構成される第１制御回路と、
   前記第２ノードの信号に応答して、第２基準信号端子の信号を前記第１ノードに供給するように構成されるリセット回路と、
   第１制御クロック信号端子、前記第２制御クロック信号端子及び前記第１ノードの信号に応答して、第３ノードの信号を制御するように構成される第２制御回路と、
   前記第１ノードの信号に応答して、前記クロック信号端子の信号を前記出力信号端子に供給するとともに、前記第３ノードの信号に応答して、前記第２基準信号端子の信号を前記出力信号端子に供給するように構成される出力回路と、を備えるシフトレジスタ。
2. リセット信号端子の信号に応答して、前記第２基準信号端子の信号をそれぞれ前記第１ノード及び前記出力信号端子に供給するように構成されるリセット制御回路をさらに備える、請求項１に記載のシフトレジスタ。
3. 前記入力回路は、第１スイッチングトランジスタを備え、
   前記第１スイッチングトランジスタのゲートが前記入力信号端子に結合され、前記第１スイッチングトランジスタの第１極が前記第１基準信号端子に結合され、前記第１スイッチングトランジスタの第２極が前記第１ノードに結合される、請求項１又は２に記載のシフトレジスタ。
4. 前記出力回路は、第２スイッチングトランジスタ、第６スイッチングトランジスタ及びコンデンサを備え、
   前記第２スイッチングトランジスタのゲートが前記第１ノードに結合され、前記第２スイッチングトランジスタの第１極が前記クロック信号端子に結合され、前記第２スイッチングトランジスタの第２極が前記出力信号端子に結合され、
   前記第６スイッチングトランジスタのゲートが前記第３ノードに結合され、前記第６スイッチングトランジスタの第１極が前記第２基準信号端子に結合され、前記第６スイッチングトランジスタの第２極が前記出力信号端子に結合され、
   前記コンデンサは、前記第１ノードと前記出力信号端子との間に結合される、請求項１から３のいずれか１項に記載のシフトレジスタ。
5. 前記第２制御回路は、第３スイッチングトランジスタ、第４スイッチングトランジスタ及び第５スイッチングトランジスタを備え、
   前記第３スイッチングトランジスタのゲート及び第１極が、いずれも前記第１制御クロック信号端子に結合され、前記第３スイッチングトランジスタの第２極が前記第３ノードに結合され、
   前記第４スイッチングトランジスタのゲート及び第１極が、いずれも前記第２制御クロック信号端子に結合され、前記第４スイッチングトランジスタの第２極が前記第３ノードに結合され、
   前記第５スイッチングトランジスタのゲートが前記第１ノードに結合され、前記第５スイッチングトランジスタの第１極が前記第３基準信号端子に結合され、前記第５スイッチングトランジスタの第２極が前記第３ノードに結合され、
   前記第５スイッチングトランジスタの幅長比が、前記第３スイッチングトランジスタの幅長比及び前記第４スイッチングトランジスタの幅長比より大きい、請求項１から４のいずれか１項に記載のシフトレジスタ。
6. 前記リセット回路は、第７スイッチングトランジスタを備え、
   前記第７スイッチングトランジスタのゲートが前記第２ノードに結合され、前記第７スイッチングトランジスタの第１極が前記第２基準信号端子に結合され、前記第７スイッチングトランジスタの第２極が前記第１ノードに結合される、請求項１から５のいずれか１項に記載のシフトレジスタ。
7. 前記第１制御回路は、第８スイッチングトランジスタ、第９スイッチングトランジスタ及び第１０スイッチングトランジスタを備え、
   前記第８スイッチングトランジスタのゲート及び第１極が、いずれも前記第２制御クロック信号端子に結合され、前記第８スイッチングトランジスタの第２極が前記第２ノードに結合され、
   前記第９スイッチングトランジスタのゲートが前記入力信号端子に結合され、前記第９スイッチングトランジスタの第１極が第３基準信号端子に結合され、前記第９スイッチングトランジスタの第２極が前記第２ノードに結合され、
   前記第１０スイッチングトランジスタのゲートが前記クロック信号端子に結合され、前記第１０スイッチングトランジスタの第１極が前記第３基準信号端子に結合され、前記第１０スイッチングトランジスタの第２極が前記第２ノードに結合され、
   前記第８スイッチングトランジスタの幅長比が、前記第９スイッチングトランジスタの幅長比及び前記第１０スイッチングトランジスタの幅長比より小さい、請求項１から６のいずれか１項に記載のシフトレジスタ。
8. 前記リセット制御回路は、第１１スイッチングトランジスタ及び第１２スイッチングトランジスタを備え、
   前記第１１スイッチングトランジスタのゲートが前記リセット信号端子に結合され、前記第１１スイッチングトランジスタの第１極が前記第２基準信号端子に結合され、前記第１１スイッチングトランジスタの第２極が前記第１ノードに結合され、
   前記第１２スイッチングトランジスタのゲートが前記リセット信号端子に結合され、前記第１２スイッチングトランジスタの第１極が前記第２基準信号端子に結合され、前記第１２スイッチングトランジスタの第２極が前記出力信号端子に結合される、請求項２に記載のシフトレジスタ。
9. ゲート駆動回路であって、カスケード接続される複数の請求項１－８のいずれか１項に記載のシフトレジスタを備え、
   第１段シフトレジスタの入力信号端子が第１フレームトリガー信号端子に結合され、
   第２段シフトレジスタの入力信号端子が第２フレームトリガー信号端子に結合され、
   隣接する３段のシフトレジスタごとに、３番目のシフトレジスタの入力信号端子が１番目のシフトレジスタの出力信号端子に結合される、ゲート駆動回路。
10. 表示装置であって、
    請求項９に記載のゲート駆動回路を備える表示装置。
11. 請求項１から８のいずれか１項に記載のシフトレジスタの駆動方法であって、
    前記入力回路は、入力信号端子の信号に応答して、第１基準信号端子の信号を第１ノードに供給し、前記第１制御回路は、前記入力信号端子の信号に応答して、第２ノードの信号を制御し、前記第２制御回路は、前記第１ノードの信号に応答して、第３ノードの信号を制御し、前記出力回路は、前記第１ノードの信号に応答して、前記クロック信号端子の信号を前記出力信号端子に供給する第１段階と、
    前記出力回路は、前記第１ノードの信号に応答して、前記クロック信号端子の信号を前記出力信号端子に供給し、前記第１制御回路は、クロック信号端子の信号に応答して、第２ノードの信号を制御し、前記第２制御回路は、前記第１ノードの信号に応答して、第３ノードの信号を制御する第２段階と、
    前記出力回路は、前記第１ノードの信号に応答して、前記クロック信号端子の信号を前記出力信号端子に供給するとともに、前記第３ノードの信号に応答して、前記第２基準信号端子の信号を前記出力信号端子に供給する第３段階と、を含む駆動方法。

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