JP2015519679A - シフトレジスタ及びディスプレイ - Google Patents

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Abstract

従来のシフトレジスタが正方向のスキャン駆動のみを実現し、双方向のスキャン駆動を実現できない問題を解決するシフトレジスタを提供する。本発明が提供するシフトレジスタは、第１の薄膜トランジスタ（Ｔ１）と、第２の薄膜トランジスタ（Ｔ２）と、リセット素子と、プルアップ素子とを有する。本発明は、前記シフトレジスタを有するディスプレイを更に提供する。上記のシフトレジスタとディスプレイは双方向のスキャン駆動を実現できる。

Description

本発明は表示技術分野に関するものであり、特にシフトレジスタ及びディスプレイに関する。
シフトレジスタはゲートラインに駆動信号を提供するために用いられ、複数段のシフトレジスタ素子を有する。
図１Ａは従来技術のシフトレジスタ素子の構造模式図であり、図１Ｂは図１Ａのシフトレジスタ素子のシーケンス図である。図１Ａに示すように、当該シフトレジスタは１２個の薄膜トランジスタと１つの格納コンデンサを有し、当該シフトレジスタ素子は、シフトレジスタに正方向のスキャン駆動のみを実現させ、双方向のスキャン駆動を実現させることができない。
本発明の実施例は、従来のシフトレジスタが正方向のスキャン駆動のみを実現し、双方向のスキャン駆動を実現できない問題を解決するシフトレジスタを提供し、且つシフトレジスタを有するディスプレイを更に提供する。
本発明の実施例は、複数段のシフトレジスタ素子を有するシフトレジスタであって、前記複数段のシフトレジスタのうちの各段のシフトレジスタ素子は、正方向スキャン駆動のときは当該段のシフトレジスタ素子の起動スイッチとなってプルアップノードを充電し、逆方向スキャン駆動のときは当該段のシフトレジスタ素子のリセットスイッチとなって前記プルアップノードを放電する、駆動入力信号とスキャン方向選択信号の制御のもとで前記プルアップノードを充電または放電するための第１の薄膜トランジスタと、正方向スキャン駆動のときは当該段のシフトレジスタ素子のリセットスイッチとなって前記プルアップノードを放電し、逆方向スキャン駆動のときは当該段のシフトレジスタ素子の起動スイッチとなって前記プルアップノードを充電する、第１のリセット信号と前記スキャン方向選択信号の制御のもとで前記プルアップノードを充電または放電するための第２の薄膜トランジスタと、前記プルアップノードと出力端をリセットするためのリセット素子と、出力段階において前記出力端のレベルをプルアップするためのプルアップ素子と、を有するシフトレジスタを提供する。
好ましくは、前記第１の薄膜トランジスタのゲート極は入力端に接続され、ソース極はプルアップノードに接続され、ドレイン極は第１のスキャン方向選択信号入力端に接続され、前記第２の薄膜トランジスタのゲート極は第１のリセット信号入力端に接続され、ソース極は前記プルアップノードに接続され、ドレイン極は前記第１のスキャン方向選択信号入力端に接続される。
好ましくは、前記プルアップ素子は、ゲート極は格納コンデンサの第１端に接続され、ソース極は出力端に接続され、ドレイン極は第１のクロック信号入力端に接続される第３の薄膜トランジスタと、第１端は前記プルアップノードに接続され、第２端は前記出力端に接続される格納コンデンサと、を有してもよい。
好ましくは、一実施例によれば、前記リセット素子は、ゲート極は第２のクロック信号入力端に接続され、ソース極は低レベルに接続され、ドレイン極は前記出力端に接続される第４の薄膜トランジスタと、ゲート極はプルダウン制御ノードに接続され、ソース極はプルダウンノードに接続され、ドレイン極は前記第２のクロック信号入力端に接続される第５の薄膜トランジスタと、ゲート極は前記プルアップノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記プルダウンノードに接続される第６の薄膜トランジスタと、ゲート極とドレイン極は前記第２のクロック信号入力端に接続され、ソース極は前記プルダウン制御ノードに接続される第７の薄膜トランジスタと、ゲート極は前記プルアップノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記プルダウン制御ノードに接続される第８の薄膜トランジスタと、ゲート極は前記プルダウンノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記プルアップノードに接続される第９の薄膜トランジスタと、ゲート極は前記プルダウンノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記出力端に接続される第１０の薄膜トランジスタと、を有してもよい。
好ましくは、前記各段のシフトレジスタ素子は、前記リセット素子の出力端に対するリセットを保証するための第１のリセット制御素子とを更に有してもよい。
好ましくは、前記第１のリセット制御素子は、ゲート極は第１のリセット信号入力端に接続され、ソース極は低レベルに接続され、ドレイン極は出力端に接続される第１１の薄膜トランジスタと、ゲート極は入力端に接続され、ソース極は低レベルに接続され、ドレイン極は出力端に接続される第１２の薄膜トランジスタと、を有してもよい。
好ましくは、もう一つの実施例によれば、前記リセット素子は、ゲート極はプルダウン制御ノードに接続され、ソース極はプルダウンノードに接続され、ドレイン極は第２のクロック信号入力端に接続される第５の薄膜トランジスタと、ゲート極は前記プルアップノードに接続され、ソース極は低レベルに接続され、ドレイン極は前記プルダウンノードに接続される第６の薄膜トランジスタと、ゲート極とドレイン極は前記第２のクロック信号入力端に接続され、ソース極は前記プルダウン制御ノードに接続される第７の薄膜トランジスタと、ゲート極は前記プルアップノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記プルダウン制御ノードに接続される第８の薄膜トランジスタと、ゲート極は前記プルダウンノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記プルアップノードに接続される第９の薄膜トランジスタと、ゲート極は前記プルダウンノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記出力端に接続される第１０の薄膜トランジスタと、ゲート極は第２のリセット制御素子に接続され、ソース極は前記低レベルに接続され、ドレイン極は前記出力端に接続される第１３の薄膜トランジスタと、を有してもよく、前記第２のリセット制御素子は、前記リセット素子の出力端に対するリセットを保証する。
好ましくは、一実施例によれば、前記第２のリセット制御素子は、ゲート極は第１のリセット信号入力端に接続され、ソース極は前記第１３の薄膜トランジスタのゲート極に接続され、ドレイン極は第２のスキャン方向選択信号入力端に接続される第１４の薄膜トランジスタと、ゲート極は入力端に接続され、ソース極は前記第１３の薄膜トランジスタのゲート極に接続され、ドレイン極は第２のスキャン方向選択信号入力端に接続される第１５の薄膜トランジスタと、ゲート極は第１のスキャン方向選択信号入力端に接続され、ソース極は低レベルに接続され、ドレイン極は前記第１３の薄膜トランジスタのゲート極に接続される第１６の薄膜トランジスタと、を有してもよい。
好ましくは、もう一つの実施例によれば、前記第２のリセット制御素子は、ゲート極は前記第１のリセット信号入力端に接続され、ソース極は前記第１３の薄膜トランジスタのゲート極に接続され、ドレイン極は前記第２のスキャン方向選択信号入力端に接続される第１７の薄膜トランジスタと、ゲート極は入力端に接続され、ソース極は前記第１３の薄膜トランジスタのゲート極に接続され、ドレイン極は前記第２のスキャン方向選択信号入力端に接続される第１８の薄膜トランジスタと、ゲート極は第２のリセット信号入力端に接続され、ソース極は低レベルに接続され、ドレイン極は前記第１３の薄膜トランジスタのゲート極に接続される第１９の薄膜トランジスタと、ゲート極は第３のリセット信号入力端に接続され、ソース極は低レベルに接続され、ドレイン極は前記第１３の薄膜トランジスタのゲート極に接続される第２０の薄膜トランジスタと、を有してもよい。
本発明の実施例はディスプレイであって、前記のいずれかのシフトレジスタを有するディスプレイを提供する。
本発明の実施例が提供する上記のシフトレジスタとディスプレイは双方向のスキャン駆動を実現できる。
従来のシフトレジスタ素子の構造模式図である。 図１Ａのシフトレジスタ素子の駆動シーケンス図である。 本発明の実施例における一つのシフトレジスタ素子の構造模式図である。 本発明の実施例におけるもう一つのシフトレジスタ素子の構造模式図である。 本発明の具体的な実施例一のシフトレジスタ素子の構造模式図である。 図３のシフトレジスタ素子を有するシフトレジスタの構造模式図である。 図４のシフトレジスタの正方向スキャン駆動シーケンス図である。 図４のシフトレジスタの逆方向スキャン駆動シーケンス図である。 本発明の具体的な実施例二のシフトレジスタ素子の構造模式図である。 図７のシフトレジスタ素子を有する、５つの駆動信号のシフトレジスタの構造模式図である。 図８のシフトレジスタの正方向スキャン駆動シーケンス図である。 図８のシフトレジスタの逆方向スキャン駆動シーケンス図である。 図７のシフトレジスタ素子を有する、６つの駆動信号のシフトレジスタの構造模式図である。 図１１のシフトレジスタの正方向スキャン駆動シーケンス図である。 図１１のシフトレジスタの逆方向スキャン駆動シーケンス図である。 本発明の具体的な実施例三のシフトレジスタ素子の構造模式図である。 図１４のシフトレジスタ素子を有する、４つの駆動信号のシフトレジスタの構造模式図である。 本発明の具体的な実施例四のシフトレジスタ素子の構造模式図である。 図１６のシフトレジスタ素子を有する、４つの駆動信号のシフトレジスタの構造模式図である。
本発明の実施例が解決する技術的問題、技術的方案、メリットをより明確にするために、以下に図面と具体的な実施例を用いて詳しく説明する。
本発明の実施例は、複数段のシフトレジスタ素子を有するシフトレジスタであって、図２Ａに示すように、複数段のシフトレジスタ素子のうちの各段のシフトレジスタ素子は、正方向スキャン駆動のときは当該段のシフトレジスタ素子の起動スイッチとなってプルアップノードＰＵを充電し、逆方向スキャン駆動のときは当該段のシフトレジスタ素子のリセットスイッチとなってプルアップノードＰＵを放電する、駆動入力信号とスキャン方向選択信号の制御のもとでプルアップノードＰＵを充電または放電するための第１の薄膜トランジスタＴ１と、正方向スキャン駆動のときは当該段のシフトレジスタ素子のリセットスイッチとなってプルアップノードＰＵを放電し、逆方向スキャン駆動のときは当該段のシフトレジスタ素子の起動スイッチとなってプルアップノードＰＵを充電する、第１のリセット信号とスキャン方向選択信号の制御のもとで前記プルアップノードＰＵを充電または放電するための第２の薄膜トランジスタＴ２と、プルアップノードＰＵと出力端ＯＵＴをリセットするためのリセット素子と、出力段階において出力端ＯＵＴのレベルをプルアップするためのプルアップ素子と、を有する。
好ましくは、図２Ａに示すように、第１の薄膜トランジスタＴ１のゲート極は入力端ＩＮＰＵＴに接続され、ソース極はプルアップノードＰＵに接続され、ドレイン極は第１のスキャン方向選択信号入力端ＣＬＫ’に接続され、第２の薄膜トランジスタＴ２のゲート極は第１のリセット信号入力端ＲＥＳＥＴに接続され、ソース極はプルアップノードＰＵに接続され、ドレイン極は第１のスキャン方向選択信号入力端ＣＬＫ’に接続されてもよい。
図２Ｂに示すように、上記のプルアップ素子は、ゲート極は格納コンデンサＣ１の第１端に接続され、ソース極は出力端ＯＵＴに接続され、ドレイン極は第１のクロック信号入力端ＣＬＫに接続される第３の薄膜トランジスタＴ３と、第１端はプルアップノードＰＵに接続され、第２端は出力端ＯＵＴに接続される格納コンデンサＣ１と、を有してもよい。
本発明の実施例が提供する上記シフトレジスタは双方向のスキャン駆動を実現することができる。
以下に、複数の具体的な実施例を用いて上記のシフトレジスタの具体的な実施形態を説明する。
実施例一
好ましくは、図３に示すように、上記のリセット素子は、具体的には、ゲート極は第２のクロック信号入力端ＣＬＫＢに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極は出力端ＯＵＴに接続される第４の薄膜トランジスタＴ４と、ゲート極はプルダウン制御ノードＰＤ＿ＣＮに接続され、ソース極はプルダウンノードＰＤに接続され、ドレイン極は第２のクロック信号入力端ＣＬＫＢに接続される第５の薄膜トランジスタＴ５と、ゲート極はプルアップノードＰＵに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極はプルダウンノードＰＤに接続される第６の薄膜トランジスタＴ６と、ゲート極とドレイン極は第２のクロック信号入力端ＣＬＫＢに接続され、ソース極はプルダウン制御ノードＰＤ＿ＣＮに接続される第７の薄膜トランジスタＴ７と、ゲート極はプルアップノードＰＵに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極はプルダウン制御ノードＰＤ＿ＣＮに接続される第８の薄膜トランジスタＴ８と、ゲート極はプルダウンノードＰＤに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極はプルアップノードＰＵに接続される第９の薄膜トランジスタＴ９と、ゲート極はプルダウンノードＰＤに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極は出力端ＯＵＴに接続される第１０の薄膜トランジスタＴ１０と、を有してもよい。
このとき、図３に示すシフトレジスタ素子を有するシフトレジスタの構造は図４に示すとおりであり、その正方向のスキャン駆動シーケンスは図５に示すとおりであり、その逆方向のスキャン駆動シーケンスは図６に示すとおりである。
図４に示すように、当該シフトレジスタの主な特徴は、隣接シフトレジスタ素子の第１のクロック信号入力端ＣＬＫと第２のクロック信号入力端ＣＬＫＢは駆動信号ＣＬＫとＣＬＫＢにそれぞれ交替して接続され、隣接する４つのシフトレジスタ素子の第１のスキャン方向選択信号入力端ＣＬＫ’はそれぞれ駆動信号ｃｌｋ３、ｃｌｋ４に接続され、このうちの隣接する二つは同一の駆動信号に接続され、且つその他の二つはもう一つの駆動信号に接続され（例えば、ｃｌｋ３、ｃｌｋ３、ｃｌｋ４、ｃｌｋ４またはｃｌｋ４、ｃｌｋ４、ｃｌｋ３、ｃｌｋ３またはｃｌｋ３、ｃｌｋ４、ｃｌｋ４、ｃｌｋ３またはｃｌｋ４、ｃｌｋ３、ｃｌｋ３、ｃｌｋ４であり、駆動シーケンスは接続方法とマッチしていなければならない。）、シフトレジスタ素子の入力端ＩＮＰＵＴは一段上のシフトレジスタ素子の出力端ＯＵＴに接続され、第１のリセット信号入力端ＲＥＳＥＴは一段下のシフトレジスタ素子の出力端ＯＵＴに接続され、初めのシフトレジスタ素子の入力端ＩＮＰＵＴ及び最後のシフトレジスタ素子の第１のリセット信号入力端ＲＥＳＥＴはフレーム初期信号ＳＴＶ（ＳＶＴ＿ＦとＳＴＶ＿Ｂは同一の信号であってもよく、異なる信号であってもよい）に接続され、すべてのシフトレジスタ素子の出力端ＯＵＴはいずれも対応するゲートラインに接続され、すべてのＶＳＳはいずれも低レベル信号ＶＳＳに接続される。
シフトレジスタ素子に接続される第１のスキャン方向選択信号入力端ＣＬＫ’の駆動信号は、一に入力（ＩＮＰＵＴ）段階で高レベルであり、二にリセット段階で低レベルであり、同時にフレーム初期信号が高レベルであるとき、第１段のシフトレジスタ素子と最終段のシフトレジスタ素子の第１のスキャン方向選択信号入力端ＣＬＫ’に接続される信号の一つが高レベルであり、もう一つが低レベルである、という三つの要求を満たさなければならない。
図５に示すように、正方向のスキャン駆動のとき、第１段のシフトレジスタ素子について、以下のようになる。
ＩＮＰＵＴ段階において、即ちＳＴＶ＿Ｆ信号が高レベルに変わったとき、第１の薄膜トランジスタＴ１がオンになり、このとき、第１のスキャン方向選択信号入力端ＣＬＫ’に接続されるｃｌｋ３も高レベルであるため、ＰＵノードは充電される。
そして、出力ＯＵＴ段階において、第１のクロック信号ＣＬＫが高レベルに変わるため、出力ＧＬ１も高レベルに変わり、同時にＧＬ１は第２段のシフトレジスタ素子のゲート極の入力信号となるため、第２段のシフトレジスタ素子の第１の薄膜トランジスタＴ１もオンになり、このとき、第２段のシフトレジスタ素子の第１のスキャン方向選択信号入力端ＣＬＫ’に接続されるｃｌｋ３は依然として高レベルであるため、第２段のシフトレジスタ素子のプルアップノードＰＵは充電される。
ＲＥＳＥＴ段階即ち第２段のシフトレジスタ素子の出力段階において、ＧＬ２は高レベルに変わるため、第１段のシフトレジスタ素子のＲｅｓｅｔ信号は高レベルに変わり、第２の薄膜トランジスタＴ２がオンになり、このとき、第１段のシフトレジスタ素子の第１のスキャン方向選択信号入力端ＣＬＫ’に接続されるｃｌｋ３は低レベルに変わるため、プルアップノードＰＵはプルダウンされ、プルアップノードＰＵのリセットを実現し、第１のクロック信号入力端ＣＬＫは低レベルに変わり、第２のクロック信号入力端ＣＬＫＢは高レベルに変わるため、第４の薄膜トランジスタＴ４はオンになり、第７の薄膜トランジスタＴ７はオンになり、第８の薄膜トランジスタＴ８と第６の薄膜トランジスタＴ６はオフになるため、プルダウン制御ノードＰＤ＿ＣＮは高レベルに変わり、第５の薄膜トランジスタＴ５はオンになり、プルダウンノードＰＤも高レベルに変わるため、第１０の薄膜トランジスタＴ１０、第９の薄膜トランジスタＴ９もオンになり、出力ＯＵＴ端もＶＳＳまでプルダウンされてリセットを実現する。他のシフトレジスタ素子も類似する方法で一行ずつスキャン制御信号の出力を実現する。
逆方向スキャン駆動のとき、シフトレジスタ駆動信号ＣＬＫとＣＬＫＢのシーケンスが入れ替わり、方向選択信号ｃｌｋ３とｃｌｋ４が入れ替わり、シーケンスは図６に示すようになる。
逆方向スキャン駆動のとき、第ｎ段のシフトレジスタ素子は、以下のようになる。
ＩＮＰＵＴ段階即ちＳＴＶ＿Ｂ信号が高レベルに変わったときにおいて、第２の薄膜トランジスタＴ２がオンになり、このとき、第１のスキャン方向選択信号入力端ＣＬＫ’に接続されるｃｌｋ４も高レベルになるため、プルアップノードＰＵは充電される。
そして、出力ＯＵＴ段階において、第２のクロック信号ＣＬＫＢが高レベルに変わるため、出力ＧＬｎも高レベルに変わり、同時にＧＬｎは第ｎ−１段のシフトレジスタ素子の入力信号となるため、第ｎ−１段のシフトレジスタ素子の第２の薄膜トランジスタＴ２もオンになり、このとき、第ｎ−１段のシフトレジスタ素子の第１のスキャン方向選択信号入力端ＣＬＫ’に接続されるｃｌｋ４は依然として高レベルであるため、第ｎ−１段のシフトレジスタ素子のプルアップノードＰＵは充電される。
ＲＥＳＥＴ段階即ち第ｎ−１段のシフトレジスタ素子の出力段階において、ＧＬ（ｎ−１）は高レベルに変わるため、第ｎ段のシフトレジスタ素子のリセット信号即ち第１の入力信号ＩＮＰＵＴ端は高レベルに変わり、第１の薄膜トランジスタＴ１がオンになり、このとき、第１のスキャン方向選択信号入力端ＣＬＫ’に接続されるｃｌｋ４は低レベルに変わるため、プルアップノードＰＵはプルダウンされ、プルアップノードＰＵのリセットを実現し、第２のクロック信号入力端ＣＬＫＢは低レベルに変わり、第１のクロック信号入力端ＣＬＫは高レベルに変わるため、第４の薄膜トランジスタＴ４はオンになり、第７の薄膜トランジスタＴ７はオンになり、第８の薄膜トランジスタＴ８と第６の薄膜トランジスタＴ６はオフになるため、プルダウン制御ノードＰＤ＿ＣＮは高レベルに変わり、第５の薄膜トランジスタＴ５はオンになり、プルダウンノードＰＤも高レベルに変わるため、第１０の薄膜トランジスタＴ１０、第９の薄膜トランジスタＴ９もオンになり、出力はＶＳＳまでプルダウンされてリセットを実現する。他のシフトレジスタ素子も類似する方法で一行ずつスキャン制御信号の出力を実現する。
ＳＴＶ＿ＦとＳＴＶ＿Ｂが同一信号である場合、併せてＳＴＶという。正方向スキャン駆動の場合、ＳＴＶが高レベルであるとき、ｃｌｋ３は高レベルであるため、第１段のシフトレジスタ素子の第１の薄膜トランジスタＴ１はオンになり、プルアップノードＰＵが充電され、このときｃｌｋ４は低レベルであり、最終段のシフトレジスタ素子の第１のトランジスタＴ１もオンであるが、プルアップノードＰＵは充電されず、依然として低レベルであり、当該素子を起動することはない。同じように、逆方向スキャン駆動の場合、最終段のシフトレジスタ素子が起動し、第１段のシフトレジスタ素子は起動しない。これにより、双方向のスキャン駆動を実現することができる。
説明すべきことは、図４のシフトレジスタ素子の接続周期は４であり、ｎはちょうど４の整数倍であり、そうでなければ駆動シーケンス、接続方法を調整したり、ブランクのシフトレジスタを付け加えたりすることによってスキャン方向選択信号の三つの要求を満たさなければならない。
なお、図３に示すシフトレジスタ素子は二つの重複構造及びシフトする駆動クロック信号により８−ｃｌｏｃｋ駆動を実現し、ゲート極ドライバの消費電力を効果的に低減させることができる。スキャン方向選択信号は二つ、三つ、四つまたはそれ以上であってもよく、駆動シーケンス及び接続方法は相応の調整を行えばよい。
実施例二
上記の各段のシフトレジスタ素子は、図３に示す構造を基に、図３に示すリセット素子の出力端に対するリセットを保証する一つの第１のリセット制御素子を付け加えてもよい。
具体的には、図７に示すように当該第１のリセット制御素子は、ゲート極は第１のリセット信号入力端ＲＥＳＥＴに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極は出力端ＯＵＴに接続される第１１の薄膜トランジスタＴ１１と、ゲート極は入力端ＩＮＰＵＴに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極は出力端ＯＵＴに接続される第１２の薄膜トランジスタＴ１２と、を有してもよい。
このとき、図７に示すシフトレジスタ素子を有する５つの駆動信号（５−ｃｌｏｃｋ）のシフトレジスタの構造は図８に示すとおりであり、その正方向のスキャン駆動シーケンスは図９に示すとおりであり、その逆方向のスキャン駆動シーケンスは図１０に示すとおりである。
図７に示すシフトレジスタ素子を有する６つの駆動信号（６−ｃｌｏｃｋ）のシフトレジスタの構造は図１１に示すとおりであり、その正方向のスキャン駆動シーケンスは図１２に示すとおりであり、その逆方向のスキャン駆動シーケンスは図１３に示すとおりである。
第４の薄膜トランジスタＴ４が受け付ける作用電圧はいずれも比較的大きく、デューティ比が約５０％であるため、比較的大きな閾値電圧のオフセットが発生し、ゲート極駆動の安定性を害する。第１１の薄膜トランジスタＴ１１と、第１２の薄膜トランジスタＴ１２を付け加えることによって、出力端のリセットの信頼性を保証し、ゲート極駆動の信頼性を高めることができる。
具体的には、正方向スキャンのとき、第１１の薄膜トランジスタＴ１１を通じて出力端ＯＵＴをリセットし、逆方向スキャンのとき、第１２の薄膜トランジスタＴ１２を通じて出力端ＯＵＴをリセットする。
実施例三
好ましくは、リセット素子は、ゲート極はプルダウン制御ノードＰＤ＿ＣＮに接続され、ソース極はプルダウンノードＰＤに接続され、ドレイン極は第２のクロック信号入力端ＣＬＫＢに接続される第５の薄膜トランジスタＴ５と、ゲート極はプルアップノードＰＵに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極はプルダウンノードＰＤに接続される第６の薄膜トランジスタＴ６と、ゲート極とドレイン極は第２のクロック信号入力端ＣＬＫＢに接続され、ソース極はプルダウン制御ノードＰＤ＿ＣＮに接続される第７の薄膜トランジスタＴ７と、ゲート極はプルアップノードＰＵに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極はプルダウン制御ノードＰＤ＿ＣＮに接続される第８の薄膜トランジスタＴ８と、ゲート極はプルダウンノードＰＤに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極はプルアップノードＰＵに接続される第９の薄膜トランジスタＴ９と、ゲート極はプルダウンノードＰＤに接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極は出力端ＯＵＴに接続される第１０の薄膜トランジスタＴ１０と、ゲート極は第２のリセット制御素子に接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極は出力端ＯＵＴに接続される第１３の薄膜トランジスタＴ１３と、を更に有しもよく、第２のリセット制御素子は、リセット素子の出力端ＯＵＴに対するリセットを保証する。
具体的には、図１４に示すように、上記の第２のリセット制御素子は、ゲート極は第１のリセット信号入力端ＲＥＳＥＴに接続され、ソース極は第１３の薄膜トランジスタＴ１３のゲート極に接続され、ドレイン極は第２のスキャン方向選択信号入力端ＣＬＫ’Ｂに接続される第１４の薄膜トランジスタＴ１４と、ゲート極は入力端ＩＮＰＵＴに接続され、ソース極は第１３の薄膜トランジスタＴ１３のゲート極に接続され、ドレイン極は第２のスキャン方向選択信号入力端ＣＬＫ’Ｂに接続される第１５の薄膜トランジスタＴ１５と、ゲート極は第１のスキャン方向選択信号入力端ＣＬＫ’に接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極は前記第１３の薄膜トランジスタＴ１３のゲート極に接続される第１６の薄膜トランジスタＴ１６と、を有する。
このとき、図１４に示すシフトレジスタ素子を有する４つの駆動信号（４−ｃｌｏｃｋ）のシフトレジスタの構造は図１５に示すとおりであり、その正方向のスキャン駆動シーケンスは図５に示すものと同一であり、その逆方向のスキャン駆動シーケンスは図６に示すものと同一である。
以下に上記の第２のリセット制御素子が出力端ＯＵＴのリセットを保証する作業プロセスを主に説明する。
正方向スキャンのときは以下のとおりである。
入力ＩＮＰＵＴ段階において、第１のスキャン方向選択信号入力端ＣＬＫ’、入力端ＩＮＰＵＴは高レベルであり、第２のスキャン方向選択信号入力端ＣＬＫ’Ｂ、第１のリセット信号入力端Ｒｅｓｅｔは低レベルであるため、第１４の薄膜トランジスタＴ１４はオフになり、第１５の薄膜トランジスタＴ１５、第１６の薄膜トランジスタＴ１６はオンになり、第１３の薄膜トランジスタＴ１３のゲート極はプルダウンされ、第１３の薄膜トランジスタＴ１３はオフになり、出力ＯＵＴ段階において、入力端ＩＮＰＵＴ、第１のリセット信号入力端Ｒｅｓｅｔは低レベルであるため（第１のスキャン方向選択信号入力端ＣＬＫ’、第２のスキャン方向選択信号入力端ＣＬＫ’Ｂは高レベルでも低レベルでもかまわない）、第１４の薄膜トランジスタＴ１４、第１５の薄膜トランジスタＴ１５はオフになり（第１６の薄膜トランジスタＴ１６はオンでもオフでもかまわない）、第１３の薄膜トランジスタＴ１３のゲート極は低レベルを維持し、即ち第１３の薄膜トランジスタＴ１３はオフを維持し、リセットＲＥＳＥＴ段階において、第２のスキャン方向選択信号入力端ＣＬＫ’Ｂ、第１のリセット信号入力端Ｒｅｓｅｔは高レベルであり、第１のスキャン方向選択信号入力端ＣＬＫ’、入力端ＩＮＰＵＴは低レベルであるため、第１４の薄膜トランジスタＴ１４はオンになり、第１５の薄膜トランジスタＴ１５、第１６の薄膜トランジスタＴ１６がオフになり、第１３の薄膜トランジスタＴ１３のゲート極は高レベルに変わり、即ち第１３の薄膜トランジスタＴ１３はオンになり、出力端ＯＵＴに対してリセットし、作業段階以外においては、入力端ＩＮＰＵＴ、第１のリセット信号入力端Ｒｅｓｅｔはずっと低レベルを維持し、すなわち第１４の薄膜トランジスタＴ１４はオフになり、第１５の薄膜トランジスタＴ１５はオフになり、第１のスキャン方向選択信号入力端ＣＬＫ’が高レベルに変わったとき、第１６の薄膜トランジスタＴ１６はオンになり、第１３の薄膜トランジスタＴ１３のゲート極はプルダウンされるため、第１３の薄膜トランジスタＴ１３はオフを維持し、よって第１３の薄膜トランジスタＴ１３のオフセット作用電圧を低減させ、第１３の薄膜トランジスタＴ１３の作業寿命を延長させることができ、シフトレジスタのリセット信頼性を高めることができる。
逆方向スキャンは正方向スキャンと類似し、主に駆動信号を変更する必要がある。
実施例四
図１６に示すように、上記の第２のリセット制御素子は、ゲート極は第１のリセット信号入力端ＲＥＳＥＴに接続され、ソース極は第１３の薄膜トランジスタＴ１３のゲート極に接続され、ドレイン極は第２のスキャン方向選択信号入力端ＣＬＫ’Ｂに接続される第１７の薄膜トランジスタＴ１７と、ゲート極は入力端ＩＮＰＵＴに接続され、ソース極は第１３の薄膜トランジスタＴ１３のゲート極に接続され、ドレイン極は第２のスキャン方向選択信号入力端ＣＬＫ’Ｂに接続される第１８の薄膜トランジスタと、ゲート極は第２のリセット信号入力端ＲＥＳＥＴ２に接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極は第１３の薄膜トランジスタＴ１３のゲート極に接続される第１９の薄膜トランジスタと、ゲート極は第３のリセット信号入力端ＲＥＳＥＴ３に接続され、ソース極は低レベルＶＳＳに接続され、ドレイン極は第１３の薄膜トランジスタＴ１３のゲート極に接続される第２０の薄膜トランジスタと、を更に有してもよい。
このとき、図１６に示すシフトレジスタ素子を有する４つの駆動信号（４−ｃｌｏｃｋ）のシフトレジスタの構造は図１７に示すとおりであり、その正方向の駆動シーケンスは図５に示すものと同一であり、その逆方向の駆動シーケンスは図６に示すものと同一である。
図１６は図３に示すシフトレジスタ素子より安定性が優れているメリットがあり、図７に示すシフトレジスタ素子より出力端ＯＵＴのリセットに直接用いる薄膜トランジスタを減らしてシフトレジスタ素子が必要とする面積を効果的に縮減できる（出力端ＯＵＴに直接用いる薄膜トランジスタのサイズが大きいため）メリットがある。
以下に上記の第２のリセット制御素子が出力端ＯＵＴのリセットを保証する作業プロセスを主に説明する。
正方向スキャンのときは以下のとおりである。
入力前段階において、入力端ＩＮＰＵＴ、第１のリセット信号入力端Ｒｅｓｅｔ、第３のリセット信号入力端Ｒｅｓｅｔ３は低レベルであり、第２のリセット信号入力端Ｒｅｓｅｔ２は高レベルであるため、第１７の薄膜トランジスタＴ１７、第１８の薄膜トランジスタＴ１８、第２０の薄膜トランジスタＴ２０はオフになり、第１９の薄膜トランジスタＴ１９はオンになり、第１３の薄膜トランジスタＴ１３のゲート極はプルダウンされ、第１３の薄膜トランジスタＴ１３はオフになり、入力ＩＮＰＵＴ段階において、入力端ＩＮＰＵＴは高レベルであり、第２のスキャン方向選択信号入力端ＣＬＫ’Ｂ、第１のリセット信号入力端Ｒｅｓｅｔ、第２のリセット信号入力端Ｒｅｓｅｔ２、第３のリセット信号入力端Ｒｅｓｅｔ３は低レベルであるため、第１７の薄膜トランジスタＴ１７、第１９の薄膜トランジスタＴ１９、第２０の薄膜トランジスタＴ２０はオフになり、第１８の薄膜トランジスタＴ１８はオンになるが、第１３の薄膜トランジスタＴ１３のゲート極は依然として低レベルを維持し、第１３の薄膜トランジスタＴ１３はオフになり、出力ＯＵＴ段階において、入力端ＩＮＰＵＴ、第１のリセット信号入力端Ｒｅｓｅｔ、第２のリセット信号入力端Ｒｅｓｅｔ２、第３のリセット信号入力端Ｒｅｓｅｔ３は低レベルであるため（第２のスキャン方向選択信号入力端ＣＬＫ’Ｂは高レベルでも低レベルでもかまわない）、第１７の薄膜トランジスタＴ１７、第１８の薄膜トランジスタＴ１８、第１９の薄膜トランジスタＴ１９、第２０の薄膜トランジスタＴ２０はオフになり、第１３の薄膜トランジスタＴ１３のゲート極は低レベルを維持し、即ち第１３の薄膜トランジスタＴ１３はオフを維持し、リセットＲＥＳＥＴ段階において、第２のスキャン方向選択信号入力端ＣＬＫ’Ｂ、第１のリセット信号入力端Ｒｅｓｅｔは高レベルであり、入力端ＩＮＰＵＴ、第２のリセット信号入力端Ｒｅｓｅｔ２、第３のリセット信号入力端Ｒｅｓｅｔ３は低レベルであるため、第１７の薄膜トランジスタＴ１７はオンになり、第１８の薄膜トランジスタＴ１８、第１９の薄膜トランジスタＴ１９、第２０の薄膜トランジスタＴ２０がオフになり、第１３の薄膜トランジスタＴ１３のゲート極は高レベルに変わり、即ち第１３の薄膜トランジスタＴ１３はオンになり、出力端ＯＵＴに対してリセットをし、第１３の薄膜トランジスタＴ１３のリセット段階において、入力端ＩＮＰＵＴ、第１のリセット信号入力端Ｒｅｓｅｔ、第２のリセット信号入力端Ｒｅｓｅｔ２は低レベルであり、第３のリセット信号入力端Ｒｅｓｅｔ３は高レベルに変わるため、第１７の薄膜トランジスタＴ１７、第１８の薄膜トランジスタＴ１８、第１９の薄膜トランジスタＴ１９はオフになり、第２０の薄膜トランジスタＴ２０はオンになり、第１３の薄膜トランジスタＴ１３のゲート極はプルダウンされ、第１３の薄膜トランジスタＴ１３はオフになり、第１３の薄膜トランジスタＴ１３に対するリセットを完了させ、作業段階以外においては、入力端ＩＮＰＵＴ、第１のリセット信号入力端Ｒｅｓｅｔ、第２のリセット信号入力端Ｒｅｓｅｔ２、第３のリセット信号入力端Ｒｅｓｅｔ３はずっと低レベルを維持し、すなわち第１７の薄膜トランジスタＴ１７、第１８の薄膜トランジスタＴ１８、第１９の薄膜トランジスタＴ１９、第２０の薄膜トランジスタＴ２０はオフを維持するため、第１３の薄膜トランジスタＴ１３のゲート極の電圧は低レベルを維持し、よって第１３の薄膜トランジスタＴ１３のオフセット作用電圧を低減させ、第１３の薄膜トランジスタＴ１３の作業寿命を延長させることができ、シフトレジスタのリセット信頼性を高めることができる。
逆方向スキャンは正方向スキャンと類似し、主に駆動信号を変更する必要がある。
最後に、以上のいくつかの実施例を総合して説明する。
図３、図７（またはインターフェースが同一または類似の）のシフトレジスタ素子を採用するシフトレジスタは、図４に示す構造を採用するほかに、図８、図１１に示す構造またはそこから引き出された構造を採用してもよい。
図８は図４よりも一つの方向選択信号ｃｌｋ５が付け加えられ、接続方法は図８に示すとおりである。当該構造の駆動シーケンスは図９、図１０に示すとおりである。具体的な駆動プロセスは図３に類似する。逆方向スキャン駆動のとき、シフトレジスタ駆動信号ＣＬＫとＣＬＫＢのシーケンスは入れ替わり、方向選択信号ｃｌｋ３とｃｌｋ５は入れ替わり、シーケンスは図９、図１０に示すとおりである。そのメリットの一つは、各選択信号ｃｌｋｘが接続する素子数が減少し（元のｎ／２からｎ／３に変わる）、格納コンデンサによる消費電力を低減させることができ、もう一つのメリットは、シフトレジスタ素子が作業しないときのスキャン方向選択信号のデューティ比（元の５０％から３３％に変わる）を減少させることができ、効果的に意図しないオンの可能性を減少させ、よって信頼性を高めることができる。
図１１は図４よりも二つのスキャン方向選択信号ｃｌｋ５、ｃｌｋ６が付け加えられ、接続方法は図１１に示すとおりである。当該構造の駆動シーケンスは図１２、図１３に示すとおりである。具体的な駆動プロセスは図３に類似する。逆方向スキャン駆動のとき、シフトレジスタ駆動信号ＣＬＫとＣＬＫＢのシーケンスは入れ替わり、方向選択信号ｃｌｋ３とｃｌｋ６は入れ替わり、ｃｌｋ４とｃｌｋ５は入れ替わり、シーケンスは図１２、図１３に示すとおりである。そのメリットの一つは、各選択信号ｃｌｋｘが接続する素子数が減少し（元のｎ／２からｎ／４に変わる）、格納コンデンサによる消費電力を低減させることができ、もう一つのメリットは、シフトレジスタ素子が作業しないときの方向選択信号のデューティ比（元の５０％から２５％に変わる）を減少させることができ、効果的に意図しないオンの可能性を減少させ、よって信頼性を高めることができる。
図１４またはインターフェースが同一の類似するシフトレジスタ素子を採用するシフトレジスタは、図１５に示す構造を採用するほかに、図８、図１１に示す構造またはそこから引き出された構造を採用してもよい。
図１６またはインターフェースが同一の類似するシフトレジスタ素子を採用するシフトレジスタは、図１７に示す構造を採用するほかに、図８、図１１に示す構造またはそこから引き出された構造を採用してもよく、そのメリットは安定性が優れている点である。
また、本発明の実施例は、ディスプレイであって、本発明の実施例が提供する前記いずれか一つのシフトレジスタを有するディスプレイを更に提供する。
以上が本発明の好ましい実施形態であるが、当業者にとって本発明に記載する原理を逸脱しないことを前提に、いくらかの改良や装飾を行ってもよく、これらの改良や装飾は本発明の保護範囲に含まれるものとみなされる。
Ｔ１… 第１の薄膜トランジスタ
Ｔ２… 第２の薄膜トランジスタ
Ｔ３… 第３の薄膜トランジスタ
Ｔ４… 第４の薄膜トランジスタ
Ｔ５… 第５の薄膜トランジスタ
Ｔ６… 第６の薄膜トランジスタ
Ｔ７… 第７の薄膜トランジスタ
Ｔ８… 第８の薄膜トランジスタ
Ｔ９… 第９の薄膜トランジスタ
Ｔ１０… 第１０の薄膜トランジスタ
Ｔ１１… 第１１の薄膜トランジスタ
Ｔ１２… 第１２の薄膜トランジスタ
ＩＰＵＴ… 入力端
ＣＬＫ… 第１のクロック信号入力端
ＣＬＫＢ… 第２のクロック信号入力端
ＰＤ＿ＣＮ… プルダウン制御ノード

Claims (10)

  1. 複数段のシフトレジスタ素子を有するシフトレジスタであって、前記複数段のシフトレジスタのうちの各段のシフトレジスタ素子は、
    正方向スキャン駆動のときは当該段のシフトレジスタ素子の起動スイッチとなってプルアップノードを充電し、逆方向スキャン駆動のときは当該段のシフトレジスタ素子のリセットスイッチとなって前記プルアップノードを放電する、駆動入力信号とスキャン方向選択信号の制御のもとで前記プルアップノードを充電または放電するための第１の薄膜トランジスタと、
    正方向スキャン駆動のときは当該段のシフトレジスタ素子のリセットスイッチとなって前記プルアップノードを放電し、逆方向スキャン駆動のときは当該段のシフトレジスタ素子の起動スイッチとなって前記プルアップノードを充電する、第１のリセット信号と前記スキャン方向選択信号の制御のもとで前記プルアップノードを充電または放電するための第２の薄膜トランジスタと、
    前記プルアップノードと出力端をリセットするためのリセット素子と、
    出力段階において前記出力端のレベルをプルアップするためのプルアップ素子と、を有することを特徴とするシフトレジスタ。
  2. 前記第１の薄膜トランジスタのゲート極は入力端に接続され、ソース極はプルアップノードに接続され、ドレイン極は第１のスキャン方向選択信号入力端に接続され、
    前記第２の薄膜トランジスタのゲート極は第１のリセット信号入力端に接続され、ソース極は前記プルアップノードに接続され、ドレイン極は前記第１のスキャン方向選択信号入力端に接続されることを特徴とする請求項１に記載のシフトレジスタ。
  3. 前記プルアップ素子は、
    ゲート極は格納コンデンサの第１端に接続され、ソース極は出力端に接続され、ドレイン極は第１のクロック信号入力端に接続される第３の薄膜トランジスタと、
    第１端は前記プルアップノードに接続され、第２端は前記出力端に接続される格納コンデンサと、を有することを特徴とする請求項１に記載のシフトレジスタ。
  4. 前記リセット素子は、
    ゲート極は第２のクロック信号入力端に接続され、ソース極は低レベルに接続され、ドレイン極は前記出力端に接続される第４の薄膜トランジスタと、
    ゲート極はプルダウン制御ノードに接続され、ソース極はプルダウンノードに接続され、ドレイン極は前記第２のクロック信号入力端に接続される第５の薄膜トランジスタと、
    ゲート極は前記プルアップノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記プルダウンノードに接続される第６の薄膜トランジスタと、
    ゲート極とドレイン極は前記第２のクロック信号入力端に接続され、ソース極は前記プルダウン制御ノードに接続される第７の薄膜トランジスタと、
    ゲート極は前記プルアップノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記プルダウン制御ノードに接続される第８の薄膜トランジスタと、
    ゲート極は前記プルダウンノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記プルアップノードに接続される第９の薄膜トランジスタと、
    ゲート極は前記プルダウンノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記出力端に接続される第１０の薄膜トランジスタと、を有することを特徴とする請求項１に記載のシフトレジスタ。
  5. 前記各段のシフトレジスタ素子は、
    前記リセット素子の出力端に対するリセットを保証するための第１のリセット制御素子とを更に有することを特徴とする請求項４に記載のシフトレジスタ。
  6. 前記第１のリセット制御素子は、
    ゲート極は第１のリセット信号入力端に接続され、ソース極は低レベルに接続され、ドレイン極は出力端に接続される第１１の薄膜トランジスタと、
    ゲート極は入力端に接続され、ソース極は低レベルに接続され、ドレイン極は出力端に接続される第１２の薄膜トランジスタと、を有することを特徴とする請求項５に記載のシフトレジスタ。
  7. 前記リセット素子は、
    ゲート極はプルダウン制御ノードに接続され、ソース極はプルダウンノードに接続され、ドレイン極は第２のクロック信号入力端に接続される第５の薄膜トランジスタと、
    ゲート極は前記プルアップノードに接続され、ソース極は低レベルに接続され、ドレイン極は前記プルダウンノードに接続される第６の薄膜トランジスタと、
    ゲート極とドレイン極は前記第２のクロック信号入力端に接続され、ソース極は前記プルダウン制御ノードに接続される第７の薄膜トランジスタと、
    ゲート極は前記プルアップノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記プルダウン制御ノードに接続される第８の薄膜トランジスタと、
    ゲート極は前記プルダウンノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記プルアップノードに接続される第９の薄膜トランジスタと、
    ゲート極は前記プルダウンノードに接続され、ソース極は前記低レベルに接続され、ドレイン極は前記出力端に接続される第１０の薄膜トランジスタと、
    ゲート極は第２のリセット制御素子に接続され、ソース極は前記低レベルに接続され、ドレイン極は前記出力端に接続される第１３の薄膜トランジスタと、を有し、
    前記第２のリセット制御素子は、前記リセット素子の出力端に対するリセットを保証することを特徴とする請求項１に記載のシフトレジスタ。
  8. 前記第２のリセット制御素子は、
    ゲート極は第１のリセット信号入力端に接続され、ソース極は前記第１３の薄膜トランジスタのゲート極に接続され、ドレイン極は第２のスキャン方向選択信号入力端に接続される第１４の薄膜トランジスタと、
    ゲート極は入力端に接続され、ソース極は前記第１３の薄膜トランジスタのゲート極に接続され、ドレイン極は第２のスキャン方向選択信号入力端に接続される第１５の薄膜トランジスタと、
    ゲート極は第１のスキャン方向選択信号入力端に接続され、ソース極は低レベルに接続され、ドレイン極は前記第１３の薄膜トランジスタのゲート極に接続される第１６の薄膜トランジスタと、を有することを特徴とする請求項７に記載のシフトレジスタ。
  9. 前記第２のリセット制御素子は、
    ゲート極は前記第１のリセット信号入力端に接続され、ソース極は前記第１３の薄膜トランジスタのゲート極に接続され、ドレイン極は前記第２のスキャン方向選択信号入力端に接続される第１７の薄膜トランジスタと、
    ゲート極は入力端に接続され、ソース極は前記第１３の薄膜トランジスタのゲート極に接続され、ドレイン極は前記第２のスキャン方向選択信号入力端に接続される第１８の薄膜トランジスタと、
    ゲート極は第２のリセット信号入力端に接続され、ソース極は低レベルに接続され、ドレイン極は前記第１３の薄膜トランジスタのゲート極に接続される第１９の薄膜トランジスタと、
    ゲート極は第３のリセット信号入力端に接続され、ソース極は低レベルに接続され、ドレイン極は前記第１３の薄膜トランジスタのゲート極に接続される第２０の薄膜トランジスタと、を有することを特徴とする請求項７に記載のシフトレジスタ。
  10. ディスプレイであって、請求項１ないし９のいずれかに記載のシフトレジスタを有することを特徴とするディスプレイ。
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