KR20140001949A - 시프트 레지스터 및 디스플레이 - Google Patents

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Abstract

본 발명은 종래 시프트 레지스터가 단지 정방향 스캔 구동만을 수행할 수 있고, 양방향 스캔 구동을 수행할 수 없는 문제점을 해결하기 위한 시프트 레지스터를 제공한다. 시프트 레지스터는 제1 TFT, 제2 TFT, 리셋 유닛, 및 풀업 유닛을 포함한다. 본 발명은 시프트 레지스터를 포함하는 디스플레이를 더 제공한다. 시프트 레지스터 및 디스플레이는 양방향 스캔 구동을 달성할 수 있다.

Description

시프트 레지스터 및 디스플레이{A SHIFT REGISTER AND A DISPLAY}
본 발명은 디스플레이 기술 분야에 관한 것으로서, 더 상세하게는 시프트 레지스터 및 디스플레이에 관한 것이다.
시프트 레지스터는 게이트 라인들에 구동 신호들을 제공하는데 사용되며 복수의 스테이지에 배열된 복수의 시프트 레지스터 유닛들을 포함한다.
도 1a는 종래 기술의 시프트 레지스터 유닛의 개략적 구조도이며, 도 1b는 도 1a에 도시된 시프트 레지스터 유닛의 타이밍 순차도이다. 도 1a에 도시된 바와 같이, 시프트 레지스터 유닛은 12개의 박막 트랜지스터(TFT) 및 스토리지 커패시터를 포함하며, 이 시프트 레지스터 유닛으로 이루어지는 시프트 레지스터는 정방향 스캔 구동(forward scanning driving)만을 수행할 수 있고, 양방향 스캔 구동(bi-directional scanning driving)을 실현할 수 없다.
본 발명의 실시예들은 종래 시프트 레지스터가 단지 정방향 스캔 구동만을 수행할 수 있고, 양방향 스캔 구동을 수행할 수 없다는 문제점을 해결하기 위한 시프트 레지스터를 제공하며, 그 시프트 레지스터를 포함하는 디스플레이를 더 제공한다.
일 양태에 따르면, 복수의 스테이지에서의 복수의 시프트 레지스터 유닛들을 포함하는 시프트 레지스터를 제공하는데, 각각의 스테이지에서의 시프트 레지스터 유닛은:
구동 입력 신호 및 스캔 방향 선택 신호의 제어 하에서 풀업 노드를 충방전하기 위한 제1 박막 트랜지스터(TFT) - 제1 TFT는 정방향 스캔 구동 중에 풀업 노드를 충전하도록 스테이지에서의 시프트 레지스터 유닛의 시작 스위치 역할을 하고, 역방향 스캔 구동 중에 풀업 노드를 방전하도록 스테이지에서의 시프트 레지스터 유닛의 리셋 스위치 역할을 함 - ;
제1 리셋 신호 및 스캔 방향 선택 신호의 제어 하에서 풀업 노드를 충방전하기 위한 제2 TFT - 제2 TFT는 정방향 스캔 구동 중에 풀업 노드를 방전하도록 스테이지에서의 시프트 레지스터 유닛의 리셋 스위치 역할을 하고, 역방향 스캔 구동 중에 풀업 노드를 충전하도록 스테이지에서의 시프트 레지스터 유닛의 시작 스위치 역할을 함 - ;
풀업 노드 및 출력 단자를 리셋하기 위한 리셋 유닛; 및
출력 단계 중에 출력 단자에서 전위를 풀업하기 위한 풀업 유닛을 포함한다.
일례에서, 제1 TFT의 게이트는 입력 단자에 접속되고, 제1 TFT의 소스는 풀업 노드에 접속되고, 제1 TFT의 드레인은 제1 스캔 방향 선택 신호 입력 단자에 접속되고;
제2 TFT의 게이트는 제1 리셋 신호 입력 단자에 접속되고, 제2 TFT의 소스는 풀업 노드에 접속되고, 제2 TFT의 드레인은 제1 스캔 방향 선택 신호 입력 단자에 접속된다.
일례에서, 풀업 유닛은:
스토리지 커패시터의 제1 단자에 접속된 게이트, 출력 단자에 접속된 소스, 및 제1 클럭 신호 입력 단자에 접속된 드레인을 갖는 제3 TFT; 및
풀업 노드에 접속된 제1 단자 및 출력 단자에 접속된 제2 단자를 갖는 스토리지 커패시터를 포함할 수 있다.
일 실시예에서, 리셋 유닛은:
제2 클럭 신호 입력 단자에 접속된 게이트, 로우 레벨에 접속된 소스, 및 출력 단자에 접속된 드레인을 갖는 제4 TFT;
풀다운-다운 제어 노드에 접속된 게이트, 풀다운 노드에 접속된 소스, 및 제2 클럭 신호 입력 단자에 접속된 드레인을 갖는 제5 TFT;
풀업 노드에 접속된 게이트, 로우 레벨에 접속된 소스, 및 풀다운 노드에 접속된 드레인을 갖는 제6 TFT;
제2 클럭 신호 입력 단자에 접속된 게이트 및 드레인, 및 풀다운 제어 노드에 접속된 소스를 갖는 제7 TFT;
풀업 노드에 접속된 게이트, 로우 레벨에 접속된 소스, 및 풀다운 제어 노드에 접속된 드레인을 갖는 제8 TFT;
풀다운 노드에 접속된 게이트, 로우 레벨에 접속된 소스, 및 풀업 노드에 접속된 드레인을 갖는 제9 TFT; 및
풀다운 노드에 접속된 게이트, 로우 레벨에 접속된 소스, 및 출력 단자에 접속된 드레인을 갖는 제10 TFT를 포함할 수 있다.
다른 실시예에서, 각 스테이지에서의 시프트 레지스터 유닛은 출력 단자가 리셋 유닛에 의해 리셋되도록 보장하기 위한 제1 리셋 제어 유닛을 포함할 수도 있다.
일례에서, 제1 리셋 제어 유닛은:
제1 리셋 신호 입력 단자에 접속된 게이트, 로우 레벨에 접속된 소스, 및 출력 단자에 접속된 드레인을 갖는 제11 TFT; 및
입력 단자에 접속된 게이트, 로우 레벨에 접속된 소스, 및 출력 단자에 접속된 드레인을 갖는 제12 TFT를 포함할 수 있다.
다른 실시예에서, 리셋 유닛은:
풀다운 제어 노드에 접속된 게이트, 풀다운 노드에 접속된 소스, 및 제2 클럭 신호 입력 단자에 접속된 드레인을 갖는 제5 TFT;
풀업 노드에 접속된 게이트, 로우 레벨에 접속된 소스, 및 풀다운 노드에 접속된 드레인을 갖는 제6 TFT;
제2 클럭 신호 입력 단자에 접속된 게이트 및 드레인, 및 풀다운 제어 노드에 접속된 소스를 갖는 제7 TFT;
풀업 노드에 접속된 게이트, 로우 레벨에 접속된 소스, 및 풀다운 제어 노드에 접속된 드레인을 갖는 제8 TFT;
풀다운 노드에 접속된 게이트, 로우 레벨에 접속된 소스, 및 풀업 노드에 접속된 드레인을 갖는 제9 TFT;
풀다운 노드에 접속된 게이트, 로우 레벨에 접속된 소스, 및 출력 단자에 접속된 드레인을 갖는 제10 TFT; 및
제2 리셋 제어 유닛에 접속된 게이트, 로우 레벨에 접속된 소스, 및 출력 단자에 접속된 드레인을 갖는 제13 TFT를 포함하고;
제2 리셋 제어 유닛은 출력 단자가 리셋 유닛에 의해 리셋되는 것을 보장하기 위해 사용된다.
일례에서, 제2 리셋 제어 유닛은:
제1 리셋 신호 입력 단자에 접속된 게이트, 제13 TFT의 게이트에 접속된 소스, 및 제2 스캔 방향 선택 신호 입력 단자에 접속된 드레인을 갖는 제14 TFT;
입력 단자에 접속된 게이트, 제13 TFT의 게이트에 접속된 소스, 및 제2 스캔 방향 선택 신호 입력 단자에 접속된 드레인을 갖는 제15 TFT; 및
제1 스캔 방향 선택 신호 입력 단자에 접속된 게이트, 로우 레벨에 접속된 소스, 및 제13 TFT의 게이트에 접속된 드레인을 갖는 제16 TFT를 포함할 수 있다.
다른 실시예에서, 제2 리셋 제어 유닛은:
제1 리셋 신호 입력 단자에 접속된 게이트, 제13 TFT의 게이트에 접속된 소스, 및 제2 스캔 방향 선택 신호 입력 단자에 접속된 드레인을 갖는 제17 TFT;
입력 단자에 접속된 게이트, 제13 TFT의 게이트에 접속된 소스, 및 제2 스캔 방향 선택 신호 입력 단자에 접속된 드레인을 갖는 제18 TFT;
제2 리셋 신호 입력 단자에 접속된 게이트, 로우 레벨에 접속된 소스, 및 제13 TFT의 게이트에 접속된 드레인을 갖는 제19 TFT; 및
제3 리셋 신호 입력 단자에 접속된 게이트, 로우 레벨에 접속된 소스, 및 제13 TFT의 게이트에 접속된 드레인을 갖는 제20 TFT를 포함할 수 있다.
다른 양태에 따르면, 전술한 시프트 레지스터들 중 어느 하나를 포함하는 디스플레이가 제공된다.
본 발명의 실시예들에 따른 시프트 레지스터 및 디스플레이는 양방향 스캔 구동을 달성할 수 있다.
도 1a는 종래 기술의 시프트 레지스터 유닛의 개략적 구조도이다.
도 1b는 도 1a에 도시된 시프트 레지스터 유닛의 구동 타이밍 순차도이다.
도 2a는 본 발명의 일실시예에 따른 시프트 레지스터 유닛의 개략적 구조도이다.
도 2b는 본 발명의 일실시예에 따른 다른 시프트 레지스터 유닛의 개략적 구조도이다.
도 3은 본 발명의 특정 실시예 1에 따른 시프트 레지스터 유닛의 개략적 구조도이다.
도 4는 도 3에 도시된 시프트 레지스터 유닛을 포함하는 시프트 레지스터의 개략적 구조도이다.
도 5는 도 4에 도시된 시프트 레지스터의 정방향 스캔 구동을 위한 타이밍 순차도이다.
도 6은 도 4에 도시된 시프트 레지스터의 역방향 스캔 구동을 위한 타이밍 순차도이다.
도 7은 본 발명의 특정 실시예 2에 따른 시프트 레지스터 유닛의 개략적 구조도이다.
도 8은 도 7에 도시된 시프트 레지스터 유닛을 포함하며 5개의 구동 신호를 갖는 시프트 레지스터의 개략적 구조도이다.
도 9는 도 8에 도시된 시프트 레지스터의 정방향 스캔 구동을 위한 타이밍 순차도이다.
도 10은 도 8에 도시된 시프트 레지스터의 역방향 스캔 구동을 위한 타이밍 순차도이다.
도 11은 도 7에 도시된 시프트 레지스터 유닛을 포함하며 6개의 구동 신호를 갖는 시프트 레지스터의 개략적 구조도이다.
도 12는 도 11에 도시된 시프트 레지스터의 정방향 스캔 구동을 위한 타이밍 순차도이다.
도 13은 도 11에 도시된 시프트 레지스터의 역방향 스캔 구동을 위한 타이밍 순차도이다.
도 14는 본 발명의 특정 실시예 3에 따른 시프트 레지스터 유닛의 개략적 구조도이다.
도 15는 도 14에 도시된 시프트 레지스터 유닛을 포함하며 4개의 구동 신호를 갖는 시프트 레지스터의 개략적 구조도이다.
도 16은 본 발명의 특정 실시예 4에 따른 시프트 레지스터 유닛의 개략적 구조도이다.
도 17은 도 16에 도시된 시프트 레지스터 유닛을 포함하며 4개의 구동 신호를 갖는 시프트 레지스터의 개략적 구조도이다.
본 발명의 실시예들의 해결해야 할 기술적 문제, 기술적 해결 방안, 및 이점들을 더 명확하게 하기 위해, 첨부 도면들과 연계하여 본 발명의 실시예들에 대해 설명할 것이다.
본 발명의 실시예에서, 도 2a에 도시된 바와 같이, 복수의 스테이지에서의 복수의 시프트 레지스터 유닛을 포함하는 시프트 레지스터가 제공되는데, 각 스테이지에서의 시프트 레지스터 유닛은:
구동 입력 신호 및 스캔 방향 선택 신호의 제어 하에서 풀업 노드(PU)를 충방전하기 위한 제1 박막 트랜지스터(TFT)(T1) - 제1 TFT(T1)는 정방향 스캔 구동 중에 풀업 노드(PU)를 충전하기 위한 스테이지에서의 시프트 레지스터 유닛의 시작 스위치 역할을 하고, 역방향 스캔 구동 중에 풀업 노드(PU)를 방전하기 위한 스테이지에서의 시프트 레지스터 유닛의 리셋 스위치 역할을 함 - ;
제1 리셋 신호 및 스캔 방향 선택 신호의 제어 하에서 풀업 노드(PU)를 충방전하기 위한 제2 TFT(T2) - 제2 TFT(T2)는 정방향 스캔 구동 중에 풀업 노드(PU)를 방전하기 위한 스테이지에서의 시프트 레지스터 유닛의 리셋 스위치 역할을 하고, 역방향 스캔 구동 중에 풀업 노드(PU)를 충전하기 위한 스테이지에서의 시프트 레지스터 유닛의 시작 스위치 역할을 함 - ;
풀업 노드(PU) 및 출력 단자(OUT)를 리셋하기 위한 리셋 유닛;
출력 단계 중에 출력 단자(OUT)에서 전위를 풀업하기 위한 풀업 유닛을 포함한다.
일례에서, 도 2a에 도시된 바와 같이, 제1 TFT(T1)의 게이트는 입력 단자(INPUT)에 접속되고, 제1 TFT(T1)의 소스는 풀업 노드(PU)에 접속되고, 제1 TFT(T1)의 드레인은 제1 스캔 방향 선택 신호 입력 단자(CLK´)에 접속되며;
제2 TFT(T2)의 게이트는 제1 리셋 신호 입력 단자(RESET)에 접속되고, 제2 TFT(T2)의 소스는 풀업 노드(PU)에 접속되며, 제2 TFT(T2)의 드레인은 제1 스캔 방향 선택 신호 입력 단자(CLK´)에 접속된다.
일례에서, 도 2b에 도시된 바와 같이, 풀업 유닛은:
스토리지 커패시터(C1)의 제1 단자에 접속된 게이트, 출력 단자(OUT)에 접속된 소스, 및 제1 클럭 신호 입력 단자(CLK)에 접속된 드레인을 갖는 제3 TFT(T3)를 포함하고;
스토리지 커패시터(C1)는 풀업 노드(PU)에 접속된 제1 단자 및 출력 단자(OUT)에 접속된 제2 단자를 갖는다.
본 발명의 전술한 실시예에 의해 제공되는 시프트 레지스터는 양방향 스캔 구동을 달성할 수 있다.
전술한 시프트 레지스터의 특정 구현예들을 아래의 복수의 특정 실시예들로 설명할 것이다.
실시예 1
일례에서, 도 3에 도시된 바와 같이, 전술한 리셋 유닛은:
제2 클럭 신호 입력 단자(CLKB)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 출력 단자(OUT)에 접속된 드레인을 갖는 제4 TFT(T4);
풀다운 제어 노드(PD_CN)에 접속된 게이트, 풀다운 노드(PD)에 접속된 소스, 및 제2 클럭 신호 입력 단자(CLKB)에 접속된 드레인을 갖는 제5 TFT(T5);
풀업 노드(PU)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 풀다운 노드(PD)에 접속된 드레인을 갖는 제6 TFT(T6);
제2 클럭 신호 입력 단자(CLKB)에 접속된 게이트 및 드레인, 및 풀다운 제어 노드(PD_CN)에 접속된 소스를 갖는 제7 TFT(T7);
풀업 노드(PU)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 풀다운 제어 노드(PD_CN)에 접속된 드레인을 갖는 제8 TFT(T8);
풀다운 노드(PD)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 풀업 노드(PU)에 접속된 드레인을 갖는 제9 TFT(T9); 및
풀다운 노드(PD)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 출력 단자(OUT)에 접속된 드레인을 갖는 제10 TFT(T10)를 포함할 수 있다.
이 경우, 도 3에 도시된 시프트 레지스터 유닛을 갖는 시프트 레지스터의 개략적인 구조가 도 4에 도시된 바와 같고, 정방향 스캔 구동의 타이밍 시퀀스가 도 5에 도시된 바와 같고, 역방향 스캔 구동의 타이밍 시퀀스가 도 6에 도시된 바와 같다.
도 4에 도시된 바와 같이, 시프트 레지스터의 주요 특징은, 인접 시프트 레지스터 유닛들의 제1 클럭 신호 입력 단자(CLK) 및 제2 클럭 신호 입력 단자(CLKB)가 구동 신호들(CLK 및 CLKB)에 각각 교번하여 접속되고, 4개의 인접 시프트 레지스터 유닛들의 제1 스캔 방향 선택 신호 입력 단자들(CLK´)은 구동 신호들(clk3 및 clk4)에 각각 접속되며, 여기서 2개의 인접 시프트 레지스터 유닛들은 구동 신호에 접속되고, 다른 2개의 인접 시프트 레지스터 유닛들은 다른 구동 신호(예를 들어, clk3, clk3, clk4, clk4; 또는 clk4, clk4, clk3, clk3; 또는 clk3, clk4, clk4, clk3; 또는 clk4, clk3, clk3, clk4이며, 구동을 위한 타이밍 시퀀스는 특정 접속 방식과 매칭되어야 함)에 접속되며, 시프트 레지스터 유닛의 입력 단자(INPUT)는 이전 스테이지에서의 시프트 레지스터 유닛의 출력 단자(OUT)에 접속되고, 시프트 레지스터 유닛의 제1 리셋 신호 입력 단자(Reset)가 다음 스테이지에서의 시프트 레지스터 유닛의 출력 단자에 접속되고, 제1 스테이지에서의 시프트 레지스터 유닛의 입력 단자(INPUT) 및 최종 스테이지에서의 시프트 레지스터 유닛의 제1 리셋 신호 입력 단자(Reset)가 프레임 시작 신호(STV)에 접속되고(STV_F 및 STV_B는 동일한 신호이거나 상이한 신호일 수 있음), 모든 시프트 레지스터 유닛들의 출력 단자(OUT)가 대응하는 게이트 라인들에 접속되고, 모든 VSS들이 로우 레벨 신호(VSS)에 접속된다.
시프트 레지스터 유닛의 제1 스캔 방향 선택 신호 입력 단자(CLK´)에 접속된 구동 신호들은 3개의 요건을 충족시켜야 하는데, 제1 요건은 구동 신호가 스테이지의 입력(INPUT) 단계 동안 하이 레벨에 있다는 것이고, 제2 요건은 구동 신호가 스테이지의 리셋 단계 동안 로우 레벨에 있다는 것이고, 제3 요건은 제1 스테이지 및 최종 스테이지에서의 시프트 레지스터 유닛의 제1 스캔 방향 선택 신호 입력 단자들(CLK´)에 접속된 구동 신호들에서 하나는 하이 레벨에 있고, 다른 하나는 로우 레벨에 있다는 것이다.
도 5에 도시된 바와 같이, 정방향 스캔 구동 중에, 제1 스테이지에서의 시프트 레지스터에서:
INPUT 단계 동안, 즉 신호 STV_F가 하리 레벨이 되면, 제1 TFT(T1)는 턴온되고, 제1 스캔 방향 선택 신호 입력 단자(CLK´)에 접속된 clk3 또한 하이 레벨에 있으며, 그 후 PU 노드가 충전된다.
그 후, OUT 단계 동안, 제1 클럭 신호(CLK)는 하이 레벨이 되고, 출력 신호(GL1) 또한 하이 레벨이 되며, 한편 GL1이 제2 스테이지에서의 시프트 레지스터 유닛의 게이트 입력 신호 역할을 하며, 그리고 나서 제2 스테이지에서의 시프트 레지스터 유닛의 제1 TFT(T1) 또한 턴온된다. 이 때, 제2 스테이지에서의 시프트 레지스터 유닛의 제1 스캔 방향 선택 신호 입력 단자(CLK´)에 접속된 clk3는 여전히 하이 레벨에 있으며, 이로써 제2 스테이지에서의 시프트 레지스터 유닛의 풀업 노드(PU)가 충전된다.
Reset 단계 동안, 즉 제2 스테이지에서의 시프트 레지스터 유닛의 OUT 단계 동안, GL2가 하이 레벨이 되고, 이로써 제1 스테이지에서의 시프트 레지스터 유닛의 Reset 신호 또한 하이 레벨이 되며, 제2 TFT(T2)가 턴온된다. 이 때, 제1 스테이지에서의 시프트 레지스터 유닛의 제1 스캔 방향 선택 신호 입력 단자(CLK´)에 접속된 clk3는 로우 레벨이 되며, 이로써 풀업 노드(PU)는 풀다운되어 리셋된다. 제1 클럭 신호 입력 단자(CLK)가 로우 레벨이 되고, 제2 클럭 신호 입력 단자(CLKB)가 하이 레벨이 되며, 제4 TFT(T4) 및 제7 TFT(T7)가 턴온되고, 제8 TFT(T8) 및 제6 TFT(T6)가 턴오프되고, 풀다운 제어 노드(PD_CN)가 하이 레벨이 되며, 제5 TFT(T5)가 턴온되고, 풀다운 노드(PD) 또한 하이 레벨이 되며, 그 후 제10 TFT(T10) 및 제9 TFT(T9) 또한 턴온되고, 출력 단자(OUT)가 VSS로 풀다운되어 리셋이 달성된다. 그 밖의 다른 레지스터 유닛들은 전술한 시프트 레지스터 유닛과 유사하며, 스캔 제어 신호의 출력이 점차 달성된다.
역방향 스캔 구동 중에, 시프트 레지스터 구동 신호들(CLK 및 CLKB)의 타이밍 시퀀스가 서로 교체되고, 방향 선택 신호들(clk3 및 clk4)이 서로 교체되며, 이들 타이밍 시퀀스는 도 6에 도시된 바와 같다.
역방향 스캔 구동 중에, n번째 스테이지에서의 시프트 레지스터 유닛에서:
INPUT 단계 중에, 즉 신호 STV_B가 하이 레벨이 되는 경우, 제2 TFT(T2)가 턴온된다. 이 때, 제1 스캔 방향 선택 신호 입력 단자(CLK´)에 접속된 clk4 또한 하이 레벨에 있으며, 이로써 풀업 노드(PU)가 충전된다.
그 후, OUT 단계 동안, 제2 클럭 신호(CLKB)는 하이 레벨이 되고, 출력 신호(GLn) 또한 하이 레벨이 되며, 한편 GLn이 제n-1번째 스테이지에서의 시프트 레지스터 유닛의 입력 신호 역할을 하며, 그리고 나서 제n-1번째 스테이지에서의 시프트 레지스터 유닛의 제2 TFT(T2) 또한 턴온된다. 이 때, 제n-1번째 스테이지에서의 시프트 레지스터 유닛의 제1 스캔 방향 선택 신호 입력 단자(CLK´)에 접속된 clk4는 여전히 하이 레벨에 있으며, 이로써 제n-1번째 스테이지에서의 시프트 레지스터 유닛의 풀업 노드(PU)가 충전된다.
Reset 단계 동안, 즉 제n-1번째 스테이지에서의 시프트 레지스터 유닛의 OUT 단계 동안, GL(n-1)이 하이 레벨이 되고, 그 후 제n번째 스테이지에서의 시프트 레지스터 유닛의 Reset 신호(즉, 제1 입력 신호 단자(INPUT)) 또한 하이 레벨이 되며, 제1 TFT(T1)가 턴온된다. 이 때, 제1 스캔 방향 선택 신호 입력 단자(CLK´)에 접속된 clk4는 로우 레벨이 되며, 그리고 나서 풀업 노드(PU)는 풀다운되어 리셋된다. 제2 클럭 신호 입력 단자(CLKB)가 로우 레벨이 되고, 제1 클럭 신호 입력 단자(CLK)가 하이 레벨이 되며, 그리고 나서 제4 TFT(T4) 및 제7 TFT(T7)가 턴온되고, 제8 TFT(T8) 및 제6 TFT(T6)가 턴오프되며, 풀다운 제어 노드(PD_CN)가 하이 레벨이 되고, 제5 TFT(T5)가 턴온되며, 풀다운 노드(PD) 또한 하이 레벨이 되고, 그 후 제10 TFT(T10) 및 제9 TFT(T9) 또한 턴온되며, 출력 단자(OUT)가 VSS로 풀다운되어 리셋이 달성된다. 그 밖의 다른 레지스터 유닛들은 전술한 시프트 레지스터 유닛과 유사하며, 스캔 제어 신호의 출력이 점차 달성된다.
STV_F와 STV_B가 동일한 신호이면, 이들은 STV로 통칭한다. 정방향 스캔 구동 중에, STV가 하이 레벨에 있고, clk3가 하이 레벨에 있으며, 그리고 나서 제1 스테이지의 시프트 레지스터 유닛의 제1 TFT(T1)가 턴온되고, 풀업 노드(PU)가 충전된다. 이 때, clk4는 로우 상태에 있으며, 비록 최종 스테이지에서의 시프트 레지스터 유닛의 제1 TFT(T1) 또한 턴온 될지라도, 풀업 노드(PU)는 충전되지 않고 로우 레벨로 유지되며, 시프트 레지스터 유닛이 시작되지 않을 것이다. 유사하게, 역방향 스캔 구동 중에, 최종 스테이지에서의 시프트 레지스터 유닛이 시작되고, 제1 스테이지에서의 시프트 레지스터 유닛은 시작되지 않는다. 그 결과, 양방향 스캔 구동이 달성될 수 있다.
일 실시예에서, 도 4의 시프트 레지스터 유닛들의 접속 사이클은 4이고, n은 4의 배수이다. 만약 그렇지 않으면, 구동 타이밍 시퀀스 또는 접속 방법이 조정되거나, 하나 이상의 널(null) 시프트 레지스터 유닛들이 추가되어야 하는데, 이로써 스캔 방향 선택 신호를 위한 3개의 요건들이 충족될 수 있다.
또한, 도 3에 도시된 시프트 레지스터 유닛은 2개의 반복 구조들 및 시프트된 구동 클럭 신호들을 사용함으로써 8-클럭 구동을 달성할 수 있는데, 이는 게이트 드라이버의 전력 소비를 효과적으로 감소시킬 수 있다. 스캔 방향 선택 신호들의 개수는 2, 3, 4 또는 그 초과일 수 있으며, 따라서 구동 타이밍 시퀀스 및 접속 방식이 조정되어야 한다.
실시예 2
전술한 바와 같이 각 스테이지에서의 시프트 레지스터 유닛은 도 3에 도시된 구조를 기초로 하여 제1 리셋 제어 유닛이 추가된 구조로 되어, 출력 단자가 도 3에 도시된 리셋 유닛에 의해 리셋되는 것을 보장할 수 있다.
일 실시예에서, 도 7에 도시된 바와 같이, 제1 리셋 제어 유닛은:
제1 리셋 신호 입력 단자(Reset)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 출력 단자(OUT)에 접속된 드레인을 갖는 제11 TFT(T11);
입력 단자(INPUT)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 출력 단자(OUT)에 접속된 드레인을 갖는 제12 TFT(T12)를 포함할 수 있다.
이 때, 도 7에 도시된 시프트 레지스터 유닛을 구비한 5개의 구동 신호(5-클럭)를 갖는 시프트 레지스터의 개략적 구조가 도 8에 도시된 바와 같으며, 정방향 스캔 구동의 타이밍 시퀀스는 도 9에 도시된 바와 같으며, 역방향 스캔 구동의 타이밍 시퀀스는 도 10에 도시된 바와 같다.
도 7에 도시된 시프트 레지스터 유닛을 구비한 6개의 구동 신호(6-클럭)를 갖는 시프트 레지스터의 개략적 구조가 도 11에 도시된 바와 같으며, 정방향 스캔 구동의 타이밍 시퀀스는 도 12에 도시된 바와 같으며, 역방향 스캔 구동의 타이밍 시퀀스는 도 13에 도시된 바와 같다.
제4 TFT(T4)에 인가된 동작 전압이 항상 상대적으로 크고, 그 듀티비(duty ratio)는 약 50%인데, 이는 문턱 전압의 큰 드리프트를 발생시킬 수 있으며, 게이트 구동 안정성에 해롭다. 제11 TFT(T11) 및 제12 TFT(T12)를 추가하여 출력 단자를 신뢰할 수 있게 리셋하고 게이트 구동의 신뢰성을 증가시키는 것을 보장할 수 있다.
일 실시예에서, 출력 단자(OUT)는 정방향 스캔 중에 제11 TFT(T11)에 의해 리셋되고, 역방향 스캔 중에 제12 TFT(T12)에 의해 리셋된다.
실시예 3
일례에서, 리셋 유닛은:
풀다운 제어 노드(PD_CN)에 접속된 게이트, 풀다운 노드(PD)에 접속된 소스, 및 제2 클럭 신호 입력 단자(CLKB)에 접속된 드레인을 갖는 제5 TFT(T5);
풀업 노드(PU)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 풀다운 노드(PD)에 접속된 드레인을 갖는 제6 TFT(T6);
제2 클럭 신호 입력 단자(CLKB)에 접속된 게이트 및 드레인, 및 풀다운 제어 노드(PD_CN)에 접속된 소스를 갖는 제7 TFT(T7);
풀업 노드(PU)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 풀다운 제어 노드(PD_CN)에 접속된 드레인을 갖는 제8 TFT(T8);
풀다운 노드(PD)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 풀업 노드(PU)에 접속된 드레인을 갖는 제9 TFT(T9);
풀다운 노드(PD)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 출력 단자(OUT)에 접속된 드레인을 갖는 제10 TFT(T10); 및
제2 리셋 제어 유닛에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 출력 단자(OUT)에 접속된 드레인을 갖는 제13 TFT(T13)를 더 포함하며,
제2 리셋 제어 유닛은 출력 단자(OUT)가 리셋 유닛에 의해 리셋되는 것을 보장하도록 사용된다.
일 실시예에서, 도 14에 도시된 바와 같이, 전술한 제2 리셋 제어 유닛은:
제1 리셋 신호 입력 단자(Reset)에 접속된 게이트, 제13 TFT(T13)의 게이트에 접속된 소스, 및 제2 스캔 방향 선택 신호 입력 단자(CLK´B)에 접속된 드레인을 갖는 제14 TFT(T14);
입력 단자(INPUT)에 접속된 게이트, 제13 TFT(T13)의 게이트에 접속된 소스, 및 제2 스캔 방향 선택 신호 입력 단자(CLK´B)에 접속된 드레인을 갖는 제15 TFT(T15);
제1 스캔 방향 선택 신호 입력 단자(CLK´)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 제13 TFT(T13)의 게이트에 접속된 드레인을 갖는 제16 TFT(T16)를 포함한다.
이 때, 도 14에 도시된 시프트 레지스터 유닛을 구비한 4개의 구동 신호(4-클럭)를 갖는 시프트 레지스터의 개략적 구조가 도 15에 도시된 바와 같으며, 정방향 스캔 구동의 타이밍 시퀀스는 도 5에 도시된 바와 같으며, 역방향 스캔 구동의 타이밍 시퀀스는 도 6에 도시된 바와 같다.
이하, 출력 단자(OUT)가 리셋되는 것을 보장하는 제2 리셋 제어 유닛의 동작 프로세스가 설명될 것이다.
정방향 스캔이 수행될 때:
입력 단계 중에, 제1 리셋 스캔 방향 선택 신호 입력 단자(CLK´) 및 입력 단자(INPUT)가 하이 레벨에 있고, 제2 스캔 방향 선택 신호 입력 단자((CLK´B) 및 제1 리셋 신호 입력 단자(Reset)가 로우 레벨에 있으며, 제14 TFT(T14)가 턴오프되고, 제15 TFT(T15) 및 제16 TFT(T16)이 턴온되며, 제13 TFT(T13)의 게이트가 풀다운됨으로써, 제13 TFT(T13)이 턴오프되고;
OUT 단계 중에, 입력 단자(INPUT) 및 제1 리셋 신호 입력 단자(Reset)는 로우 레벨에 있고(제1 스캔 방향 선택 신호 입력 단자(CLK´) 및 제2 스캔 방향 선택 신호 입력 단자(CLK´B)가 하이 레벨 또는 로우 레벨에 있는지 여부와 무관함), 제14 TFT(T14) 및 제15 TFT(T15)가 턴오프되고(제16 TFT(T16)이 턴온 또는 턴오프되는지 여부와 무관함), 제13 TFT(T13)의 게이트는 로우 레벨로 유지되고, 즉, 제13 TFT(T13)이 오프상태로 유지되고;
Reset 단계 중에, 제2 스캔 방향 선택 신호 입력 단자(CLK´B) 및 제1 리셋 신호 입력 단자(Reset)가 하이 레벨에 있고, 제1 스캔 방향 선택 신호 입력 단자(CLK´) 및 입력 단자(INPUT)가 로우 레벨에 있으며, 제14 TFT(T14)는 턴온되고, 제15 TFT(T15) 및 제16 TFT(T16)은 턴오프되며, 제13 TFT(T13)의 게이트가 하이 레벨이 되고, 즉, 제13 TFT(T13)가 턴온되어 출력 단자(OUT)를 리셋시키고;
비동작 단계 중에, 입력 단자(INPUT)와 제1 리셋 신호 입력 단자(Reset)는 항상 로우 레벨에 있도록 유지되고, 즉 제14 TFT(T14) 및 제15 TFT(T15)가 턴오프되고; 제1 스캔 방향 선택 신호 입력 단자(CLK´)가 하이 레벨이 될 때, 제16 TFT(T16)는 턴온되고, 제13 TFT(T13)의 게이트는 풀다운되며, 즉, 제13 TFT(T13)가 오프 상태로 유지되어, 이로써 제13 TFT(T13)에 인가되는 바이어스 전압이 감소되며, 이로써 제13 TFT(T13)의 수명, 즉 시프트 레지스터의 리셋의 신뢰성을 연장하는데 유리하다.
역방향 스캔은 정방향 스캔과 유사하며, 그 차이점은 주로 구동 신호의 일부를 변화시키는 것이 필요하다는데 있다.
실시예 4
도 16에 도시된 바와 같이, 전술한 제2 리셋 제어 유닛은:
제1 리셋 신호 입력 단자(Reset)에 접속된 게이트, 제13 TFT(T13)의 게이트에 접속된 소스, 및 제2 스캔 방향 선택 신호 입력 단자(CLK´B)에 접속된 드레인을 갖는 제17 TFT(T17);
입력 단자(INPUT)에 접속된 게이트, 제13 TFT(T13)의 게이트에 접속된 소스, 및 제2 스캔 방향 선택 신호 입력 단자(CLK´B)에 접속된 드레인을 갖는 제18 TFT(T18);
제2 리셋 신호 입력 단자(Reset2)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 제13 TFT(T13)의 게이트에 접속된 드레인을 갖는 제19 TFT(T19); 및
제3 리셋 신호 입력 단자(Reset3)에 접속된 게이트, 로우 레벨(VSS)에 접속된 소스, 및 제13 TFT(T13)의 게이트에 접속된 드레인을 갖는 제20 TFT(T20)를 포함할 수 있다.
이 때, 도 16에 도시된 시프트 레지스터 유닛을 구비한 4개의 구동 신호(4-클럭)를 갖는 시프트 레지스터의 개략적 구조가 도 17에 도시된 바와 같으며, 정방향 스캔 구동의 타이밍 시퀀스는 도 5에 도시된 바와 같으며, 역방향 스캔 구동의 타이밍 시퀀스는 도 6에 도시된 바와 같다.
도 3에 도시된 시프트 레지스터 유닛에 비해, 도 16에 도시된 시프트 레지스터 유닛은 신뢰성이 더 우수하다는 이점이 있으며, 도 7에 도시된 시프트 레지스터 유닛에 비해, 출력 단자(OUT)를 직접 리셋하도록 TFT들의 개수를 감소시킴으로써, 시프트 레지스터 유닛에 의해 점유되는 영역을 효과적으로 감소시키는 이점을 갖는다(그 이유는 출력 단자(OUT)를 직접 리셋하기 위한 TFT가 상대적으로 더 큰 사이즈를 갖기 때문임).
이하, 출력 단자(OUT)가 리셋되는 것을 보장하는 제2 리셋 제어 유닛의 동작 프로세스가 설명될 것이다.
정방향 스캔이 수행될 때:
입력 이전 단계(pre-input phase) 중에, 입력 단자(INPUT), 제1 리셋 신호 입력 단자(Reset), 및 제3 리셋 신호 입력 단자(Reset3)가 로우 레벨에 있고, 제2 리셋 신호 입력 단자(Reset2)가 하이 레벨에 있으며, 그리고 나서 제17 TFT(T17), 제18 TFT(T18), 및 제20 TFT(T20)가 턴오프되고, 제19 TFT(T19)가 턴온되어, 제13 TFT(T13)의 게이트가 풀다운됨으로써, 제13 TFT(T13)가 턴오프되고;
INPUT 단계 중에, 입력 단자(INPUT)가 하이 레벨에 있고, 제2 스캔 방향 선택 신호 입력 단자(CLK´B), 제1 리셋 신호 입력 단자(Reset), 제2 리셋 신호 입력 단자(Reset2), 및 제3 리셋 신호 입력 단자(Reset3)가 로우 레벨에 있으며, 제17 TFT(T17), 제19 TFT(T19), 및 제20 TFT(T20)가 턴오프되고, 제13 TFT(T13)의 게이트는 여전히 로우 레벨로 유지됨으로써, 제18 TFT(T18)가 턴온됨에도 불구하고 제13 TFT(T13)는 턴오프되고;
OUT 단계 중에, 입력 단자(INPUT), 제1 리셋 신호 입력 단자(Reset), 제2 리셋 신호 입력 단자(Reset2), 및 제3 리셋 신호 입력 단자(Reset3)가 로우 상태에 있고(제2 스캔 방향 선택 신호 입력 단자(CLK´B)가 하이 레벨 또는 로우 레벨에 있는지 여부와 무관함), 제17 TFT(T17), 제18 TFT(T18), 제19 TFT(T19), 및 제20 TFT(T20)가 턴오프되며, 제13 TFT(T13)의 게이트가 로우 레벨로 유지되는데, 즉 제13 TFT(T13)는 오프 상태로 유지되고;
Reset 단계 중에, 제2 스캔 방향 선택 신호 입력 단자(CLK´B) 및 제1 리셋 신호 입력 단자(Reset)가 하이 레벨에 있고, 입력 단자(INPUT), 제2 리셋 신호 입력 단자(Reset2), 및 제3 리셋 신호 입력 단자(Reset3)가 로우 레벨에 있으며, 제17 TFT(T17)가 턴오프되고, 제18 TFT(T18), 제19 TFT(T19), 및 제20 TFT(T20)가 턴오프되어, 제13 TFT(T13)의 게이트가 하이 레벨로 되는데, 즉 제13 TFT(T13)는 턴온되어 출력 단자(OUT)를 리셋하고;
제13 TFT(T13)의 리셋 단계 중에, 입력 단자(INPUT), 제1 리셋 신호 입력 단자(Reset), 제2 리셋 신호 입력 단자(Reset2), 및 제3 리셋 신호 입력 단자(Reset3)가 하이 레벨이 되며, 제17 TFT(T17), 제18 TFT(T18), 및 제19 TFT(T19)가 턴오프되고, 제20 TFT(T20)가 턴온되며, 제13 TFT(T13)의 게이트가 풀다운되고, 제13 TFT(T13)가 턴오프됨으로써, 제13 TFT(T13)를 위한 리셋이 완료되고;
비동작 단계 중에, 입력 단자(INPUT), 제1 리셋 신호 입력 단자(Reset), 제2 리셋 신호 입력 단자(Reset2) 및 제3 리셋 신호 입력 단자(Reset3)가 로우 레벨로 계속 유지되는데, 즉 제17 TFT(T17), 제18 TFT(T18), 제19 TFT(T19), 및 제20 TFT(T20)가 오프 상태로 유지되고, 제13 TFT(T13)의 게이트에서의 전압이 로우 레벨로 유지됨으로써, 제13 TFT(T13)에 인가되는 바이어스 전압이 감소되고, 이로써 제13 TFT(T13)의 수명, 즉 시프트 레지스터의 리셋의 신뢰성을 연장하는데 유리하다.
역방향 스캔은 정방향 스캔과 유사하며, 그 차이점은 주로 구동 신호의 일부를 변화시키는 것이 필요하다는데 있다.
마지막으로, 전술한 여러 실시예에 대한 포괄적인 설명이 주어질 것이다:
도 3 또는 도 7에 도시된 시프트 레지스터 유닛을 채택한 (또는 동일 또는 유사한 인터페이스를 갖는) 시프트 레지스터는 도 4에 도시된 구조뿐 아니라, 도 8 또는 도 11에 도시된 구조 또는 그로부터 도출되는 구조를 채택할 수 있다.
도 4에 비해, 방향 선택 신호(clk5)가 도 8에 추가되며, 그 접속 관계가 도 8에 도시된다. 이러한 구조를 위한 구동 타이밍 시퀀스가 도 9 및 도 10에 도시된다. 특정 구동 프로세스는 도 3의 구조의 프로세스와 유사하다. 역방향 스캔 구동이 수행되는 경우, 시프트 레지스터 구동 신호들(CLK 및 CLKB)의 타이밍 시퀀스가 상호 변경되고, 방향 선택 신호들(clk3 및 clk5)이 상호 변경되며, 특정 타이밍 시퀀스는 도 9 및 도 10에 도시된다. 하나의 이점은 각 선택 신호(clkx)에 접속된 유닛들의 개수가 감소(n/2로부터 n/3이 됨)함으로써, 스토리지 커패시터에 의해 발생하는 전력 소비가 감소한다는 것이며, 다른 이점은 시프트 레지스터 유닛이 동작하지 않고 있는 경우 스캔 방향 선택 신호의 듀티비가 감소(50%로부터 33%가 됨)함으로써, 우발적으로 턴온될 가능성이 효과적으로 감소하여 신뢰성이 증가한다는 것이다.
도 4에 비해, 2개의 스캐닝 방향 선택 신호들(clk5 및 clk6)이 도 11에 추가되며, 그 접속 관계가 도 11에 도시된다. 이러한 구조의 구동 타이밍 시퀀스가 도 12 및 도 13에 도시된다. 특정 구동 프로세스는 도 3에 있는 구조의 프로세스와 유사하다. 역방향 스캔 구동이 수행되는 경우, 시프트 레지스터 구동 신호들(CLK 및 CLKB)의 타이밍 시퀀스가 상호 변경되고, 방향 선택 신호들(clk3 및 clk6)이 상호 변경되며, 방향 선택 신호들(clk4 및 clk5)이 상호 변경되고, 특정 타이밍 시퀀스는 도 12 및 도 13에 도시된다. 하나의 이점은 각 스캔 방향 선택 신호(clkx)에 접속된 유닛들의 개수가 감소(n/2로부터 n/4이 됨)함으로써, 스토리지 커패시터에 의해 발생하는 전력 소비가 감소할 수 있다는 것이고, 다른 이점은 시프트 레지스터 유닛이 동작하지 않고 있는 경우 방향 선택 신호의 듀티비가 감소(50%로부터 25%가 됨) 할 수 있음으로써, 우발적으로 턴온될 가능성이 효과적으로 감소하여 신뢰성이 증가할 수 있다는 것이다.
도 14에 도시된 시프트 레지스터 유닛을 채택한 (또는 동일 또는 유사한 인터페이스를 갖는) 시프트 레지스터는 도 15에 도시된 구조뿐 아니라, 도 8 또는 도 11에 도시된 구조 또는 그로부터 도출되는 구조를 채택할 수 있다.
도 16에 도시된 시프트 레지스터 유닛을 채택한 (또는 동일 또는 유사한 인터페이스를 갖는) 시프트 레지스터는 도 17에 도시된 구조뿐 아니라, 도 8 또는 도 11에 도시된 구조 또는 그로부터 도출되는 구조를 채택할 수 있으며, 더 우수한 안정성이라는 이점을 갖는다.
또한, 본 발명의 일 실시예에 따르면, 본 발명의 실시예들에 따른 전술된 시프트 레지스터들 중 어느 하나를 포함하는 디스플레이가 제공된다.
전술한 설명은 본 발명의 실시예들을 단지 예시하기 위한 것으로서 본 발명의 범위를 제한하지 않는다. 당업자에게는 다음의 청구항에 의해 정의되는 본 발명의 사상 및 범위에서 벗어나지 않고, 전술한 실시예들에 대한 다양한 변형, 변경, 및 균등을 가할 수 있음이 자명하다. 이러한 변형 및 변경은 본 발명의 사상 및 범위에 포함되어야 한다.

Claims (10)

  1. 복수의 스테이지에서의 복수의 시프트 레지스터 유닛들을 포함하는 시프트 레지스터로서, 상기 각 스테이지에서의 상기 시프트 레지스터 유닛은,
    구동 입력 신호 및 스캔 방향 선택 신호의 제어 하에서 풀업 노드(pulling-up node)를 충방전하기 위한 제1 박막 트랜지스터(TFT) - 상기 제1 TFT는 정방향 스캔 구동 중에 상기 풀업 노드를 충전하도록 상기 스테이지에서의 상기 시프트 레지스터 유닛의 시작 스위치 역할을 하고, 역방향 스캔 구동 중에 상기 풀업 노드를 방전하도록 상기 스테이지에서의 상기 시프트 레지스터 유닛의 리셋 스위치 역할을 함 -;
    제1 리셋 신호 및 상기 스캔 방향 선택 신호의 제어 하에서 상기 풀업 노드를 충방전하기 위한 제2 TFT - 상기 제2 TFT는 정방향 스캔 구동 중에 상기 풀업 노드를 방전하도록 상기 스테이지에서의 상기 시프트 레지스터 유닛의 리셋 스위치 역할을 하고, 역방향 스캔 구동 중에 상기 풀업 노드를 충전하도록 상기 스테이지에서의 상기 시프트 레지스터 유닛의 시작 스위치 역할을 함 -;
    상기 풀업 노드 및 출력 단자를 리셋하기 위한 리셋 유닛; 및
    출력 단계 중에 상기 출력 단자에서 전위(potential)를 풀업하기 위한 풀업 유닛을 포함하는, 시프트 레지스터.
  2. 제1항에 있어서,
    상기 제1 TFT의 게이트는 입력 단자에 접속되고, 상기 제1 TFT의 소스는 풀업 노드에 접속되고, 상기 제1 TFT의 드레인은 제1 스캔 방향 선택 신호 입력 단자에 접속되며; 및
    상기 제2 TFT의 게이트는 제1 리셋 신호 입력 단자에 접속되고, 상기 제2 TFT의 소스는 상기 풀업 노드에 접속되고, 상기 제2 TFT의 드레인은 상기 제1 스캔 방향 선택 신호 입력 단자에 접속되는, 시프트 레지스터.
  3. 제1항에 있어서,
    상기 풀업 유닛은,
    스토리지 커패시터의 제1 단자에 접속된 게이트, 상기 출력 단자에 접속된 소스, 및 제1 클럭 신호 입력 단자에 접속된 드레인을 갖는 제3 TFT; 및
    상기 풀업 노드에 접속된 상기 제1 단자 및 상기 출력 단자에 접속된 제2 단자를 갖는 상기 스토리지 커패시터를 포함하는, 시프트 레지스터.
  4. 제1항에 있어서,
    상기 리셋 유닛은,
    제2 클럭 신호 입력 단자에 접속된 게이트, 로우 레벨에 접속된 소스, 및 상기 출력 단자에 접속된 드레인을 갖는 제4 TFT;
    풀다운 제어 노드에 접속된 게이트, 풀다운 노드에 접속된 소스, 및 상기 제2 클럭 신호 입력 단자에 접속된 드레인을 갖는 제5 TFT;
    상기 풀업 노드에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 풀다운 노드에 접속된 드레인을 갖는 제6 TFT;
    상기 제2 클럭 신호 입력 단자에 접속된 게이트 및 드레인, 및 상기 풀다운 제어 노드에 접속된 소스를 갖는 제7 TFT;
    상기 풀업 노드에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 풀다운 제어 노드에 접속된 드레인을 갖는 제8 TFT;
    상기 풀다운 노드에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 풀업 노드에 접속된 드레인을 갖는 제9 TFT; 및
    상기 풀다운 노드에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 출력 단자에 접속된 드레인을 갖는 제10 TFT를 포함하는, 시프트 레지스터.
  5. 제4항에 있어서,
    상기 각 스테이지에서의 상기 시프트 레지스터 유닛은 상기 출력 단자가 상기 리셋 유닛에 의해 리셋되는 것을 보장하기 위한 제1 리셋 제어 유닛을 더 포함하는, 시프트 레지스터.
  6. 제5항에 있어서,
    상기 제1 리셋 제어 유닛은,
    상기 제1 리셋 신호 입력 단자에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 출력 단자에 접속된 드레인을 갖는 제11 TFT; 및
    상기 입력 단자에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 출력 단자에 접속된 드레인을 갖는 제12 TFT를 포함하는, 시프트 레지스터.
  7. 제1항에 있어서,
    상기 리셋 유닛은,
    상기 풀다운 제어 노드에 접속된 게이트, 상기 풀다운 노드에 접속된 소스, 및 상기 제2 클럭 신호 입력 단자에 접속된 드레인을 갖는 제5 TFT;
    상기 풀업 노드에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 풀다운 노드에 접속된 드레인을 갖는 제6 TFT;
    상기 제2 클럭 신호 입력 단자에 접속된 게이트 및 드레인, 및 상기 풀다운 제어 노드에 접속된 소스를 갖는 제7 TFT;
    상기 풀업 노드에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 풀다운 제어 노드에 접속된 드레인을 갖는 제8 TFT;
    상기 풀다운 노드에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 풀업 노드에 접속된 드레인을 갖는 제9 TFT;
    상기 풀다운 노드에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 출력 단자에 접속된 드레인을 갖는 제10 TFT; 및
    제2 리셋 제어 유닛에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 출력 단자에 접속된 드레인을 갖는 제13 TFT를 포함하고,
    상기 제2 리셋 제어 유닛은 상기 출력 단자가 상기 리셋 유닛에 의해 리셋되는 것을 보장하기 위해 사용되는, 시프트 레지스터.
  8. 제7항에 있어서,
    상기 제2 리셋 제어 유닛은,
    상기 제1 리셋 신호 입력 단자에 접속된 게이트, 상기 제13 TFT의 게이트에 접속된 소스, 및 상기 제2 스캔 방향 선택 신호 입력 단자에 접속된 드레인을 갖는 제14 TFT;
    상기 입력 단자에 접속된 게이트, 상기 제13 TFT의 게이트에 접속된 소스, 및 상기 제2 스캔 방향 선택 신호 입력 단자에 접속된 드레인을 갖는 제15 TFT; 및
    상기 제1 스캔 방향 선택 신호 입력 단자에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 제13 TFT의 게이트에 접속된 드레인을 갖는 제16 TFT를 포함하는, 시프트 레지스터.
  9. 제7항에 있어서,
    상기 제2 리셋 제어 유닛은,
    상기 제1 리셋 신호 입력 단자에 접속된 게이트, 상기 제13 TFT의 게이트에 접속된 소스, 및 상기 제2 스캔 방향 선택 신호 입력 단자에 접속된 드레인을 갖는 제17 TFT;
    상기 입력 단자에 접속된 게이트, 상기 제13 TFT의 게이트에 접속된 소스, 및 상기 제2 스캔 방향 선택 신호 입력 단자에 접속된 드레인을 갖는 제18 TFT;
    제2 리셋 신호 입력 단자에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 제13 TFT의 게이트에 접속된 드레인을 갖는 제19 TFT; 및
    제3 리셋 신호 입력 단자에 접속된 게이트, 상기 로우 레벨에 접속된 소스, 및 상기 제13 TFT의 게이트에 접속된 드레인을 갖는 제20 TFT를 포함하는 시프트 레지스터.
  10. 제1항 내지 제9항 중 어느 하나에 기재된 상기 시프트 레지스터를 포함하는 디스플레이.
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