JP6369928B2 - シフトレジスタ回路 - Google Patents
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Description
シフトレジスタ回路であり、
そのうち、前記シフトレジスタ回路は、M段シフトレジスタサブ回路からなり、
第N段シフトレジスタサブ回路は、順番に電気的に接続された第N段制御信号入力端子と、クロック信号出力制御回路と、バッファと、第N段信号出力端子と、を備え、
前記第N段制御信号入力端子は、第N−1段シフトレジスタサブ回路の出力信号を受信するのに用いられ、
前記クロック信号出力制御回路は、第1トランジスタと第2トランジスタからなり、
前記第1トランジスタは、第1ゲート電極と、第1ソース電極と、第1ドレイン電極と、を備え、
前記第2トランジスタは、第2ゲート電極と、第2ソース電極と、第2ドレイン電極と、を備え、
前記第1ゲート電極は、第1クロック信号を受信し、
前記第1ソース電極は、前記第N段制御信号入力端子に接続されることによって、第N−1段シフトレジスタサブ回路の出力信号を受信し、
前記第1ドレイン電極は、ノードを介して前記第2ゲート電極に電気的に接続され、
前記第1トランジスタは、第1クロック信号の制御下で第N−1段シフトレジスタサブ回路の出力信号を前記ノードに送信し、
前記第2ドレイン電極は、第2クロック信号を受信し、
前記第2トランジスタは、前記第N−1段シフトレジスタサブ回路の出力信号の制御下で第2クロック信号を前記第2ソース電極に送信し、
前記クロック信号出力制御回路の出力端子である前記第2ソース電極は、前記バッファに電気的に接続され、
前記バッファは、前記第2ソース電極が出力した信号を所定の時間バッファリングすることによって第N段シフトレジスタサブ回路の出力信号を取得するとともに、前記第N段信号出力端子から出力するのに用いられ、
そのうち、前記第1クロック信号と前記第2クロック信号は、どちらも矩形波信号であり、
前記第1クロック信号の高レベルと前記第2クロック信号の高レベルは重複せず、
前記第1クロック信号のデューティ比は1より小さく、
前記第2クロック信号のデューティ比は1より小さく、
さらに、
各段シフトレジスタサブ回路は、さらに第3トランジスタを備え、
前記第3トランジスタは、第3ゲート電極と、第3ソース電極と、第3ドレイン電極を備え、
そのうち、前記第3ゲート電極は、前記第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
前記第3ソース電極は、前記第2ドレイン電極に電気的に接続され、
前記第3ドレイン電極は、前記第2ソース電極に電気的に接続され、
MとNは自然数であり、さらにMはNより大きい或いはNと等しい
ことを特徴とする。
前記シフトレジスタ回路は、さらに第N+1段シフトレジスタサブ回路を備え、
前記第N+1段シフトレジスタサブ回路は、前記第N段シフトレジスタサブ回路と同じ構成要素を備え、
前記第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、前記第2クロック信号を受信し、
前記第N+1段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、前記第1クロック信号を受信する
ことが好ましい。
前記シフトレジスタ回路は、さらに、第N+1段シフトレジスタサブ回路と、第N+2段シフトレジスタサブ回路と、を備え、
前記第N+1段シフトレジスタサブ回路及び前記第N+2段シフトレジスタサブ回路は、前記第N段シフトレジスタサブ回路と同じ構成要素を備え、
前記第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、前記第2クロック信号を受信し、
前記第N+1段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、第3クロック信号を受信し、
前記第N+1段シフトレジスタサブ回路における第3トランジスタの第3ゲート電極は、前記第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、第3クロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、第1クロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第3トランジスタの第3ゲート電極は、第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
そのうち、前記第3クロック信号は矩形波であり、
前記第3クロック信号の高レベルと前記第1クロック信号の高レベルは重複せず、
前記第3クロック信号の高レベルと前記第2クロック信号の高レベルは重複せず、
さらに、前記第3クロック信号のデューティ比は1より小さい
ことが好ましい。
前記シフトレジスタ回路は、さらに第N+1段シフトレジスタサブ回路と、第N+2段シフトレジスタサブ回路と、第N+3段シフトレジスタサブ回路と、を備え、
前記第N+1段シフトレジスタサブ回路、前記第N+2段シフトレジスタサブ回路及び第N+3段シフトレジスタサブ回路は、前記第N段シフトレジスタサブ回路と同じ構成要素を備え、
前記第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、前記第2クロック信号を受信し、
前記第N+1段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、第3クロック信号を受信し、
前記第N+1段シフトレジスタサブ回路における第3トランジスタの第3ゲート電極は、前記第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、第3クロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、第4クロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第3トランジスタの第3ゲート電極は、第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
前記第N+3段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、第4クロック信号を受信し、
前記第N+3段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、第1クロック信号を受信し、
前記第N+3段シフトレジスタサブ回路における第3トランジスタの第3ゲート電極は、前記第N+3段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
そのうち、前記第3クロック信号及び前記第4クロック信号は矩形波信号であり、
前記第3クロック信号の高レベルと前記第4クロック信号の高レベルは重複せず、
前記第3クロック信号の高レベル及び前記第4クロック信号の高レベルと、前記第1クロック信号の高レベル及び前記第2クロック信号の高レベルは重複せず、
さらに、前記第3クロック信号のデューティ比は1より小さく、
前記第4クロック信号のデューティ比は1より小さい
ことが好ましい。
前記第1クロック信号のデューティ比、前記第2クロック信号のデューティ比、前記第3クロック信号のデューティ比、および、前記第4クロック信号のデューティ比、は1/3である
ことが好ましい。
Nが1である時、第1段制御信号入力端子は、シフトレジスタ起動信号を受信し、
そのうち、前記シフトレジスタ起動信号は、第1段シフトレジスタサブ回路の第1トランジスタの起動を制御するのに用いられ、
そのうち、前記シフトレジスタ起動信号は、持続時間が第1所定時間の高レベル信号である
ことが好ましい。
前記バッファは、順番に直列接続された第1インバータと第2インバータとを備え、
前記第1インバータの入力端子は、前記第2ソース電極に接続され、
前記第2インバータの出力端子は、前記第N段信号出力端子に接続される
ことが好ましい。
前記シフトレジスタ回路のバッファは、さらに第3インバータを備え、
前記第3インバータの入力端子は、前記第1インバータと前記第2インバータの間のノードに電気的に接続され、
前記第3インバータの出力端子は、段間中継ノードに電気的に接続され、
前記第3インバータの出力端子から出力された信号は、前記段間中継ノードによって次の段のシフトレジスタサブ回路に送信される
ことが好ましい。
前記第1インバータは、第1メイントランジスタ(T51)と、第2メイントランジスタ(T52)と、第3メイントランジスタ(T53)と、第4メイントランジスタ(T54)と、第1サブトランジスタ(T61)と、第2サブトランジスタ(T62)と、第3サブトランジスタ(T63)と、第4サブトランジスタ(T64)と、を備え、
前記第1メイントランジスタ(T51)、前記第2メイントランジスタ(T52)、前記第3メイントランジスタ(T53)、前記第4メイントランジスタ(T54)、前記第1サブトランジスタ(T61)、前記第2サブトランジスタ(T62)、前記第3サブトランジスタ(T63)、および、前記第4サブトランジスタ(T64)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第1メイントランジスタ(T51)のゲート電極とソース電極は、どちらも高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第1メイントランジスタ(T51)のドレイン電極は、前記第2メイントランジスタ(T52)のゲート電極に接続され、
前記第2メイントランジスタ(T52)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T52)のドレイン電極は、前記第1インバータの出力端子に接続され、
前記第3メイントランジスタ(T53)のゲート電極は、前記第1インバータの入力端子に接続され、
前記第3メイントランジスタ(T53)のソース電極は、前記第1メイントランジスタ(T51)のドレイン電極に電気的に接続され、
前記第3メイントランジスタ(T53)のドレイン電極は、前記第4メイントランジスタ(T54)のドレイン電極に電気的に接続され、
前記第4メイントランジスタ(T54)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第4メイントランジスタ(T54)のソース電極は、前記第1インバータの出力端子に電気的に接続され、
前記第1サブトランジスタ(T61)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第1サブトランジスタ(T61)のドレイン電極は、前記第2サブトランジスタ(T62)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T62)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T62)のドレイン電極は、前記第4メイントランジスタ(T54)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T63)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第3サブトランジスタ(T63)のソース電極は、前記第1サブトランジスタ(T61)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T63)のドレイン電極は、低レベル信号端子(VSS)に電気的に接続され、
前記第4サブトランジスタ(T64)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第4サブトランジスタ(T64)のソース電極は、前記第2サブトランジスタ(T62)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T64)のドレイン電極は、前記低レベル信号端子(VSS)に電気的に接続される
ことが好ましい。
前記第2インバータは、第1メイントランジスタ(T71)と、第2メイントランジスタ(T72)と、第3メイントランジスタ(T73)と、第4メイントランジスタ(T74)と、第1サブトランジスタ(T81)と、第2サブトランジスタ(T82)と、第3サブトランジスタ(T83)と、第4サブトランジスタ(T84)と、を備え、
第1メイントランジスタ(T71)、第2メイントランジスタ(T72)、第3メイントランジスタ(T73)、第4メイントランジスタ(T74)、第1サブトランジスタ(T81)、第2サブトランジスタ(T82)、第3サブトランジスタ(T83)、および、第4サブトランジスタ(T84)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第1メイントランジスタ(T71)のゲート電極とソース電極は、どちらも前記高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第1メイントランジスタ(T71)のドレイン電極は、前記第2メイントランジスタ(T72)のゲート電極に電気的に接続され、
前記第2メイントランジスタ(T72)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T72)のドレイン電極は、前記第2インバータの出力端子132(N)に接続され、
前記第3メイントランジスタ(T73)のゲート電極は、前記第1インバータの出力端子に接続され、
前記第3メイントランジスタ(T73)のソース電極は、前記第1メイントランジスタ(T71)のドレイン電極に電気的に接続され、
前記第3メイントランジスタ(T73)のドレイン電極は、前記第4メイントランジスタ(T74)のドレイン電極に電気的に接続され、
前記第4メイントランジスタ(T74)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T74)のソース電極は、前記第2インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T74)のドレイン電極は、前記第4サブトランジスタ(T84)のソース電極に電気的に接続され、
前記第1サブトランジスタ(T81)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第1サブトランジスタ(T81)のドレイン電極は、前記第2サブトランジスタ(T82)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T82)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T82)のドレイン電極は、前記第4サブトランジスタ(T84)のソース電極に電気的に接続され、
前記第3サブトランジスタ(T83)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第3サブトランジスタ(T83)のソース電極は、前記第1サブトランジスタ(T81)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T83)のドレイン電極は、前記低レベル信号端子(VSS)に電気的に接続され、
前記第4サブトランジスタ(T84)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4サブトランジスタ(T84)のソース電極は、前記第2サブトランジスタ(T82)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T84)のドレイン電極は、前記低レベル信号端子(VSS)に電気的に接続される
ことが好ましい。
前記第3インバータは、第1メイントランジスタ(T31)と、第2メイントランジスタ(T32)と、第3メイントランジスタ(T33)と、第4メイントランジスタ(T34)と、第1サブトランジスタ(T41)と、第2サブトランジスタ(T42)と、第3サブトランジスタ(T43)と、第4サブトランジスタ(T44)と、を備え、
前記第1メイントランジスタ(T31)、第2メイントランジスタ(T32)、第3メイントランジスタ(T33)、第4メイントランジスタ(T34)、第1サブトランジスタ(T41)、第2サブトランジスタ(T42)、第3サブトランジスタ(T43)、および、第4サブトランジスタ(T44)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第1メイントランジスタ(T31)のゲート電極とソース電極は、どちらも前記高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第1メイントランジスタ(T31)のドレイン電極は、前記第2メイントランジスタ(T32)のゲート電極に電気的に接続され、
前記第2メイントランジスタ(T32)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T32)のドレイン電極は、前記段間中継ノードに接続され、
前記第3メイントランジスタ(T33)のゲート電極は、前記第1インバータの出力端子に接続され、
前記第3メイントランジスタ(T33)のソース電極は、前記第1メイントランジスタ(T31)のドレイン電極に電気的に接続され、
前記第3メイントランジスタ(T33)のドレイン電極は、前記第4メイントランジスタ(T34)のドレイン電極に電気的に接続され、
前記第4メイントランジスタ(T34)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T34)のソース電極は、前記段間中継ノードに電気的に接続され、
前記第4メイントランジスタ(T34)のドレイン電極は、前記第4サブトランジスタ(T44)のソース電極に電気的に接続され、
前記第1サブトランジスタ(T41)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第1サブトランジスタ(T41)のドレイン電極は、前記第2サブトランジスタ(T42)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T42)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T42)のドレイン電極は、前記第4サブトランジスタT44のソース電極に電気的に接続され、
前記第3サブトランジスタ(T43)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第3サブトランジスタ(T43)のソース電極は、前記第1サブトランジスタ(T41)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T43)のドレイン電極は、低レベル信号端子(VSS2)に電気的に接続され、
前記第4サブトランジスタ(T44)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4サブトランジスタ(T44)のソース電極は、前記第2サブトランジスタ(T42)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T44)のドレイン電極は、前記低レベル信号端子(VSS2)に電気的に接続される
ことが好ましい。
前記第1インバータには、第2メイントランジスタ(T52)と、第4メイントランジスタ(T54)と、第1サブトランジスタ(T61)と、第2サブトランジスタ(T62)と、第3サブトランジスタ(T63)と、第4サブトランジスタ(T64)と、が備えられ、
前記第2メイントランジスタ(T52)、前記第4メイントランジスタ(T54)、前記第1サブトランジスタ(T61)、前記第2サブトランジスタ(T62)、前記第3サブトランジスタ(T63)、および、前記第4サブトランジスタ(T64)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第2メイントランジスタ(T52)のゲート電極は、前記第1サブトランジスタ(T61)のドレイン電極に電気的に接続され、
前記第2メイントランジスタ(T52)のソース電極は、高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第2メイントランジスタ(T52)のドレイン電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T54)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第4メイントランジスタ(T54)のソース電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T54)のドレイン電極は、前記第2サブトランジスタ(T62)のドレイン電極に電気的に接続され、
前記第1サブトランジスタ(T61)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第1サブトランジスタ(T61)のドレイン電極は、前記第2サブトランジスタ(T62)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T62)のソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第2サブトランジスタ(T62)のドレイン電極は、前記第4サブトランジスタ(T64)のソース電極に電気的に接続され、
前記第3サブトランジスタ(T63)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第3サブトランジスタ(T63)のソース電極は、前記第1サブトランジスタ(T61)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T63)のドレイン電極は、低レベル信号端子(VSS1)に電気的に接続され、
前記第4サブトランジスタ(T64)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第4サブトランジスタ(T64)のソース電極は、前記第2サブトランジスタ(T62)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T64)のドレイン電極は、前記低レベル信号端子(VSS1)に電気的に接続される
ことが好ましい。
前記第2インバータは、第2メイントランジスタ(T72)と、第4メイントランジスタ(T74)と、第1サブトランジスタ(T81)と、第2サブトランジスタ(T82)と、第3サブトランジスタ(T83)と、第4サブトランジスタ(T84)と、を備え、
前記第2メイントランジスタ(T72)、前記第4メイントランジスタ(T74)、前記第1サブトランジスタ(T81)、前記第2サブトランジスタ(T82)、前記第3サブトランジスタ(T83)、および、前記第4サブトランジスタ(T84)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第2メイントランジスタ(T72)のゲート電極は、前記第1サブトランジスタ(T81)のドレイン電極に電気的に接続され、
前記第2メイントランジスタ(T72)のソース電極は、高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T72)のドレイン電極は、第2インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T74)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタのソース電極は、前記第2インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T74)のドレイン電極は、前記第2サブトランジスタ(T82)のドレイン電極に電気的に接続され、
前記第1サブトランジスタ(T81)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、
前記第1サブトランジスタ(T81)のドレイン電極は、前記第2サブトランジスタ(T82)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T82)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T82)のドレイン電極は、前記第4サブトランジスタ(T84)のソース電極に電気的に接続され、
前記第3サブトランジスタ(T83)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第3サブトランジスタ(T83)のソース電極は、前記第1サブトランジスタ(T81)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T83)のドレイン電極は、低レベル信号端子(VSS1)に電気的に接続され、
前記第4サブトランジスタ(T84)のゲート電極は、第1インバータの出力端子に電気的に接続され、
前記第4サブトランジスタ(T84)のソース電極は、前記第2サブトランジスタ(T82)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T84)のドレイン電極は、前記低レベル信号端子(VSS1)に電気的に接続される
ことが好ましい。
前記第3インバータは、第2メイントランジスタ(T32)と、第4メイントランジスタ(T34)と、第1サブトランジスタ(T41)と、第2サブトランジスタ(T42)と、第3サブトランジスタ(T43)と、第4サブトランジスタ(T44)と、を備え、
前記第2メイントランジスタ(T32)、前記第4メイントランジスタ(T34)、前記第1サブトランジスタ(T41)、前記第2サブトランジスタ(T42)、前記第3サブトランジスタ(T43)、および、前記第4サブトランジスタ(T44)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第2メイントランジスタ(T32)のゲート電極は、前記第1サブトランジスタ(T41)のドレイン電極に電気的に接続され、
前記第2メイントランジスタ(T32)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T32)のドレイン電極は、段間中継ノードに電気的に接続され、
前記第4メイントランジスタ(T34)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T34)のソース電極は、前記段間中継ノードに電気的に接続され、
前記第4メイントランジスタ(T34)のドレイン電極は、前記第2サブトランジスタ(T42)のドレイン電極に電気的に接続され、
前記第1サブトランジスタ(T41)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、
前記第1サブトランジスタ(T41)のドレイン電極は、前記第2サブトランジスタ(T42)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T42)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T42)のドレイン電極は、前記第4サブトランジスタ(T44)のソース電極に電気的に接続され、
前記第3サブトランジスタ(T43)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第3サブトランジスタ(T43)のソース電極は、前記第1サブトランジスタ(T41)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T43)のドレイン電極は、低レベル信号端子(VSS2)に電気的に接続され、
前記第4サブトランジスタ(T44)のゲート電極は、第1インバータの出力端子に電気的に接続され、
前記第4サブトランジスタ(T44)のソース電極は、前記第2サブトランジスタ(T42)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T44)のドレイン電極は、前記低レベル信号端子(VSS2)に電気的に接続される
ことが好ましい。
前記第3インバータは、第2メイントランジスタ(T32)と、第4メイントランジスタ(T34)と、第2サブトランジスタ(T42)と、第4サブトランジスタ(T44)と、を備え、
前記第2メイントランジスタ(T32)、前記第4メイントランジスタ(T34)、前記第2サブトランジスタ(T42)、および、前記第4サブトランジスタ(T44)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第2メイントランジスタ(T32)のゲート電極は、前記第2インバータにおける前記第2メイントランジスタ(T72)のゲート電極に電気的に接続され、
前記第2メイントランジスタ(T32)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T32)のドレイン電極は、段間中継ノードに電気的に接続され、
前記第4メイントランジスタ(T34)のゲート電極は、第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T34)のソース電極は、前記段間中継ノードに接続され、
前記第4メイントランジスタ(T34)のドレイン電極は、前記第2サブトランジスタ(T42)のドレイン電極に電気的に接続され、
前記第2サブトランジスタ(T42)のゲート電極は、前記第2メイントランジスタ(T32)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T42)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T42)のドレインは、前記第4サブトランジスタ(T44)のソース電極に電気的に接続され、
前記第4サブトランジスタ(T44)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4サブトランジスタ(T44)のドレイン電極は、低レベル信号端子(VSS2)に電気的に接続される
ことが好ましい。
前記シフトレジスタ回路1は、M段シフトレジスタサブ回路からなり、前記シフトレジスタサブ回路の構造は同じである。すなわち、前記シフトレジスタサブ回路が備える構成要素は同じであり、前記シフトレジスタサブ回路における構成要素間の接続関係は、同じである。ここでは、第N段シフトレジスタサブ回路10と第N+1段シフトレジスタサブ回路20を例として、前記シフトレジスタ回路1について説明する。前記第N段シフトレジスタサブ回路10は、第N段制御信号入力端子G(N−1)と、クロック信号出力制御回路110と、バッファ120と、第N段信号出力端子G(N)を備える。前記第N段制御信号入力端子G(N−1)は、第N−1段シフトレジスタサブ回路の出力信号を受信するのに用いられる。前記クロック信号出力制御回路110は、第1トランジスタT1と第2トランジスタT2を備え、前記第1トランジスタT1は、第1ゲート電極G1と、第1ソース電極S1と、第1ドレイン電極D1を備え、前記第2トランジスタT2は、第2ゲート電極G2と、第2ソース電極S2と、第2ドレイン電極D2を備える。
前記第1ゲート電極G1は、第1クロック信号CK1を受信し、前記第1ソース電極S1は、第N段制御信号入力端子に接続されることによって、第N−1段シフトレジスタサブ回路の出力信号を受信し、前記第1ドレイン電極D1は、ノードQ(N)によって前記第2ゲート電極G2に電気的に接続される。前記第1トランジスタT1は、前記第1クロック信号CK1の制御下において第N−1段シフトレジスタサブ回路の出力信号を前記ノードQ(N)に送信する。前記第2ドレイン電極D2は、第2クロック信号CK2を受信し、前記第2トランジスタT2は、前記第N−1段シフトレジスタサブ回路の出力信号の制御下において前記第2クロック信号CK2を第2ソース電極S2に送信する。前記クロック信号出力制御回路11の出力端子である前記第2ソース電極S2は、前記バッファ120に電気的に接続される。前記バッファ120は、前記第2ソース電極S2が出力する信号を所定の時間バッファリングすることによって、第N段シフトレジスタサブ回路の出力信号を取得するとともに、前記第N段信号出力端子G(N)から出力するのに用いられる。そのうち、前記第1クロック信号CK1と前記第2クロック信号CK2は、どちらも矩形波信号であり、前記第1クロック信号CK1の高レベルと前記第2クロック信号CK2の高レベルは重複しない。そのうち、MとNは自然数であり、Mは、Nより大きい或いはNと等しい。
ただ、前記第1インバータ12と前記第2インバータ13を通過した後、前記第2インバータ13から出力される信号は、前記クロック信号出力制御回路110から出力される信号よりも時間的に前記所定時間を延ばす。前記第2インバータ13の出力端子は、前記第N段信号出力端子G(N)に接続されることによって、取得される第N段シフトレジスタサブ回路の出力信号を前記第N段信号出力端子G(N)から出力する。前記第1インバータ12と前記第2インバータ13の2つのインバータは、前記バッファ120を構成することで、前記クロック信号出力制御回路110のクロック信号のフィードバックが前記第N段シフトレジスタサブ回路の出力端子が出力する信号に影響を与えるのを防ぐことができる。
すなわち、N=1の時、本発明における第1段シフトレジスタサブ回路の構造を示した図は、図2の通りである。
図2と図1における第N段シフトレジスタサブ回路10を比較して分かる通り、前記第1段シフトレジスタサブ回路の構造と図1に示す第N段シフトレジスタサブ回路10の構造は同じである。異なる点として、前記第1段シフトレジスタサブ回路における第1段制御信号入力端子(ここでは前記第1段シフトレジスタサブ回路における第1トランジスタT1のソース電極)は、シフトレジスタ起動信号STVを受信する。そのうち、前記シフトレジスタ起動信号STVは、前記第1段シフトレジスタサブ回路の第1トランジスタT1の起動を制御するのに用いられる。そのうち、前記シフトレジスタ起動信号STVは持続時間が第1所定時間の高レベル信号である。すなわち、前記シフトレジスタ起動信号STVは、初めは低レベル信号であり、続いて、持続時間が第1所定時間の高レベル信号になり、その後、低レベル信号になる。
そのうち、前記シフトレジスタ起動信号はSTVであり、第1クロック信号はCK1であり、第2クロック信号はCK2であり、第1段シフトレジスタサブ回路のノードはQ1であり、第2段シフトレジスタサブ回路のノードはQ2であり、第1段シフトレジスタサブ回路の出力信号はG1であり、第2段シフトレジスタサブ回路の出力信号はG2であり、第3段シフトレジスタサブ回路の出力信号はG3であり、第4段シフトレジスタサブ回路の出力信号はG4である。図3に示す各信号の第1波形図から分かる通り、前記シフトレジスタ起動信号STVは、持続時間が第1所定時間の高レベル信号である。前記高レベル信号は、第1所定時間持続し、その後、前記シフトレジスタ起動信号STVは、低レベルになる。前記第1クロック信号CK1は矩形波信号であり、第2クロック信号CK2も矩形波信号である。前記シフトレジスタ起動信号STVの高レベル開始時間は、前記第1クロック信号CK1の高レベル開始時間より早く、前記シフトレジスタ起動信号STVの高レベル終了時間と前記第1クロック信号CK1の終了時間は、同じである。前記第2クロック信号CK2と前記第1クロック信号CK1の高レベルは重複せず、前記第1クロック信号CK1のデューティ比は1より小さく、前記第2クロック信号CK2のデューティ比も1より小さい。
本実施例において、前記第1クロック信号CK1のデューティ比は40/60であり、前記第2クロック信号CK2のデューティ比も40/60である。本実施例の前記第1クロック信号CK1の波形及び前記第2クロック信号CK2の波形は、前記ノードQ(N)の波形によって"凸"字型を呈する。図3では、N=1とN=2の時のノードQ(N)の波形図のみを示したが、図3から分かる通り、Q(2)における波形は、Q(1)における波形に比べて遅い。前記第1段シフトレジスタサブ回路の出力信号G1は持続時間であり、第2所定時間の高レベル信号である。実施例において、前記第2所定時間は、前記第2クロック信号CK2の1周期内の高レベルの持続時間に等しい。前記第1段シフトレジスタサブ回路の出力信号G1と、前記第2段シフトレジスタサブ回路の出力信号G2と、前記第3段シフトレジスタサブ回路の出力信号G3と、第4段シフトレジスタサブ回路の出力信号G4の波形は、基本的に同じであるが、前記第2段シフトレジスタサブ回路の出力信号G2は、前記第1段シフトレジスタサブ回路の出力信号G1に比べて一定時間遅れる。
説明しやすくするため、前記第2段シフトレジスタサブ回路の出力信号G2における前記第1段シフトレジスタサブ回路の出力信号G1に比べて遅い一定時間を、第1所定遅延時間と呼ぶものとする。前記第3段シフトレジスタサブ回路の出力信号G3は、前記第2段シフトレジスタサブ回路の出力信号G2に比べて前記第1所定遅延時間遅く、前記第4段シフトレジスタサブ回路の出力信号G4は、前記第3段シフトレジスタサブ回路の出力信号G3に比べて前記第1所定遅延時間遅い。すなわち、前記第N+1段シフトレジスタサブ回路の出力信号は、前記第N段シフトレジスタサブ回路の出力信号に比べて前記第1所定遅延時間遅い。実施例において、前記所定遅延時間は、前記シフトレジスタサブ回路の高レベルの持続時間の第2所定時間に等しい。
図4は、本発明の好ましい実施例2におけるシフトレジスタ回路の構造を示した図であり、図5は、本発明の好ましい実施例2のシフトレジスタ回路においてN=1の時のシフトレジスタサブ回路の構造を示した図である。本実施例におけるシフトレジスタ回路の構造と、実施例1におけるシフトレジスタ回路の構造は、基本的に同じである。異なる点として、本実施例において、前記シフトレジスタ回路におけるシフトレジスタサブ回路は、さらに第3トランジスタT3を備え、前記第3トランジスタT3はさらに第3ゲート電極G3と、第3ソース電極S3と、第3ドレイン電極D3を備える。そのうち、前記第3ゲート電極G3は、前記第1クロック信号CK1を受信し、前記第3ソース電極S3は、前記第2ドレイン電極D2に電気的に接続され、前記第3ドレイン電極D3は、前記第2ソース電極S2に電気的に接続される。
図5に示すN=1の時のシフトレジスタサブ回路の構造と、図4に示す第N段シフトレジスタサブ回路の構造は同じであるため、ここでは贅言しない。前記第3トランジスタT3が、前記シフトレジスタサブ回路の出力端子(ここではP(N))の電荷を迅速に消去できることによって、出力される波形を前記第2クロック信号CK2の低レベルにまで下げることができる。本実施例において、各信号のシーケンス図と、本発明の好ましい実施例1における各信号のシーケンス図は同じであるため、ここでは贅言しない。
本実施例において、前記第1インバータ12と前記第2インバータ13の構造は同じである。
前記第1インバータ12は、第1メイントランジスタT51と、第2メイントランジスタT52と、第3メイントランジスタT53と、第4メイントランジスタT54と、第1サブトランジスタT61と、第2サブトランジスタT62と、第3サブトランジスタT63と、第4サブトランジスタT64を備える。前記第1メイントランジスタT51と、前記第2メイントランジスタT52と、前記第3メイントランジスタT53と、前記第4メイントランジスタT54と、前記第1サブトランジスタT61と、前記第2サブトランジスタT62と、前記第3サブトランジスタT63と、前記第4サブトランジスタT64は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第1メイントランジスタT51のゲート電極Gとソース電極Sは、どちらも高レベル信号端子VDDに接続され、高レベル信号を受信するのに用いられ、前記第1メイントランジスタT51のドレイン電極Dは、前記第2メイントランジスタT52のゲート電極に接続される。前記第2メイントランジスタT52のソース電極は、前記高レベル信号端子VDDに電気的に接続され、前記第2メイントランジスタT52のドレイン電極は、前記第1インバータ12の出力端子K(N)に接続される。前記第3メイントランジスタT53のゲート電極は、前記第1インバータ12の入力端子P(N)に接続され、前記第3メイントランジスタT53のソース電極は、前記第1メイントランジスタT51のドレイン電極に電気的に接続され、前記第3メイントランジスタT53のドレイン電極は、前記第4メイントランジスタT54のドレイン電極に電気的に接続される。前記第4メイントランジスタT54のゲート電極は、前記第1インバータ12の入力端子P(N)に電気的に接続され、前記第4メイントランジスタT54のソース電極は、前記第1インバータ12の出力端子K(N)に電気的に接続される。前記第1サブトランジスタT61のゲート電極とソース電極は、前記高レベル信号端子VDDに電気的に接続され、高レベル信号を受信するのに用いられ、前記第1サブトランジスタT61のドレイン電極は、前記第2サブトランジスタT62のゲート電極に電気的に接続される。前記第2サブトランジスタT62のソース電極は、前記高レベル信号端子VDDに電気的に接続され、前記第2サブトランジスタT62のドレイン電極は、前記第4メイントランジスタT54のドレイン電極に電気的に接続される。前記第3サブトランジスタT63のゲート電極は、前記第1インバータ12の入力端子P(N)に電気的に接続され、前記第3サブトランジスタT63のソース電極は、前記第1サブトランジスタT61のドレイン電極に電気的に接続され、前記第3サブトランジスタT63のドレイン電極は、低レベル信号端子VSSに電気的に接続される。前記第4サブトランジスタT64のゲート電極は、前記第1インバータ12の入力端子P(N)に電気的に接続され、前記第4サブトランジスタT64のソース電極は、前記第2サブトランジスタT62のドレイン電極に電気的に接続され、前記第4サブトランジスタT64のドレイン電極は、前記低レベル信号端子VSSに電気的に接続される。そのうち、前記第1メイントランジスタT51と、前記第2メイントランジスタT52と、前記第3メイントランジスタT53と、前記第4メイントランジスタT54は、前記第1インバータ12のメインインバータ部を構成し、前記第1サブトランジスタT61と、前記第2サブトランジスタT62と、前記第3サブトランジスタT63と、前記第4サブトランジスタT64は、第1インバータ12のサブインバータ部を構成する。
図8は、本発明の好ましい実施例4の各信号のシーケンス図である。
本実施例において、前記シフトレジスタ回路1は、M段シフトレジスタサブ回路を備え、そのうち、Mは3の倍数であり、前記シフトレジスタサブ回路の構造は同じである。すなわち、前記シフトレジスタサブ回路が備える構成要素は同じであり、前記シフトレジスタサブ回路における構成要素間の接続関係は同じである。ここでは、前記シフトレジスタ回路が備える第N段シフトレジスタサブ回路10と、第N+1段シフトレジスタサブ回路20と、第N+2段シフトレジスタサブ回路30を例として、前記シフトレジスタ回路について説明する。ここでの前記第N段シフトレジスタ10と図4に示す本発明の好ましい実施例2のシフトレジスタ回路の第N段シフトレジスタサブ回路の構造は同じであるため、ここでは贅言しない。本実施例において、前記第N+1段シフトレジスタサブ回路20及び前記第N+2段シフトレジスタサブ回路30と、本実施例における第N段シフトレジスタサブ回路10の構造は同じである。異なる点として、前記第N+1段シフトレジスタサブ回路20及び前記第N+2段シフトレジスタサブ回路30における各トランジスタが負荷するクロック信号と、前記第N段シフトレジスタサブ回路10における各トランジスタが負荷するクロック信号が異なる。本実施例において、前記第N段シフトレジスタサブ回路10における、前記第1トランジスタT1のゲート電極が負荷するクロック信号は、第1クロック信号CK1であり、前記第2トランジスタT2のドレイン電極が負荷するクロック信号は、第2クロック信号CK2であり、前記第3トランジスタT3のゲート電極が負荷するクロック信号は、第3クロック信号CK3である。前記第N+1段シフトレジスタサブ回路20において、前記第1トランジスタT1のゲート電極が負荷するクロック信号は、前記第2クロック信号CK2であり、前記第2トランジスタT2のドレイン電極が負荷するクロック信号は、第3クロック信号CK3であり、前記第3トランジスタT3のゲート電極が負荷するクロック信号は、第2クロック信号CK2である。そのうち、前記第1クロック信号CK1と、前記第2クロック信号CK2と、前記第3クロック信号CK3は、どれも矩形波信号であり、前記第1クロック信号CK1と、前記第2クロック信号CK2と、前記第3クロック信号CK3のデューティ比は、どれも1より小さい。前記第1クロック信号CK1と、前記第2クロック信号CK2と、前記第3クロック信号CK3の高レベル信号は、各々重複せず、前記第2クロック信号CK2の高レベル信号は、前記第1クロック信号CK1の高レベル信号に比べて遅い。前記第2クロック信号CK2の高レベル信号開始時間と、前記第1クロック信号CK1の高レベル信号終了時間は同じである。前記第3クロック信号CK3の高レベル信号は、前記第2クロック信号CK2の高レベル信号に比べて遅い。前記第3クロック信号CK3の高レベル信号開始時間と前記第2クロック信号CK2の高レベル信号終了時間は同じである。
図9は、本発明の好ましい実施例5におけるシフトレジスタ回路の構造を示した図であり、図10は、本発明の好ましい実施例5の各信号のシーケンス図である。本実施例において、前記シフトレジスタ回路は、M段シフトレジスタサブ回路を備える。そのうち、Mは4の倍数であり、前記シフトレジスタサブ回路の構造は同じである。つまり、前記シフトレジスタサブ回路が備える構成要素は同じであり、前記シフトレジスタサブ回路における構成要素間の接続関係は同じである。ここでは、前記シフトレジスタサブ回路における第N段シフトレジスタサブ回路10と、第N+1段シフトレジスタサブ回路20と、第N+2段シフトレジスタサブ回路30と、第N+3段シフトレジスタサブ回路40を例として、前記シフトレジスタ回路について説明する。本実施例において、前記第N段シフトレジスタ10は、図4に示す本発明の好ましい実施例2におけるシフトレジスタ回路の第N段シフトレジスタサブ回路の構造と同じであるため、ここでは贅言しない。本実施例において、前記第N+1段シフトレジスタサブ回路20と、前記第N+2段シフトレジスタサブ回路30と、前記第N+3段シフトレジスタサブ回路40と、本実施例における前記第N段シフトレジスタサブ回路10の構造は、同じである。異なる点として、前記第N+1段シフトレジスタサブ回路20、前記第N+2段シフトレジスタサブ回路30、前記第N+3段シフトレジスタサブ回路40と、前記第N段シフトレジスタサブ回路10における各トランジスタが負荷するクロック信号が異なる。本実施例において、前記第N段シフトレジスタサブ回路10における、前記第1トランジスタT1のゲート電極が負荷するクロック信号は、第1クロック信号CK1であり、前記第2トランジスタT2のドレイン電極が負荷するクロック信号は、第2クロック信号CK2であり、前記第3トランジスタT3のゲート電極が負荷するクロック信号は、第3クロック信号CK1である。前記第N+1段シフトレジスタサブ回路20において、前記第1トランジスタT1のゲート電極が負荷するクロック信号は、第2クロック信号CK2であり、前記第2トランジスタT2のドレイン電極が負荷するクロック信号は、第3クロック信号CK3であり、前記第3トランジスタT3のゲート電極が負荷するクロック信号は、第2クロック信号CK2である。前記第N+2段シフトレジスタサブ回路30において、前記第1トランジスタT1のゲート電極が負荷するクロック信号は、第3クロック信号CK3であり、前記第2トランジスタT2のドレイン電極が負荷するクロック信号は、第4クロック信号CK4であり、前記第3トランジスタT3のゲート電極が負荷するクロック信号は、第3クロック信号CK3である。前記第N+3段シフトレジスタサブ回路40において、前記第1トランジスタT1のゲート電極が負荷するクロック信号は、第4クロック信号CK4であり、前記第2トランジスタT2のドレイン電極が負荷するクロック信号は、第1クロック信号CK1であり、前記第3クロック信号T3のゲート電極が負荷するクロック信号は、第4クロック信号CK4である。そのうち、前記第1クロック信号CK1と、前記第2クロック信号CK2と、前記第3クロック信号CK3と、前記第4クロック信号CK4は、どれも矩形波信号である。前記第1クロック信号CK1と、前記第2クロック信号CK2と、前記第3クロック信号CK3と、前記第4クロック信号CK4のデューティ比は、どれも1より小さい。前記第1クロック信号CK1と、前記第2クロック信号CK2と、前記第3クロック信号CK3と、前記第4クロック信号CK4の高レベルは、各々重複せず、前記第2クロック信号CK2の高レベルは、前記第1クロック信号CK1の高レベルに比べて遅い。前記第2クロック信号CK2の開始時間と前記第1クロック信号CK1の終了時間は同じであり、前記第3クロック信号CK3の高レベルは、前記第2クロック信号CK2の高レベル信号に比べて遅い。前記第3クロック信号CK3の高レベル信号開始時間と前記第2クロック信号CK2の高レベル信号終了時間は同じであり、前記第4クロック信号CK4の高レベルは、前記第3クロック信号CK3の高レベルに比べて遅い。さらに、前記第4クロック信号CK4の高レベル信号開始時間と前記第3クロック信号CK3の高レベル信号終了時間は同じである。前記第1クロック信号CK1と、前記第2クロック信号CK2と、前記第3クロック信号CK3と、前記第4クロック信号CK4のデューティ比は、どれも1/3であることが好ましい。
本実施例において、前記第N段シフトレジスタサブ回路は、第N段制御信号入力端子G(N−1)と、クロック信号出力制御回路110と、バッファ120と、第N段信号出力端子G(N)を備える。前記第N段制御信号入力端子G(N−1)は、第N−1段シフトレジスタサブ回路の出力信号を受信するのに用いられる。前記クロック信号出力制御回路110は、第1トランジスタT1と、第2トランジスタT2と、第3トランジスタT3を備える。前記第1トランジスタT1は、第1ゲート電極G1と、第1ソース電極S1と、第1ドレイン電極D1を備え、前記第2トランジスタT2は、第2ゲート電極G2と、第2ソース電極S2と、第2ドレイン電極D2を備え、前記第3トランジスタT3は、第3ゲート電極G3と、第3ソース電極S3と、第3ドレイン電極D3を備える。前記第1トランジスタT1のゲート電極は、第Nクロック信号CK(N)を受信し、前記第1ソース電極S1は、N段制御信号出力端子G(N−1)に接続されることによって、第N−1段シフトレジスタサブ回路の出力信号を受信し、前記第1ドレイン電極D1は、ノードQ(N)によって前記第2ゲート電極G2に電気的に接続される。前記第1トランジスタT1は、前記第Nクロック信号CK(N)の制御下で第N−1段シフトレジスタサブ回路の出力信号を前記ノードQ(N)に送信する。前記第2ドレイン電極D2は、第N+1クロック信号CK(N+1)を受信し、前記第2トランジスタT2は、前記第N−1段シフトレジスタサブ回路の出力信号の制御下で前記第N+1クロック信号CK(N+1)を第2ソース電極S2に送信する。前記クロック信号出力制御回路11の出力端子である前記第2ソース電極S2は、前記バッファ120に電気的に接続される。前記バッファ120は、前記第2ソース電極S2が出力する信号を所定の時間バッファリングすることによって第N段シフトレジスタサブ回路の出力信号を取得するとともに、第N段信号出力端子G(N)が出力するのに用いられる。そのうち、前記第Nクロック信号CK(N)と前記第N+1クロック信号CK(N+1)は、どちらも矩形波信号であり、前記第Nクロック信号CK1の高レベルと前記第N+1クロック信号CK(N+1)の高レベルは、重複しない。
ただ、前記第1インバータ12と前記第2インバータ13を通過した後、前記第2インバータ13から出力される信号は、前記クロック信号出力制御回路110から出力される信号よりも時間的に前記所定時間を延ばす。前記第2インバータ13の出力端子は、前記第N段信号出力端子G(N)に接続されることによって、取得される第N段シフトレジスタサブ回路の出力信号を前記第N段信号出力端子G(N)から出力する。前記第1インバータ12と前記第2インバータ13の2つのインバータは、前記バッファ120を構成することで、前記クロック信号出力制御回路110のクロック信号のフィードバックが前記第N段シフトレジスタサブ回路の出力端子が出力する信号に影響を与えるのを防ぐことができる。
本実施例において、前記クロック信号出力制御回路110と図11に示すクロック信号出力制御回路110は同じであるため、ここでは贅言しない。前記第1インバータ12と、前記第2インバータ13と、前記第3インバータ14の構造は、同じである。前記第1インバータ12と、前記第2インバータ13と、前記第3インバータ14について、以下で詳しく説明する。
本実施例の第N段シフトレジスタサブ回路の具体的な回路構造におけるクロック信号出力制御回路110と図12に示す好ましい実施例6におけるクロック信号出力制御回路110の構造は同じであるため、ここでは贅言しない。前記第1インバータ12と前記第2インバータ13は、同じ構成要素を備える。前記第3インバータ14が備える構成要素と前記第1インバータ12及び前記第2インバータ13が備える構成要素は異なる。本実施例における第1インバータ12には、第2メイントランジスタT52と、第4メイントランジスタT54と、第1サブトランジスタT61と、第2サブトランジスタT62と、第3サブトランジスタT63と、第4サブトランジスタT64のみが備えられる。前記第2メイントランジスタT52と、前記第4メイントランジスタT54と、前記第1サブトランジスタT61と、前記第2サブトランジスタT62と、前記第3サブトランジスタT63と、前記第4サブトランジスタT64は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第2メイントランジスタT52のゲート電極は、前記第1サブトランジスタT61のドレイン電極に電気的に接続され、前記第2メイントランジスタT52のソース電極は、高レベル信号端子VDDに電気的に接続され、高レベル信号を受信するのに用いられ、前記第2メイントランジスタT52のドレイン電極は、前記第1インバータ12の出力端子K(N)に電気的に接続される。前記第4メイントランジスタT54のゲート電極は、前記第1インバータ12の入力端子P(N)に電気的に接続され、前記第4トランジスタT54のソース電極は、前記第1インバータ12の出力端子K(N)に電気的に接続され、前記第4メイントランジスタT54のドレイン電極は、前記第2サブトランジスタT62のドレイン電極に電気的に接続される。前記第1サブトランジスタT61のゲート電極とソース電極は、前記高レベル信号端子VDDに電気的に接続され、高レベル信号を受信するのに用いられ、前記第1サブトランジスタT61のドレイン電極は、前記第2サブトランジスタT62のゲート電極に電気的に接続される。前記第2サブトランジスタT62のソース電極は、前記高レベル信号端子VDDに電気的に接続され、高レベル信号を受信するのに用いられ、前記第2サブトランジスタT62のドレイン電極は、前記第4サブトランジスタT64のソース電極に電気的に接続される。前記第3サブトランジスタT63のゲート電極は、前記第1インバータ12の入力端子P(N)に電気的に接続され、前記第3サブトランジスタT63のソース電極は、前記第1サブトランジスタT61のドレイン電極に電気的に接続され、前記第3サブトランジスタT63のドレイン電極は、前記低レベル信号端子VSS1に電気的に接続される。前記第4サブトランジスタT64のゲート電極は、前記第1インバータ12の入力端子P(N)に電気的に接続され、前記第4サブトランジスタT64のソース電極は、前記第2サブトランジスタT62のドレイン電極に電気的に接続され、前記第4サブトランジスタT64のドレイン電極は、前記低レベル信号端子VSS1に電気的に接続される。
前記第2メイントランジスタT32と、前記第4メイントランジスタT34と、前記第2サブトランジスタT42と、前記第4サブトランジスタT44は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第2メイントランジスタT32のゲート電極は、前記第2インバータ13における前記第2メイントランジスタT72のゲート電極に電気的に接続され、前記第2メイントランジスタT32のソース電極は、高レベル信号端子VDDに電気的に接続され、前記第2メイントランジスタT32のドレイン電極は、段間中継ノードST(N)に電気的に接続される。前記第4メイントランジスタT34のゲート電極は、第1インバータ12の出力端子K(N)に電気的に接続され、前記第4メイントランジスタT34のソース電極電は、前記段間中継ノードST(N)に電気的に接続され、前記第4メイントランジスタT34のドレイン電極は、前記第2サブトランジスタT42のドレイン電極に電気的に接続される。前記第2サブトランジスタT42のゲート電極は、前記第2サブトランジスタT32のゲート電極に電気的に接続され、前記第2サブトランジスタT42のソース電極は、前記高レベル信号端子VDDに電気的に接続され、前記第2サブトランジスタT42のドレイン電極は、前記第4サブトランジスタT44のソース電極に電気的に接続される。前記第4サブトランジスタT44のゲート電極は、前記第1インバータ12の出力端子K(N)に電気的に接続され、前記第4サブトランジスタT44のドレイン電極は、前記低レベル信号端子VSS2に電気的に接続されることによって、低レベル信号を受信する。
T52、T72、T32 第2メイントランジスタ
T53、T73、T33 第3メイントランジスタ
T54、T74、T34 第4メイントランジスタ
T61、T81、T41 第1サブトランジスタ
T62、T82、T42 第2サブトランジスタ
T63、T83、T43 第3サブトランジスタ
T64、T84、T44 第4サブトランジスタ
1 シフトレジスタ回路
10 第N段シフトレジスタサブ回路
20 第N+1段シフトレジスタサブ回路
30 第N+2段シフトレジスタサブ回路
40 第N+3段シフトレジスタサブ回路
110 クロック信号出力制御回路
120 バッファ
G(N−1) 第N段制御信号入力端子
G(N) 第N段信号出力端子
T1 第1トランジスタ
T2 第2トランジスタ
T3 第3トランジスタ
G1 第1ゲート電極
G2 第2ゲート電極
G3 第3ゲート電極
S1 第1ソース電極
S2 第2ソース電極
S3 第3ソース電極
D1 第1ドレイン電極
D2 第2ドレイン電極
D3 第3ドレイン電極
CK1 第1クロック信号
CK2 第2クロック信号
CK3 第3クロック信号
CK4 第4クロック信号
CK(N) 第Nクロック信号
CK(N+1) 第N+1クロック信号
Q(N) ノード
12 第1インバータ
13 第2インバータ
14 第3インバータ
STV シフトレジスタ起動信号
P(N)入力端子
K(N)、132(N) 出力端子
VDD 高レベル信号端子
VSS、VSS1、VSS2 低レベル信号端子
ST(N) 段間中継ノード
Claims (15)
- シフトレジスタ回路であり、
そのうち、前記シフトレジスタ回路は、M段シフトレジスタサブ回路からなり、
第N段シフトレジスタサブ回路は、順番に電気的に接続された第N段制御信号入力端子と、クロック信号出力制御回路と、バッファと、第N段信号出力端子と、を備え、
前記第N段制御信号入力端子は、第N−1段シフトレジスタサブ回路の出力信号を受信するのに用いられ、
前記クロック信号出力制御回路は、第1トランジスタと第2トランジスタからなり、
前記第1トランジスタは、第1ゲート電極と、第1ソース電極と、第1ドレイン電極と、を備え、
前記第2トランジスタは、第2ゲート電極と、第2ソース電極と、第2ドレイン電極と、を備え、
前記第1ゲート電極は、第1クロック信号を受信し、
前記第1ソース電極は、前記第N段制御信号入力端子に接続されることによって、第N−1段シフトレジスタサブ回路の出力信号を受信し、
前記第1ドレイン電極は、ノードを介して前記第2ゲート電極に電気的に接続され、
前記第1トランジスタは、第1クロック信号の制御下で第N−1段シフトレジスタサブ回路の出力信号を前記ノードに送信し、
前記第2ドレイン電極は、第2クロック信号を受信し、
前記第2トランジスタは、前記第N−1段シフトレジスタサブ回路の出力信号の制御下で第2クロック信号を前記第2ソース電極に送信し、
前記クロック信号出力制御回路の出力端子である前記第2ソース電極は、前記バッファに電気的に接続され、
前記バッファは、前記第2ソース電極が出力した信号を所定の時間バッファリングすることによって第N段シフトレジスタサブ回路の出力信号を取得するとともに、前記第N段信号出力端子から出力するのに用いられ、
そのうち、前記第1クロック信号と前記第2クロック信号は、どちらも矩形波信号であり、
前記第1クロック信号の高レベルと前記第2クロック信号の高レベルは重複せず、
前記第1クロック信号のデューティ比は1より小さく、
前記第2クロック信号のデューティ比は1より小さく、
さらに、
各段シフトレジスタサブ回路は、さらに第3トランジスタを備え、
前記第3トランジスタは、第3ゲート電極と、第3ソース電極と、第3ドレイン電極を備え、
そのうち、前記第3ゲート電極は、前記第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
前記第3ソース電極は、前記第2ドレイン電極に電気的に接続され、
前記第3ドレイン電極は、前記第2ソース電極に電気的に接続され、
MとNは自然数であり、さらにMはNより大きい或いはNと等しい
ことを特徴とするシフトレジスタ回路。 - 請求項1に記載のシフトレジスタ回路において、
前記シフトレジスタ回路は、さらに第N+1段シフトレジスタサブ回路を備え、
前記第N+1段シフトレジスタサブ回路は、前記第N段シフトレジスタサブ回路と同じ構成要素を備え、
前記第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、前記第2クロック信号を受信し、
前記第N+1段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、前記第1クロック信号を受信する
ことを特徴とするシフトレジスタ回路。 - 請求項1に記載のシフトレジスタ回路において、
前記シフトレジスタ回路は、さらに、第N+1段シフトレジスタサブ回路と、第N+2段シフトレジスタサブ回路と、を備え、
前記第N+1段シフトレジスタサブ回路及び前記第N+2段シフトレジスタサブ回路は、前記第N段シフトレジスタサブ回路と同じ構成要素を備え、
前記第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、前記第2クロック信号を受信し、
前記第N+1段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、第3クロック信号を受信し、
前記第N+1段シフトレジスタサブ回路における第3トランジスタの第3ゲート電極は、前記第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、第3クロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、第1クロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第3トランジスタの第3ゲート電極は、第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
そのうち、前記第3クロック信号は矩形波であり、
前記第3クロック信号の高レベルと前記第1クロック信号の高レベルは重複せず、
前記第3クロック信号の高レベルと前記第2クロック信号の高レベルは重複せず、
さらに、前記第3クロック信号のデューティ比は1より小さい
ことを特徴とするシフトレジスタ回路。 - 請求項1に記載のシフトレジスタ回路において、
前記シフトレジスタ回路は、さらに第N+1段シフトレジスタサブ回路と、第N+2段シフトレジスタサブ回路と、第N+3段シフトレジスタサブ回路と、を備え、
前記第N+1段シフトレジスタサブ回路、前記第N+2段シフトレジスタサブ回路及び第N+3段シフトレジスタサブ回路は、前記第N段シフトレジスタサブ回路と同じ構成要素を備え、
前記第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、前記第2クロック信号を受信し、
前記第N+1段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、第3クロック信号を受信し、
前記第N+1段シフトレジスタサブ回路における第3トランジスタの第3ゲート電極は、前記第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、第3クロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、第4クロック信号を受信し、
前記第N+2段シフトレジスタサブ回路における第3トランジスタの第3ゲート電極は、第N+1段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
前記第N+3段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極は、第4クロック信号を受信し、
前記第N+3段シフトレジスタサブ回路における第2トランジスタの第2ドレイン電極は、第1クロック信号を受信し、
前記第N+3段シフトレジスタサブ回路における第3トランジスタの第3ゲート電極は、前記第N+3段シフトレジスタサブ回路における第1トランジスタの第1ゲート電極と同じクロック信号を受信し、
そのうち、前記第3クロック信号及び前記第4クロック信号は矩形波信号であり、
前記第3クロック信号の高レベルと前記第4クロック信号の高レベルは重複せず、
前記第3クロック信号の高レベル及び前記第4クロック信号の高レベルと、前記第1クロック信号の高レベル及び前記第2クロック信号の高レベルは重複せず、
さらに、前記第3クロック信号のデューティ比は1より小さく、
前記第4クロック信号のデューティ比は1より小さい
ことを特徴とするシフトレジスタ回路。 - 請求項4に記載のシフトレジスタ回路において、
前記第1クロック信号のデューティ比、前記第2クロック信号のデューティ比、前記第3クロック信号のデューティ比、および、前記第4クロック信号のデューティ比、は1/3である
ことを特徴とするシフトレジスタ回路。 - 請求項1に記載のシフトレジスタ回路において、
Nが1である時、第1段制御信号入力端子は、シフトレジスタ起動信号を受信し、
そのうち、前記シフトレジスタ起動信号は、第1段シフトレジスタサブ回路の第1トランジスタの起動を制御するのに用いられ、
そのうち、前記シフトレジスタ起動信号は、持続時間が第1所定時間の高レベル信号である
ことを特徴とするシフトレジスタ回路。 - 請求項1に記載のシフトレジスタ回路において、
前記バッファは、順番に直列接続された第1インバータと第2インバータとを備え、
前記第1インバータの入力端子は、前記第2ソース電極に接続され、
前記第2インバータの出力端子は、前記第N段信号出力端子に接続される
ことを特徴とするシフトレジスタ回路。 - 請求項7に記載のシフトレジスタ回路において、
前記シフトレジスタ回路のバッファは、さらに第3インバータを備え、
前記第3インバータの入力端子は、前記第1インバータと前記第2インバータの間のノードに電気的に接続され、
前記第3インバータの出力端子は、段間中継ノードに電気的に接続され、
前記第3インバータの出力端子から出力された信号は、前記段間中継ノードによって次の段のシフトレジスタサブ回路に送信される
ことを特徴とするシフトレジスタ回路。 - 請求項8に記載のシフトレジスタ回路において、
前記第1インバータは、第1メイントランジスタ(T51)と、第2メイントランジスタ(T52)と、第3メイントランジスタ(T53)と、第4メイントランジスタ(T54)と、第1サブトランジスタ(T61)と、第2サブトランジスタ(T62)と、第3サブトランジスタ(T63)と、第4サブトランジスタ(T64)と、を備え、
前記第1メイントランジスタ(T51)、前記第2メイントランジスタ(T52)、前記第3メイントランジスタ(T53)、前記第4メイントランジスタ(T54)、前記第1サブトランジスタ(T61)、前記第2サブトランジスタ(T62)、前記第3サブトランジスタ(T63)、および、前記第4サブトランジスタ(T64)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第1メイントランジスタ(T51)のゲート電極とソース電極は、どちらも高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第1メイントランジスタ(T51)のドレイン電極は、前記第2メイントランジスタ(T52)のゲート電極に接続され、
前記第2メイントランジスタ(T52)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T52)のドレイン電極は、前記第1インバータの出力端子に接続され、
前記第3メイントランジスタ(T53)のゲート電極は、前記第1インバータの入力端子に接続され、
前記第3メイントランジスタ(T53)のソース電極は、前記第1メイントランジスタ(T51)のドレイン電極に電気的に接続され、
前記第3メイントランジスタ(T53)のドレイン電極は、前記第4メイントランジスタ(T54)のドレイン電極に電気的に接続され、
前記第4メイントランジスタ(T54)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第4メイントランジスタ(T54)のソース電極は、前記第1インバータの出力端子に電気的に接続され、
前記第1サブトランジスタ(T61)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第1サブトランジスタ(T61)のドレイン電極は、前記第2サブトランジスタ(T62)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T62)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T62)のドレイン電極は、前記第4メイントランジスタ(T54)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T63)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第3サブトランジスタ(T63)のソース電極は、前記第1サブトランジスタ(T61)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T63)のドレイン電極は、低レベル信号端子(VSS)に電気的に接続され、
前記第4サブトランジスタ(T64)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第4サブトランジスタ(T64)のソース電極は、前記第2サブトランジスタ(T62)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T64)のドレイン電極は、前記低レベル信号端子(VSS)に電気的に接続される
ことを特徴とするシフトレジスタ回路。 - 請求項9に記載のシフトレジスタ回路において、
前記第2インバータは、第1メイントランジスタ(T71)と、第2メイントランジスタ(T72)と、第3メイントランジスタ(T73)と、第4メイントランジスタ(T74)と、第1サブトランジスタ(T81)と、第2サブトランジスタ(T82)と、第3サブトランジスタ(T83)と、第4サブトランジスタ(T84)と、を備え、
第1メイントランジスタ(T71)、第2メイントランジスタ(T72)、第3メイントランジスタ(T73)、第4メイントランジスタ(T74)、第1サブトランジスタ(T81)、第2サブトランジスタ(T82)、第3サブトランジスタ(T83)、および、第4サブトランジスタ(T84)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第1メイントランジスタ(T71)のゲート電極とソース電極は、どちらも前記高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第1メイントランジスタ(T71)のドレイン電極は、前記第2メイントランジスタ(T72)のゲート電極に電気的に接続され、
前記第2メイントランジスタ(T72)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T72)のドレイン電極は、前記第2インバータの出力端子132(N)に接続され、
前記第3メイントランジスタ(T73)のゲート電極は、前記第1インバータの出力端子に接続され、
前記第3メイントランジスタ(T73)のソース電極は、前記第1メイントランジスタ(T71)のドレイン電極に電気的に接続され、
前記第3メイントランジスタ(T73)のドレイン電極は、前記第4メイントランジスタ(T74)のドレイン電極に電気的に接続され、
前記第4メイントランジスタ(T74)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T74)のソース電極は、前記第2インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T74)のドレイン電極は、前記第4サブトランジスタ(T84)のソース電極に電気的に接続され、
前記第1サブトランジスタ(T81)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第1サブトランジスタ(T81)のドレイン電極は、前記第2サブトランジスタ(T82)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T82)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T82)のドレイン電極は、前記第4サブトランジスタ(T84)のソース電極に電気的に接続され、
前記第3サブトランジスタ(T83)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第3サブトランジスタ(T83)のソース電極は、前記第1サブトランジスタ(T81)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T83)のドレイン電極は、前記低レベル信号端子(VSS)に電気的に接続され、
前記第4サブトランジスタ(T84)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4サブトランジスタ(T84)のソース電極は、前記第2サブトランジスタ(T82)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T84)のドレイン電極は、前記低レベル信号端子(VSS)に電気的に接続される
ことを特徴とするシフトレジスタ回路。 - 請求項10に記載のシフトレジスタ回路において、
前記第3インバータは、第1メイントランジスタ(T31)と、第2メイントランジスタ(T32)と、第3メイントランジスタ(T33)と、第4メイントランジスタ(T34)と、第1サブトランジスタ(T41)と、第2サブトランジスタ(T42)と、第3サブトランジスタ(T43)と、第4サブトランジスタ(T44)と、を備え、
前記第1メイントランジスタ(T31)、第2メイントランジスタ(T32)、第3メイントランジスタ(T33)、第4メイントランジスタ(T34)、第1サブトランジスタ(T41)、第2サブトランジスタ(T42)、第3サブトランジスタ(T43)、および、第4サブトランジスタ(T44)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第1メイントランジスタ(T31)のゲート電極とソース電極は、どちらも前記高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第1メイントランジスタ(T31)のドレイン電極は、前記第2メイントランジスタ(T32)のゲート電極に電気的に接続され、
前記第2メイントランジスタ(T32)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T32)のドレイン電極は、前記段間中継ノードに接続され、
前記第3メイントランジスタ(T33)のゲート電極は、前記第1インバータの出力端子に接続され、
前記第3メイントランジスタ(T33)のソース電極は、前記第1メイントランジスタ(T31)のドレイン電極に電気的に接続され、
前記第3メイントランジスタ(T33)のドレイン電極は、前記第4メイントランジスタ(T34)のドレイン電極に電気的に接続され、
前記第4メイントランジスタ(T34)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T34)のソース電極は、前記段間中継ノードに電気的に接続され、
前記第4メイントランジスタ(T34)のドレイン電極は、前記第4サブトランジスタ(T44)のソース電極に電気的に接続され、
前記第1サブトランジスタ(T41)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第1サブトランジスタ(T41)のドレイン電極は、前記第2サブトランジスタ(T42)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T42)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T42)のドレイン電極は、前記第4サブトランジスタT44のソース電極に電気的に接続され、
前記第3サブトランジスタ(T43)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第3サブトランジスタ(T43)のソース電極は、前記第1サブトランジスタ(T41)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T43)のドレイン電極は、低レベル信号端子(VSS2)に電気的に接続され、
前記第4サブトランジスタ(T44)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4サブトランジスタ(T44)のソース電極は、前記第2サブトランジスタ(T42)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T44)のドレイン電極は、前記低レベル信号端子(VSS2)に電気的に接続される
ことを特徴とするシフトレジスタ回路。 - 請求項8に記載のシフトレジスタ回路において、
前記第1インバータには、第2メイントランジスタ(T52)と、第4メイントランジスタ(T54)と、第1サブトランジスタ(T61)と、第2サブトランジスタ(T62)と、第3サブトランジスタ(T63)と、第4サブトランジスタ(T64)と、が備えられ、
前記第2メイントランジスタ(T52)、前記第4メイントランジスタ(T54)、前記第1サブトランジスタ(T61)、前記第2サブトランジスタ(T62)、前記第3サブトランジスタ(T63)、および、前記第4サブトランジスタ(T64)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第2メイントランジスタ(T52)のゲート電極は、前記第1サブトランジスタ(T61)のドレイン電極に電気的に接続され、
前記第2メイントランジスタ(T52)のソース電極は、高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第2メイントランジスタ(T52)のドレイン電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T54)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第4メイントランジスタ(T54)のソース電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T54)のドレイン電極は、前記第2サブトランジスタ(T62)のドレイン電極に電気的に接続され、
前記第1サブトランジスタ(T61)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第1サブトランジスタ(T61)のドレイン電極は、前記第2サブトランジスタ(T62)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T62)のソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第2サブトランジスタ(T62)のドレイン電極は、前記第4サブトランジスタ(T64)のソース電極に電気的に接続され、
前記第3サブトランジスタ(T63)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第3サブトランジスタ(T63)のソース電極は、前記第1サブトランジスタ(T61)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T63)のドレイン電極は、低レベル信号端子(VSS1)に電気的に接続され、
前記第4サブトランジスタ(T64)のゲート電極は、前記第1インバータの入力端子に電気的に接続され、
前記第4サブトランジスタ(T64)のソース電極は、前記第2サブトランジスタ(T62)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T64)のドレイン電極は、前記低レベル信号端子(VSS1)に電気的に接続される
ことを特徴とするシフトレジスタ回路。 - 請求項12に記載のシフトレジスタ回路において、
前記第2インバータは、第2メイントランジスタ(T72)と、第4メイントランジスタ(T74)と、第1サブトランジスタ(T81)と、第2サブトランジスタ(T82)と、第3サブトランジスタ(T83)と、第4サブトランジスタ(T84)と、を備え、
前記第2メイントランジスタ(T72)、前記第4メイントランジスタ(T74)、前記第1サブトランジスタ(T81)、前記第2サブトランジスタ(T82)、前記第3サブトランジスタ(T83)、および、前記第4サブトランジスタ(T84)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第2メイントランジスタ(T72)のゲート電極は、前記第1サブトランジスタ(T81)のドレイン電極に電気的に接続され、
前記第2メイントランジスタ(T72)のソース電極は、高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T72)のドレイン電極は、第2インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T74)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタのソース電極は、前記第2インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T74)のドレイン電極は、前記第2サブトランジスタ(T82)のドレイン電極に電気的に接続され、
前記第1サブトランジスタ(T81)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、
前記第1サブトランジスタ(T81)のドレイン電極は、前記第2サブトランジスタ(T82)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T82)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T82)のドレイン電極は、前記第4サブトランジスタ(T84)のソース電極に電気的に接続され、
前記第3サブトランジスタ(T83)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第3サブトランジスタ(T83)のソース電極は、前記第1サブトランジスタ(T81)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T83)のドレイン電極は、低レベル信号端子(VSS1)に電気的に接続され、
前記第4サブトランジスタ(T84)のゲート電極は、第1インバータの出力端子に電気的に接続され、
前記第4サブトランジスタ(T84)のソース電極は、前記第2サブトランジスタ(T82)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T84)のドレイン電極は、前記低レベル信号端子(VSS1)に電気的に接続される
ことを特徴とするシフトレジスタ回路。 - 請求項13に記載のシフトレジスタ回路において、
前記第3インバータは、第2メイントランジスタ(T32)と、第4メイントランジスタ(T34)と、第1サブトランジスタ(T41)と、第2サブトランジスタ(T42)と、第3サブトランジスタ(T43)と、第4サブトランジスタ(T44)と、を備え、
前記第2メイントランジスタ(T32)、前記第4メイントランジスタ(T34)、前記第1サブトランジスタ(T41)、前記第2サブトランジスタ(T42)、前記第3サブトランジスタ(T43)、および、前記第4サブトランジスタ(T44)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第2メイントランジスタ(T32)のゲート電極は、前記第1サブトランジスタ(T41)のドレイン電極に電気的に接続され、
前記第2メイントランジスタ(T32)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T32)のドレイン電極は、段間中継ノードに電気的に接続され、
前記第4メイントランジスタ(T34)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T34)のソース電極は、前記段間中継ノードに電気的に接続され、
前記第4メイントランジスタ(T34)のドレイン電極は、前記第2サブトランジスタ(T42)のドレイン電極に電気的に接続され、
前記第1サブトランジスタ(T41)のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、
前記第1サブトランジスタ(T41)のドレイン電極は、前記第2サブトランジスタ(T42)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T42)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T42)のドレイン電極は、前記第4サブトランジスタ(T44)のソース電極に電気的に接続され、
前記第3サブトランジスタ(T43)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第3サブトランジスタ(T43)のソース電極は、前記第1サブトランジスタ(T41)のドレイン電極に電気的に接続され、
前記第3サブトランジスタ(T43)のドレイン電極は、低レベル信号端子(VSS2)に電気的に接続され、
前記第4サブトランジスタ(T44)のゲート電極は、第1インバータの出力端子に電気的に接続され、
前記第4サブトランジスタ(T44)のソース電極は、前記第2サブトランジスタ(T42)のドレイン電極に電気的に接続され、
前記第4サブトランジスタ(T44)のドレイン電極は、前記低レベル信号端子(VSS2)に電気的に接続される
ことを特徴とするシフトレジスタ回路。 - 請求項13に記載のシフトレジスタ回路において、
前記第3インバータは、第2メイントランジスタ(T32)と、第4メイントランジスタ(T34)と、第2サブトランジスタ(T42)と、第4サブトランジスタ(T44)と、を備え、
前記第2メイントランジスタ(T32)、前記第4メイントランジスタ(T34)、前記第2サブトランジスタ(T42)、および、前記第4サブトランジスタ(T44)は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第2メイントランジスタ(T32)のゲート電極は、前記第2インバータにおける前記第2メイントランジスタ(T72)のゲート電極に電気的に接続され、
前記第2メイントランジスタ(T32)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2メイントランジスタ(T32)のドレイン電極は、段間中継ノードに電気的に接続され、
前記第4メイントランジスタ(T34)のゲート電極は、第1インバータの出力端子に電気的に接続され、
前記第4メイントランジスタ(T34)のソース電極は、前記段間中継ノードに接続され、
前記第4メイントランジスタ(T34)のドレイン電極は、前記第2サブトランジスタ(T42)のドレイン電極に電気的に接続され、
前記第2サブトランジスタ(T42)のゲート電極は、前記第2メイントランジスタ(T32)のゲート電極に電気的に接続され、
前記第2サブトランジスタ(T42)のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第2サブトランジスタ(T42)のドレインは、前記第4サブトランジスタ(T44)のソース電極に電気的に接続され、
前記第4サブトランジスタ(T44)のゲート電極は、前記第1インバータの出力端子に電気的に接続され、
前記第4サブトランジスタ(T44)のドレイン電極は、低レベル信号端子(VSS2)に電気的に接続される
ことを特徴とするシフトレジスタ回路。
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